JPS6010815A - 論理回路 - Google Patents
論理回路Info
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- JPS6010815A JPS6010815A JP59097640A JP9764084A JPS6010815A JP S6010815 A JPS6010815 A JP S6010815A JP 59097640 A JP59097640 A JP 59097640A JP 9764084 A JP9764084 A JP 9764084A JP S6010815 A JPS6010815 A JP S6010815A
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- emitter
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、低電圧ブツシュ・プル出力を有する、改良さ
れた低電圧高速論理回路に関するものである。この回路
は、ブツシュ・プル・ダーリントン電流シンクを使用し
、改善されたノイズ・１〜レランスをもっている。
れた低電圧高速論理回路に関するものである。この回路
は、ブツシュ・プル・ダーリントン電流シンクを使用し
、改善されたノイズ・１〜レランスをもっている。
［従来技術］
ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、 Ｖｏｌ、 ２０゜Ｎｏ、 ５．０
ｃｔｏｂｅｒ １９７７、１７６４−１７６５頁はダー
リントン電流シンク論理回路を示している。第４図はこ
の文献に示されているダーリントン電流シンク論理回路
を示している。この回路は入力トランジスタＴ１〜Ｔ３
、電流シンク回路Ｔ４、Ｒ１、出力回路Ｔ５、Ｒ３、飽
和防止クランプ用のショットキー・バリア・ダイオード
Ｄ１、Ｄ２、抵抗Ｒ２を有する。入力トランジスタＴ１
〜Ｔ３への入力がすべて低レベルの場合は、抵抗Ｒ２を
介してＴ４のベースに電流が供給されると共にダイオー
ドＤ１を介してＴ４のコレクタに電流が供給され、Ｔ４
に電流が流れる。この時ノードＥの電位が下がり、Ｔ５
はオフになる。したがって、出力Ｆは高レベルになる。
Ｂｕｌｌｅｔｉｎ、 Ｖｏｌ、 ２０゜Ｎｏ、 ５．０
ｃｔｏｂｅｒ １９７７、１７６４−１７６５頁はダー
リントン電流シンク論理回路を示している。第４図はこ
の文献に示されているダーリントン電流シンク論理回路
を示している。この回路は入力トランジスタＴ１〜Ｔ３
、電流シンク回路Ｔ４、Ｒ１、出力回路Ｔ５、Ｒ３、飽
和防止クランプ用のショットキー・バリア・ダイオード
Ｄ１、Ｄ２、抵抗Ｒ２を有する。入力トランジスタＴ１
〜Ｔ３への入力がすべて低レベルの場合は、抵抗Ｒ２を
介してＴ４のベースに電流が供給されると共にダイオー
ドＤ１を介してＴ４のコレクタに電流が供給され、Ｔ４
に電流が流れる。この時ノードＥの電位が下がり、Ｔ５
はオフになる。したがって、出力Ｆは高レベルになる。
入力トランジスタＴ１〜Ｔ３のどれかがオンになると、
ダイオードＤ１は逆バイアスされ、Ｔ４のエミッタとベ
ースの電位は入力トランジスタを通ってＴ４に流れる電
流により上昇し、結果としてＴ５がオンになり、出力Ｆ
が低レベルになる。
ダイオードＤ１は逆バイアスされ、Ｔ４のエミッタとベ
ースの電位は入力トランジスタを通ってＴ４に流れる電
流により上昇し、結果としてＴ５がオンになり、出力Ｆ
が低レベルになる。
［発明が解決しようとする問題点コ
上記従来の論理回路は種々の問題を有する。先ず、出力
回路に抵抗Ｒ３を使用しているため電力消費が大きい。
回路に抵抗Ｒ３を使用しているため電力消費が大きい。
抵抗を大きくすれば電力消費を減じることができるが、
この場合は高論理レベル出力が減衰するため好ましくな
く、また抵抗を用いたときはＲＣ時定数によって出力の
立上り遷移が遅くなる問題がある。電力消費が大きいた
め、回路集積密度を上げることができず、結果として伝
搬遅延も大きくなる。更に、高論理レベルが減衰する上
に、容量性負荷によってそのスイッチング特性が大きな
影響を受けるから、特にファンアウトが大きいときは高
論理レベルのノイズ・１ヘレランスフアが減少する。し
たがって十分な大きさの高論理レベルを達成し、且つ信
頼性ある動作をするのに十分な高論理レベル・トレラン
スを得るためには、抵抗を小さくするか電源電圧を高く
する必要があり、一層重力消費を増す結果になっていた
。
この場合は高論理レベル出力が減衰するため好ましくな
く、また抵抗を用いたときはＲＣ時定数によって出力の
立上り遷移が遅くなる問題がある。電力消費が大きいた
め、回路集積密度を上げることができず、結果として伝
搬遅延も大きくなる。更に、高論理レベルが減衰する上
に、容量性負荷によってそのスイッチング特性が大きな
影響を受けるから、特にファンアウトが大きいときは高
論理レベルのノイズ・１ヘレランスフアが減少する。し
たがって十分な大きさの高論理レベルを達成し、且つ信
頼性ある動作をするのに十分な高論理レベル・トレラン
スを得るためには、抵抗を小さくするか電源電圧を高く
する必要があり、一層重力消費を増す結果になっていた
。
本発明はこれらの問題点を解決できる、半導体集積回路
で実施するのに適した論理回路を提供するものである。
で実施するのに適した論理回路を提供するものである。
［問題点を解決するための手段］
本発明は出力回路として、ブツシュ・プル動作をする１
対のトランジスタを使用する。一方の出 １カトランジ
スタのベースは電流シンク・トランジスタのベースに接
続され、他方の出力トランジスタのベースは入力回路（
入力トランジスタのコレクタ）に接続されると共に抵抗
（Ｒ３）を介して電源に接続される。
対のトランジスタを使用する。一方の出 １カトランジ
スタのベースは電流シンク・トランジスタのベースに接
続され、他方の出力トランジスタのベースは入力回路（
入力トランジスタのコレクタ）に接続されると共に抵抗
（Ｒ３）を介して電源に接続される。
［実施例］
第１図は高レベルを２進１とする正論理でＮ。
Ｒ論理機能を行なう本発明の第１の実施例である。
なお、低レベルを２進１とする負論理を用いればＮＡＮ
Ｄ−理機能を行なう事ができる。第１図では、高レベル
は（十Ｖ １− Ｖ’ＢＥ−）によって示され、低レベ
ルは（接地電圧＋ＶＢＥ−ＶＤ２）によって示される。
Ｄ−理機能を行なう事ができる。第１図では、高レベル
は（十Ｖ １− Ｖ’ＢＥ−）によって示され、低レベ
ルは（接地電圧＋ＶＢＥ−ＶＤ２）によって示される。
なお、■Ｂ１１，５、Ｖ＋＋Ｈｓは夫々トランジスタＴ
５、Ｔ６のベース・エミッタ電圧、Ｖｎ２はダイオード
Ｄ２の電圧降下である。
５、Ｔ６のベース・エミッタ電圧、Ｖｎ２はダイオード
Ｄ２の電圧降下である。
入力トランジスタＴ１、Ｔ２またはＴ３のベースの１つ
以上が高レベルのとき、Ｔ６はオフ、Ｔ５はオンとなり
、低レベル出力が生じる。すなわち、実現される論理機
能はＮＯＲ機能である。この状態のとき、ＶＡは装置Ｔ
５によって（接地電圧＋ＶＢりにクランプされ、ベース
駆動はＲ２によって供給される。抵抗Ｒ３は、入力トラ
ンジスタＴ１、Ｔ２およびＴ３の飽和を避けると共に、
ノード電圧ＶｓがＴ６をオフに保つのに十分な程度に低
くなるようにＲ１に対して適正に選択される必要がある
。
以上が高レベルのとき、Ｔ６はオフ、Ｔ５はオンとなり
、低レベル出力が生じる。すなわち、実現される論理機
能はＮＯＲ機能である。この状態のとき、ＶＡは装置Ｔ
５によって（接地電圧＋ＶＢりにクランプされ、ベース
駆動はＲ２によって供給される。抵抗Ｒ３は、入力トラ
ンジスタＴ１、Ｔ２およびＴ３の飽和を避けると共に、
ノード電圧ＶｓがＴ６をオフに保つのに十分な程度に低
くなるようにＲ１に対して適正に選択される必要がある
。
全ての入力が低レベルであるという条件は、逆の回路状
態、すなわち出力が高レベルである状態を与える。この
状態のとき、入力ｌ−ランジスタはオフであり、Ｖｎは
杓子■１に上昇する。この時Ｔ６はアップ・レベルに対
するエミッタ・フォロワ・ドライブを与える。Ｔ５はオ
フであり、■。
態、すなわち出力が高レベルである状態を与える。この
状態のとき、入力ｌ−ランジスタはオフであり、Ｖｎは
杓子■１に上昇する。この時Ｔ６はアップ・レベルに対
するエミッタ・フォロワ・ドライブを与える。Ｔ５はオ
フであり、■。
は大体（（Ｒ１／、（Ｒ１＋Ｒ２）Ｘ （Ｖｌ−（−Ｖ
２ ） ＶｌｌＥ４） ） テある。コノ式は、Ｔ５
をオフ状態にして出力を高レベルに維持する際のＲ２お
よびＲ１の設計依存性を示している。ダイオードＤ１お
よびＤ２は、飽和防止用のクランプダイオードとして働
ら＜、ＤｉとＤ２は、低順方向電圧（３００ｍＶ）のシ
ョットキー・バリア・ダイオードであるのが好ましい。
２ ） ＶｌｌＥ４） ） テある。コノ式は、Ｔ５
をオフ状態にして出力を高レベルに維持する際のＲ２お
よびＲ１の設計依存性を示している。ダイオードＤ１お
よびＤ２は、飽和防止用のクランプダイオードとして働
ら＜、ＤｉとＤ２は、低順方向電圧（３００ｍＶ）のシ
ョットキー・バリア・ダイオードであるのが好ましい。
もちろん、ダイオードＤ１、Ｄ２を使用するのが望まし
いが、除去することも可能であり、また第２図に関して
説明するようにダイオードＤ１を除去してトランジスタ
の飽和特性を利用することもできる。
いが、除去することも可能であり、また第２図に関して
説明するようにダイオードＤ１を除去してトランジスタ
の飽和特性を利用することもできる。
出力回路のトランジスタＴ５、Ｔ６はブツシュ・プル動
作し、抵抗負荷を含まないから非常に消費電力が低い。
作し、抵抗負荷を含まないから非常に消費電力が低い。
また、一般に回路遅延は無負荷遅延と負荷（例えばファ
ンアウト、配線キャパシタンスなど）による付加遅延の
２つの部分からなると考えることができるが、本発明の
回路はブツシュ・プル駆動によりオン、オフ両方のスイ
ッチング動作が非常に高速であり、また電流供給／電流
吸込み能力が高いから、容量性負荷あるいは大きなファ
ンアラ１−に影響を受けることもない。従って、回路遅
延は非常に小さい。容量性負荷に対する感度（単位負荷
当りの遅延）は最小限に抑えられるから、論理回路装置
の遅延を配線前により正確に予測でき、ゲート・アレイ
に理想的である。例えば、ゲー１〜・アレイの配線が完
了した時、論理ゲートの出力が大きな容量性を持つこと
になったとしても、これによる影響は最小である。負荷
、ファンアウトに影響されないから、ノイズ・トレラン
スが高く、低い電源電圧で動作でき、消費電力を一層低
減できる。また、信号振幅を小さくでき、更に動作速度
を改善できる。
ンアウト、配線キャパシタンスなど）による付加遅延の
２つの部分からなると考えることができるが、本発明の
回路はブツシュ・プル駆動によりオン、オフ両方のスイ
ッチング動作が非常に高速であり、また電流供給／電流
吸込み能力が高いから、容量性負荷あるいは大きなファ
ンアラ１−に影響を受けることもない。従って、回路遅
延は非常に小さい。容量性負荷に対する感度（単位負荷
当りの遅延）は最小限に抑えられるから、論理回路装置
の遅延を配線前により正確に予測でき、ゲート・アレイ
に理想的である。例えば、ゲー１〜・アレイの配線が完
了した時、論理ゲートの出力が大きな容量性を持つこと
になったとしても、これによる影響は最小である。負荷
、ファンアウトに影響されないから、ノイズ・トレラン
スが高く、低い電源電圧で動作でき、消費電力を一層低
減できる。また、信号振幅を小さくでき、更に動作速度
を改善できる。
第２図は本発明の第２の実施例を示している。
第２図は第１図と基本的に同じであるが、相違点は、第
２図ではクランプ・ダイオードＤ１が設けられておらず
、従って装置Ｔ４が飽和できるようになっていることで
ある。従ってこの場合は、出力トランジスタＴ５のベー
スを入力１ヘランジスタのエミッタに容量結合すること
が可能になる。このことの効果は、入力トランジスタが
エミッタ・フォロワ様式で出力１〜ランジスタをほぼ直
接に駆動することである。従って、「出力の降下」が大
幅に加速される。
２図ではクランプ・ダイオードＤ１が設けられておらず
、従って装置Ｔ４が飽和できるようになっていることで
ある。従ってこの場合は、出力トランジスタＴ５のベー
スを入力１ヘランジスタのエミッタに容量結合すること
が可能になる。このことの効果は、入力トランジスタが
エミッタ・フォロワ様式で出力１〜ランジスタをほぼ直
接に駆動することである。従って、「出力の降下」が大
幅に加速される。
第２図の実施例において、トランジスタＴ４は全ての入
力が低レベルのとき飽和するように予調整される。Ｔ４
が飽和するのは、全ての入力が低］ レベルで、Ｔ４のコレクタ回路中に高いインピーダンス
が存在するときである。抵抗Ｒ２を通る電流はＴ４のベ
ース・コレクタ接合に順バイアスをかけて高い拡散容量
を与えると共に、Ｒ１を通って一層２へと流れ、ノード
Ｇに低電圧を与えてＴ５をターン・オフさせる。
力が低レベルのとき飽和するように予調整される。Ｔ４
が飽和するのは、全ての入力が低］ レベルで、Ｔ４のコレクタ回路中に高いインピーダンス
が存在するときである。抵抗Ｒ２を通る電流はＴ４のベ
ース・コレクタ接合に順バイアスをかけて高い拡散容量
を与えると共に、Ｒ１を通って一層２へと流れ、ノード
Ｇに低電圧を与えてＴ５をターン・オフさせる。
このとき、入力トランジスタのエミッタ回路には、Ｔ４
のベース・コレクタのキャパシタンスおよびＴ５のベー
ス・エミッタ接合を介して接地へ至る低インピーダンス
路が存在する。１つ以上の入力が上昇すると、このエミ
ッタ回路の低いインピーダンスによって、Ｔ１、Ｔ２、
またはＴ３が迅速にターン・オンでき、エミッタ・フォ
ロワＴ６のベースに迅速な負方向遷移を与える。同時に
、Ｔ４のベース・コレクタ・キャパシタンスを介してＴ
５のベース・エミッタ接合に送られる電流はＴ５を迅速
にターン・オンさせる。Ｔ６の迅速なターン・オフとＴ
５の迅速なターン・オンが組み合わされて、極めて迅速
な負方向遷移を出力端子に与える。またＴ４のエミッタ
はそのコレクタに送られる電流によってプルアップされ
、それによって飽和キャパシタンスが減少し、小さなベ
ース・エミッタ電流しか流れなくなる。ノードＧの電圧
はＴ５によって接地電圧よりもＩＶＩＩＥだけ高い電圧
にクランプされ、Ｄ２はＴ５の飽和を防止する働きをす
る。
のベース・コレクタのキャパシタンスおよびＴ５のベー
ス・エミッタ接合を介して接地へ至る低インピーダンス
路が存在する。１つ以上の入力が上昇すると、このエミ
ッタ回路の低いインピーダンスによって、Ｔ１、Ｔ２、
またはＴ３が迅速にターン・オンでき、エミッタ・フォ
ロワＴ６のベースに迅速な負方向遷移を与える。同時に
、Ｔ４のベース・コレクタ・キャパシタンスを介してＴ
５のベース・エミッタ接合に送られる電流はＴ５を迅速
にターン・オンさせる。Ｔ６の迅速なターン・オフとＴ
５の迅速なターン・オンが組み合わされて、極めて迅速
な負方向遷移を出力端子に与える。またＴ４のエミッタ
はそのコレクタに送られる電流によってプルアップされ
、それによって飽和キャパシタンスが減少し、小さなベ
ース・エミッタ電流しか流れなくなる。ノードＧの電圧
はＴ５によって接地電圧よりもＩＶＩＩＥだけ高い電圧
にクランプされ、Ｄ２はＴ５の飽和を防止する働きをす
る。
トランジスタＴ４の飽和によって大きなベース−コレク
タ・キャパシタンスが生じる場合は、第３、図に示すよ
うな飽和防止クランプ回路網を使用するのが好ましい。
タ・キャパシタンスが生じる場合は、第３、図に示すよ
うな飽和防止クランプ回路網を使用するのが好ましい。
このクランプ回路は、抵抗Ｒ３Ａ、Ｒ３Ｂの直列回路と
並列にトランジスタを接続しそのベースを抵抗Ｒ３Ａ、
Ｒ３Ｂの共通接続点に接続したものであるが、これは米
国特許第３５０５５３５号に開示され記載されているも
のである。これは、入力の１つが上昇中であり、１゛５
を駆動する電流サージが存在するとき、入力装置が飽和
するのを防止する。
並列にトランジスタを接続しそのベースを抵抗Ｒ３Ａ、
Ｒ３Ｂの共通接続点に接続したものであるが、これは米
国特許第３５０５５３５号に開示され記載されているも
のである。これは、入力の１つが上昇中であり、１゛５
を駆動する電流サージが存在するとき、入力装置が飽和
するのを防止する。
ＰＰＤＣ８回路は、別のＰＰＤＣ８回路と「ドツティン
グ」しても、なおプッシュプル動作を保持することがで
きる。これは、第５図に示すようにして実現される「２
ワイヤ」ドツトである。プッシュプル・ドツティングの
際、・エミッタ・フォロワ（Ｔ６）がプルアップし、共
通エミッタ（１゛５）がプルダウン中のとき、望ましく
ない条件が生じる。この状況は、出力装ｆｉｔ（Ｔ５）
のベースを接続することによって防止される。ドツトさ
れた回路のうちの１つの全ての入力が低レベルの場合、
並列な抵抗Ｒ２、飽和Ｔ４を通る電流径路が両方の出力
装置をオフに保つ。図に示した抵抗値と電圧値は、単な
る代表例であり、本発明の動作を理解しやすくするため
に示したものであり、これに限られるわけでないことは
明らかであろう。
グ」しても、なおプッシュプル動作を保持することがで
きる。これは、第５図に示すようにして実現される「２
ワイヤ」ドツトである。プッシュプル・ドツティングの
際、・エミッタ・フォロワ（Ｔ６）がプルアップし、共
通エミッタ（１゛５）がプルダウン中のとき、望ましく
ない条件が生じる。この状況は、出力装ｆｉｔ（Ｔ５）
のベースを接続することによって防止される。ドツトさ
れた回路のうちの１つの全ての入力が低レベルの場合、
並列な抵抗Ｒ２、飽和Ｔ４を通る電流径路が両方の出力
装置をオフに保つ。図に示した抵抗値と電圧値は、単な
る代表例であり、本発明の動作を理解しやすくするため
に示したものであり、これに限られるわけでないことは
明らかであろう。
第５図では、説明の便宜上、２つのＰＰＤＣ８回路だけ
を「ドラ１へ」シて示しであるが、当該技術の専門家に
は理解できるように、３個以上のＰＰＤＣ８回路をｒド
ツト」することもできる。
を「ドラ１へ」シて示しであるが、当該技術の専門家に
は理解できるように、３個以上のＰＰＤＣ８回路をｒド
ツト」することもできる。
［発明の効果］
本発明の回路は電力消費が少なく、高速動作が可能であ
り、且つノイズ・トレランスが大きく、また容量性負荷
あるいはファンアウトに影響されないという利点がある
。
り、且つノイズ・トレランスが大きく、また容量性負荷
あるいはファンアウトに影響されないという利点がある
。
第１図は本発明のブツシュ・プル・ダーリントン電流シ
ンク論理回路の第１の実施例の回路図、第２図は本発明
の第２の実施例の回路図、第３図は本発明の第３の実施
例の回路図、第４図は従来のダーリントン電流シンク論
理回路図、第５図は２個のプッシュプル・ダーリントン
電流シンク論理回路をドツト結合した回路図である。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 岡 １） 次 生 （外１名） 第８図
ンク論理回路の第１の実施例の回路図、第２図は本発明
の第２の実施例の回路図、第３図は本発明の第３の実施
例の回路図、第４図は従来のダーリントン電流シンク論
理回路図、第５図は２個のプッシュプル・ダーリントン
電流シンク論理回路をドツト結合した回路図である。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 岡 １） 次 生 （外１名） 第８図
Claims (1)
- 【特許請求の範囲】 第１、第２、第３の電位源と、 それぞれエミッタ、ベース、コレクタを有する第１、第
２、第３のトランジスタであって、第１トランジスタの
ベースは第２トランジスタのベースと共通接続され、第
２トランジスタのエミッタは上記第２電位源に接続され
そのコレクタは第３トランジスタのエミッタに接続され
ると共に出方端子を形成し、第３トランジスタのコレク
タは上記第１電位源に接続されているものと、エミッタ
が上記第１トランジスタのコレクタに接続され、コレク
タが上記第３トランジスタのベースに接続され、そのベ
ースに２進入カを受取る入力トランジスタと、 上記第１トランジスタのエミッタと上記第２電位源との
間に接続された第１抵抗と、 上記第１および第２トランジスタの共通接続ベースと上
記第１電位源との間に接続された第２抵抗と、 上記第３トランジスタのベースと上記第１電位源との間
に接続された第３ｇ抗と、 を有する論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/508,967 US4531067A (en) | 1983-06-29 | 1983-06-29 | Push-pull Darlington current sink (PPDCS) logic circuit |
| US508967 | 1990-04-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010815A true JPS6010815A (ja) | 1985-01-21 |
Family
ID=24024799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59097640A Pending JPS6010815A (ja) | 1983-06-29 | 1984-05-17 | 論理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4531067A (ja) |
| EP (1) | EP0132523A1 (ja) |
| JP (1) | JPS6010815A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0193212A (ja) * | 1987-10-03 | 1989-04-12 | Sharp Corp | 基本論理回路 |
| JP2008163837A (ja) * | 2006-12-28 | 2008-07-17 | Kubota Corp | エンジン |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6177424A (ja) * | 1984-09-25 | 1986-04-21 | Fujitsu Ltd | Ｅｃｌ回路 |
| US4605864A (en) * | 1985-01-04 | 1986-08-12 | Advanced Micro Devices, Inc. | AFL (advanced fast logic) line driver circuit |
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