JPH04345209A - 双方向バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、エミッタ結合論理回路
（以下、ＥＣＬという。）からなる双方向バッファ回路
に利用され、特に、双方向バッファ回路の出力バッファ
回路部の構成に関する。

【０００２】

【従来の技術】図４は従来例の双方向バッファ回路を示
すブロック構成図、および図５はその出力バッファ回路
の詳細を示す回路図である。図４によると本従来例は、
アンド（ＡＮＤ）回路１１とノット（ＮＯＴ）回路１２
で構成された付加回路１３と、入力バッファ回路１５と
出力バッファ回路１４とを含んでいる。そして、出力バ
ッファ回路１４は図５に示すように、以降Ｒ１１〜Ｒ１
６、ＮＰＮバイポーラ形のトランジスタＱ１１〜Ｑ１８
、ダイオードＤ１１およびＤ１２、定電流源Ｉ０１１お
よびＩ０１２、入力信号端子８、制御端子９、双方向端
子３、高位側電源端子４、低位側電源端子５、ならびに
参照電源端子６を備える。

【０００３】入力信号端子８が「Ｈ」レベルのとき、ト
ランジスタＱ１７は「オフ」状態にあるので、抵抗Ｒ１
２には定電流源Ｉ０２による電流は流れない。この状態
のとき、入力信号端子８が「Ｌ」レベルのときトランジ
スタＱ１４は「オン」状態であるので、抵抗Ｒ１２には
定電流源Ｉ０１１による電流Ｉ０１１が流れる。これよ
り双方向端子３の電圧ＶＯＬは、高位側電源端子４の電
圧をＶＧＤ、トランジスタのベースエミッタ間電圧をＶ
Ｆとすると次式で与えられる。

【０００４】 　　　　ＶＯＬ＝ＶＧＤ−Ｒ１２・Ｉ０１１−ＶＦ　　
…………　　（１）また入力信号端子８が「Ｈ」レベル
となると、トランジスタＱ１４は「オフ」状態であるの
で、抵抗Ｒ１２には定電流源Ｉ０１１による電流は流れ
ない。これより双方向端子３の電圧ＶＯＨは次式で与え
られる。

【０００５】 　　ＶＯＨ＝ＶＧＤ−ＶＦ　　……………………………
………　　（２）よって、制御端子９が「Ｈ」レベルの
とき、（Ｒ１２・Ｉ０１１）を出力信号の振幅とした出
力バッファ動作となる。

【０００６】次に、制御端子９が「Ｌ」レベルのとき、
トランジスタＱ１７は「オン」状態にあるので、抵抗Ｒ
１２には定電流源Ｉ０１２による電流Ｉ０１２が流れる
。この状態のとき、入力信号端子８が「Ｌ」レベルのと
き、トランジスタＱ１４は「オン」状態であるので、抵
抗Ｒ１２には定電流源Ｉ０１１による電流Ｉ０１１が流
れる。これより、双方向端子３の電圧Ｖ０ＬＬは次式で
与えられる。

【０００７】 　　ＶＯＬＬ＝ＶＧＤ−Ｒ１２・Ｉ０１１−ＶＦ−Ｒ１
２・Ｉ０１２　　…　　（３）ここで、式（１）および
（３）より、ＶＯＬＬはＶＯＬより（Ｒ１２・Ｉ０１２
）分電位が低くなっている。これより、双方向端子３に
入力電圧が（ＶＯＬＬ＋ＶＦ）より高い信号が印加され
たとき、トランジスタＱ１８は飽和状態となり出力バッ
ファ動作を行わなくなる。

【０００８】また、入力信号端子８が「Ｈ」レベルのと
き、トランジスタＱ１４は「オフ」状態であるので抵抗
Ｒ１２は定電流源Ｉ０１１による電流は流れない。これ
より、双方向端子３の電圧ＶＯＨ′は次式となるが何も
意味をもたない値である。

【０００９】 　　ＶＯＨ′＝ＶＧＤ−Ｒ１２・Ｉ０１２−ＶＦ　　…
………　　（４）よって、入力信号端子８および制御端
子９がともに「Ｌ」レベルのとき、出力バッファ回路は
動作せず、入力バッファ動作となる。

【００１０】

【発明が解決しようとする課題】前述した従来の双方向
バッファ回路の出力バッファ回路部では、出力バッファ
回路の入力信号端子と制御端子がともに「Ｌ」レベルの
ときのみ出力バッファ回路が動作を行わないので、例え
ば、制御端子が「Ｈ」レベルのとき、入力バッファ動作
する双方向バッファ回路を実現するためには、図４に示
す付加回路１３を前段に接続する必要がある。このため
、素子数が多く、遅延時間が遅く、消費電力が大きい欠
点がある。特に、ゲートアレイの場合この付加回路は内
部セルに配置するので、内部使用可能セルの減少、Ｉ／
Ｏセルに隣接配置されることによる配置位置の制限の増
加、配線性の低下を引き起こす大きな欠点となる。

【００１１】本発明の目的は、前記の欠点を除去するこ
とにより、付加回路を必要としない独立回路にて制御端
子の信号変化で、入力バッファ動作と出力バッファ動作
を切り換えることが可能な双方向バッファ回路を提供す
ることにある。

【００１２】

【課題を解決するための手段】本発明は、出力バッファ
回路と、前記入力バッファ回路の入力と前記出力バッフ
ァの出力とが共通に接続された双方向端子と、前記入力
バッファ回路と前記出力バッファ回路を切り換える手段
を持つ制御端子とを備えた双方向バッファ回路において
、前記出力バッファ回路は、ベースに入力信号が入力さ
れた第一のトランジスタと、ベースに参照電圧が与えら
れた第二のトランジスタと、ベースに高位側電源が与え
られた第三のトランジスタとを含み、出力バッファ動作
時に、前記第一および第二のトランジスタは入力信号と
参照電圧の差動論理回路を構成し、入力バッファ動作時
に、前記第一および第三のトランジスタは入力信号と入
力信号より高い電圧との差動論理回路を構成するととも
に、前記第二および第三のトランジスタは参照電圧と入
力信号より高い電圧との差動論理回路を構成する制御回
路を含むことを特徴とする。

【００１３】

【作用】出力バッファ回路は、出力バッファ動作時には
、制御端子は「Ｌ」レベルで、第二のトランジスタが「
オン」状態、第三のトランジスタが「オフ」状態で、第
一のトランジスタと第二のトランジスタとの差動論理回
路を構成し、出力バッファ動作を行う。そして、入力バ
ッファ動作時には、制御端子は「Ｈ」レベルで、第二の
トランジスタは「オフ」状態、第三のトランジスタは「
オン」状態で、第一のトランジスタと第三のトランジス
タ、ならびに第三のトランジスタと第二のトランジスタ
とはそれぞれ差動論理回路を構成し、第三のトランジス
タが「オン」状態を続け、出力トランジスタのベース電
圧を制御し出力トランジスタを飽和状態とする。

【００１４】従って、付加回路なしで、制御端子の信号
変化で、入力バッファ動作と出力バッファ動作とを切り
換えることが可能となる。

【００１５】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００１６】図１は本発明の第一実施例の出力バッファ
回路の詳細を示す回路図、および図２は本発明の第一実
施例を示すブロック構成図である。

【００１７】図２によると、本第一実施例は、入力が入
力端子１に接続され制御端子が入力端子２に接続され出
力が双方向端子３に接続された出力バッファ回路１４ａ
と、入力が双方向端子３に接続され出力が出力端子７に
接続された入力バッファ回路１５とを備えている。

【００１８】そして、図１によると、本第一実施例の出
力バッファ回路１４ａは、ベースが入力端子１に接続さ
れコレクタが高位側電源端子４に接続されエミッタが抵
抗Ｒ４を介して低位側電源端子５に接続されたトランジ
スタＱ１と、コレクタが高位側電源端子４に接続され、
ベースが参照電源端子６に接続されエミッタが定電流源
Ｉ０２を介して低位側電源端子５に接続されたトランジ
スタＱ２と、コレクタが抵抗Ｒ１を介して高位側電源端
子４に接続されベースがトランジスタＱ１のエミッタに
接続されエミッタが定電流源Ｉ０１を介して低位側電源
端子５に接続されたトランジスタＱ３と、コレクタが抵
抗Ｒ２を介して高位側電源端子４に接続されベースがト
ランジスタＱ２のエミッタに接続されエミッタがトラン
ジスタＱ３のエミッタに接続されたトランジスタＱ４と
、コレクタが高位側電源端子４に接続されベースが入力
端子２に接続されエミッタが抵抗Ｒ５の一端に接続され
たトランジスタＱ５と、コレクタが抵抗Ｒ７を介して高
位側電源端子４に接続されベースが抵抗Ｒ５の他端に接
続されるとともに抵抗Ｒ６を介して低位側電源端子５に
接続されエミッタが抵抗Ｒ８を介して低位側電源端子５
に接続されたトランジスタＱ６と、コレクタが抵抗Ｒ９
を介して高位側電源端子４に接続されベースがトランジ
スタＱ６のコレクタに接続されエミッタが抵抗Ｒ１０を
介して低位側電源端子５に接続されたトランジスタＱ７
と、コレクタがトランジスタＱ４のコレクタに接続され
ベースがトランジスタＱ７のコレクタに接続されエミッ
タがトランジスタＱ２のエミッタに接続されたトランジ
スタＱ８と、コレクタが高位側電源端子４に接続されベ
ースがトランジスタＱ４のコレクタに接続されエミッタ
が双方向端子３に接続されるとともに入力バッファ回路
１５に接続されたトランジスタＱ９と、カソードがトラ
ンジスタＱ４のコレクタに接続されアノードが抵抗Ｒ３
を介してトランジスタＱ３のコレクタに接続されたダイ
オードＤ１と、カソードがダイオードＤ１のアノードに
接続されアノードがダイオードＤ１のカソードに接続さ
れたダイオードＤ２とを含んでいる。

【００１９】本発明の特徴とするところは、図１におい
て、第一のトランジスタとしてのＱ１と、第二のトラン
ジスタとしてのＱ２と、第三のトランジスタとしてのＱ
８とを含み、さらに、図１中で点線で囲んだ制御回路２
０を含むことにある。

【００２０】次に、本第一実施例の出力バッファ回路１
４ａの動作について説明する。

【００２１】本第一実施例は、図２に示すように、入力
端子２が「Ｌ」レベルのとき出力バッファ動作、入力端
子２が「Ｈ」レベルのとき入力バッファ動作を行う双方
向バッファ回路である。

【００２２】双方向バッファ回路が出力バッファとして
動作するとき、入力端子２は「Ｌ」レベルでありトラン
ジスタＱ２を「オン」状態、トランジスタＱ８を「オフ
」状態としトランジスタＱ８のベース電圧を変化し、ト
ランジスタＱ１とトランジスタＱ２との差動論理回路を
構成する。よって、トランジスタＱ８のベース電圧ＶＢ
０Ｌは参照電源端子６の電圧をＶＲ１とすると次式の条
件を満たさなければならない。

【００２３】 　　ＶＢ０Ｌ＜ＶＲ１　　…………………………………
…………　　（５）トランジスタＱ７が飽和しないため
にはトランジスタＱ７のベース電圧をＶＢ１Ｌとすると
、次式の条件を満たさなければならない。

【００２４】 　　ＶＢ１Ｌ≦ＶＢ０Ｌ　　………………………………
…………　　（６）ここで、高位側電源端子４の電圧を
ＶＧＤ、低位側電源端子５の電圧をＶＥＥ、およびトラ
ンジスタのベースエミッタ間電圧をＶＦとすると、ＶＢ
０Ｌは次式で与えられる。

【００２５】 　　ＶＢ０Ｌ＝ＶＧＤ＋Ｒ１０（ＶＥＥ＋ＶＦ−ＶＢ１
Ｌ）／Ｒ９　　…　　（７）次に、トランジスタＱ６が
飽和しないためにはトランジスタＱ６のベース電圧をＶ
Ｂ２Ｌとすると、次式の条件を満たさなければならない
。

【００２６】 　　ＶＢ２Ｌ≦ＶＢ１Ｌ　　………………………………
…………　　（８）ここで、ＶＢ１Ｌは次式で与えられ
る。

【００２７】 　　ＶＢ１Ｌ＝ＶＧＤ＋Ｒ８（ＶＥＥ＋ＶＦ−ＶＢ２Ｌ
）／Ｒ７　　……　　（９）また、入力端子２が「Ｌ」
レベルの電圧をＶ１ＬとするとＶＢ２Ｌは次式で与えら
れる。

【００２８】 　　ＶＢ２Ｌ＝｛Ｖ１Ｌ−ＶＦ＋（Ｒ５／Ｒ６）ＶＥＥ
｝／｛１＋（Ｒ５／Ｒ６）｝　　…………………………
……………………………………　　（１０）双方向バッ
ファ回路が入力バッファとして動作するとき、入力端子
２は「Ｈ」レベルであり、トランジスタＱ２を「オフ」
状態、トランジスタＱ８を「オン」状態としトランジス
タＱ１とトランジスタＱ８との差動論理回路を構成する
。ここで、入力端子１の信号値によらずトランジスタＱ
４を常に「オン」状態となるようにトランジスタＱ８の
ベース電圧を変化させ、抵抗Ｒ２に定電流源Ｉ０１によ
る電流Ｉ０１を流し、トランジスタＱ２とトランジスタ
Ｑ８の差動論理回路でトランジスタＱ８を常に「オン」
状態とすることで抵抗Ｒ２に定電流源Ｉ０２による電流
Ｉ０２も流し、トランジスタＱ９のベース電圧を通常の
出力バッファ動作時より降下させる。このため、トラン
ジスタＱ９は飽和し出力バッファ回路は動作せず入力バ
ッファ動作となる。このため、トランジスタＱ８のベー
ス電圧ＶＢ０Ｈは、入力端子１の最も高い電圧の「Ｈ」
レベルをＶ１Ｈとすると次式の条件を満たさなければな
らない。

【００２９】 　　ＶＢ０Ｈ＞Ｖ１Ｈ　　…………………………………
………　　（１１）トランジスタＱ７が飽和しないため
にはトランジスタＱ７のベース電圧をＶＢ１Ｈとすると
、次式の条件を満たさなければならない。

【００３０】 　　ＶＢ１Ｈ≦ＶＢ０Ｈ　　………………………………
………　　（１２）ここで、ＶＢ０Ｈは次式で与えられ
る。

【００３１】 　　ＶＢ０Ｈ＝ＶＧＤ＋Ｒ１０（ＶＥＥ＋ＶＦ−ＶＢ１
Ｈ）／Ｒ９　　…　　（１３）次に、トランジスタＱ６
が飽和しないためにはトランジスタＱ６のベース電圧を
ＶＢ２Ｈとすると、次式の条件を満たさなければならな
い。

【００３２】 　　ＶＢ２Ｈ≦ＶＢ１Ｈ　　………………………………
………　　（１４）よって、ＶＢ１Ｈは次式で与えられ
る。

【００３３】 　　ＶＢ１Ｈ＝ＶＧＤ＋Ｒ８（ＶＥＥ＋ＶＦ−ＶＢ２Ｈ
）／Ｒ７　　…　　（１５）また、入力端子２が「Ｈ」
レベルの電圧をＶ１ＨとするとＶＢ２Ｈは次式で与えら
れる。

【００３４】 　　ＶＢ２Ｈ＝｛Ｖ１Ｈ−ＶＦ＋（Ｒ５／Ｒ６）ＶＥＥ
｝／｛１＋（Ｒ５／Ｒ６）｝　　…　　（１６） 式（５）〜式（１６）の条件を満足するように、抵抗Ｒ
５〜Ｒ１０を設定することで本第一実施例の回路が双方
向バッファとして動作する。

【００３５】ここで、高位側電圧値ＶＧＤを０Ｖ、低位
側電圧値ＶＥＥを−４．５Ｖ、参照電圧値ＶＲ１を−１
．１Ｖ、入力信号値Ｖ１Ｈを−０．８Ｖ、入力信号値Ｖ
１Ｌを−１．４Ｖ、およびトランジスタのベースエミッ
タ間電圧ＶＦを０．８Ｖとして設計した場合について述
べる。

【００３６】式（５）および（１１）よりＶＢ０Ｌおよ
びＶＢ０Ｈを次の値とする。

【００３７】 　　ＶＢ０Ｌ＝−１．３Ｖ　　……………………………
………　　（１７）　　ＶＢ０Ｈ＝−０．６Ｖ　　……
………………………………　　（１８）入力端子２が「
Ｌ」レベルのとき、式（７）および（１７）よりＶＢ１
Ｌは次式で与えられる。

【００３８】 　　ＶＢ１Ｌ＝１．３（Ｒ９／Ｒ１０）−３．７　　…
………　　（１９）式（６）および（１９）より抵抗Ｒ
９およびＲ１０の条件が次式で与えられる。

【００３９】 　　（Ｒ９／Ｒ１０）≦１．８４６　　…………………
………　　（２０）入力端子２が「Ｈ」レベルのとき、
式（１３）および（１８）よりＶＢ１Ｈは次式で与えら
れる。

【００４０】 　　ＶＢ１Ｈ＝０．６（Ｒ９／Ｒ１０）−３．７　　…
………　　（２１）式（１２）および（２１）より抵抗
Ｒ９およびＲ１０の条件は次式で与えられる。

【００４１】 　　（Ｒ９／Ｒ１０）≦５．１７　　……………………
………　　（２２）式（２０）および（２２）の双方を
満足するため、式（２０）を抵抗Ｒ９およびＲ１０の条
件とする。よって式（２２）よりＶＢ１ＬとＶＢ１Ｈは
次式の条件となる。

【００４２】 　　ＶＢ１Ｌ≦−１．３Ｖ　　……………………………
………　　（２３）　　ＶＢ１Ｈ≦−２．６Ｖ　　……
………………………………　　（２４）ここで、ＶＢ１
Ｈを以下の値に設定すると式（１９）および（２１）よ
り、ＶＢ１Ｌと抵抗Ｒ９およびＲ１０は次式で与えられ
る。

【００４３】 　　ＶＢ１Ｈ＝−２．８Ｖ　　……………………………
………　　（２５）　　ＶＢ１Ｌ＝−１．７５Ｖ　　…
………………………………　　（２６）　　（Ｒ９／Ｒ
１０）＝１．５　　………………………………　　（２
７）入力端子２が「Ｌ」レベルのとき、式（９）および
（２６）よりＶＢ２Ｌは次式で与えられる。

【００４４】 　　ＶＢ２Ｌ＝１．７５（Ｒ７／Ｒ８）−３．７　　…
………　　（２８）式（８）、（２６）および（２８）
より抵抗Ｒ７およびＲ８の条件は次式で与えられる。

【００４５】 　　（Ｒ７／Ｒ８）≦１．３７　　………………………
………　　（２９）入力端子２が「Ｈ」レベルのとき、
式（１５）および（２５）よりＶＢ２Ｈは次式で与えら
れる。

【００４６】 　　ＶＢ２Ｈ＝２．８（Ｒ７／Ｒ８）−３．７　　……
………　　（３０）式（１４）、（２５）および（３０
）より抵抗Ｒ７およびＲ８は次式で与えられる。

【００４７】 　　（Ｒ７／Ｒ８）≦０．３９３　　……………………
………　　（３１）式（２９）および（３１）の双方を
満足するため、式（３１）を抵抗Ｒ７およびＲ８の条件
とする。よって式（３１）よりＶＢ２ＬとＶＢ２Ｈとは
次式の条件となる。

【００４８】 　　ＶＢ２Ｌ≦−３．０１Ｖ　　…………………………
………　　（３２）　　ＶＢ２Ｈ≦−２．６Ｖ　　……
………………………………　　（３３）これより、式（
１０）、（１６）、（２８）および（３０）より抵抗Ｒ
５〜Ｒ８の条件が次式で与えられる。

【００４９】 　　（Ｒ７／Ｒ８）＝０．３５２　　……………………
………　　（３４）　　Ｒ５／Ｒ６＝０．６２５　　…
………………………………　　（３５）式（２８）、（
３０）および（３４）より、ＶＢ２ＬおよびＶＢ２Ｈは
次の値となる。

【００５０】 　　ＶＢ２Ｌ＝−３．０８Ｖ　　…………………………
………　　（３６）　　ＶＢ２Ｈ＝−２．７１Ｖ　　…
………………………………　　（３７）ここで、トラン
ジスタＱ５のベース電圧がＶ１Ｈのとき、抵抗Ｒ６を流
れる電流を０．４ｍＡとすると、次式が得られる。

【００５１】 　　Ｒ５＋Ｒ６＝７．２５ＫΩ　　………………………
………　　（３８）式（３５）および（３６）より、抵
抗Ｒ５およびＲ６は次の値となる。

【００５２】Ｒ５＝２．７９ＫΩ Ｒ６＝４．４６ＫΩ また、トランジスタＱ６のベース電圧がＶＢ２Ｈのとき
、抵抗Ｒ８を流れる電流が０．４ｍＡとすると、式（３
４）より抵抗Ｒ７およびＲ８は次の値となる。

【００５３】Ｒ７＝７９２Ω Ｒ８＝２．２５ＫΩ 同様に、トランジスタＱ７のベース電圧がＶＢ１Ｌのと
き、抵抗Ｒ１０を流れる電流が０．４ｍＡとすると、式
（２７）より抵抗Ｒ９およびＲ１０は次の値となる。

【００５４】Ｒ９＝４．８８ＫΩ Ｒ１０＝７．３１ＫΩ 前述のように、抵抗Ｒ５〜Ｒ１０を設定することで、入
力端子２が「Ｌ」レベルのとき出力バッファ動作、入力
端子２が「Ｈ」レベルのとき入力バッファ動作を行う本
第一実施例の双方向バッファを構成できる。

【００５５】本第一実施例の出力バッファ回路１４ａは
、図５の従来例の出力バッファ回路１４と比べると、１
個のトランジスタと４個の抵抗を追加しただけで構成さ
れ、代わりに、図４に示した付加回路１３を削減するこ
とができる。

【００５６】図３は本発明の第二実施例の出力バッファ
回路の詳細を示す回路図である。

【００５７】本第二実施例の出力バッファ回路は、図１
の第一実施例の出力バッファ回路において、トランジス
タＱ６と抵抗Ｒ７およびＲ８を除去し、トランジスタＱ
７のベースが抵抗Ｒ５を介してトランジスタＱ５のエミ
ッタに接続したものである。

【００５８】本第二実施例回路は、図１に示す第一実施
例回路と比較して、トランジスタ１個、抵抗を２個削減
でき、トランジスタの動作が複雑でないためスピードが
向上する利点がある。

【００５９】本第二実施例回路は、入力端子２が「Ｌ」
レベルのとき入力バッファ動作、入力端子２が「Ｈ」レ
ベルのとき出力バッファ動作を行う図２に示す構成を双
方向バッファ回路である。

【００６０】双方向バッファ回路が入力バッファとして
動作するとき、入力端子２は「Ｌ」レベルでありトラン
ジスタＱ８のベース電圧をＶＢ０Ｌ、トランジスタＱ７
のベース電圧をＶＢ１Ｌとすると次式の条件を満たさな
ければならない。

【００６１】 　　ＶＢ０Ｌ＞Ｖ１Ｈ　　…………………………………
………　　（３９）　　ＶＢ１Ｌ＞ＶＢ０Ｌ　　………
………………………………　　（４０）ここで、ＶＢ０
Ｌは次式で与えられる。

【００６２】 　　ＶＢ０Ｌ＝ＶＧＤ＋（Ｒ１０／Ｒ９）（ＶＥＥ＋Ｖ
Ｆ−ＶＢ１Ｌ）　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　………（４１）また、入力端子２が「Ｌ
」レベルの電圧をＶ１ＬとするとＶＢ１Ｌは次式で与え
られる。

【００６３】 　　ＶＢ１Ｌ＝｛Ｒ５／（Ｒ５＋Ｒ６）｝ＶＥＥ＋｛Ｒ
６／（Ｒ５＋Ｒ６）｝（Ｖ１Ｌ−ＶＦ）　　……………
……………………………………　　（４２）双方向バッ
ファ回路が出力バッファとして動作するとき、入力端子
２は「Ｈ」レベルでありトランジスタＱ８のベース電圧
をＶＢ０Ｈ、トランジスタＱ７のベース電圧をＶＢ１Ｈ
とすると次式の条件を満たさなければならない。

【００６４】 　　ＶＢ０Ｈ＜ＶＲ１　　…………………………………
………　　（４３）　　ＶＢ１Ｈ≦ＶＢ０Ｈ　　………
………………………………　　（４４）ここで、ＶＢ０
Ｈは次式で与えられる。

【００６５】 　　ＶＢ０Ｈ＝ＶＧＤ＋（Ｒ１０／Ｒ９）（ＶＥＥ＋Ｖ
Ｆ−ＶＢ１Ｈ）　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　……（４５）また、入力端子２
が「Ｈ」レベルの電圧をＶ１ＨとするとＶＢ１Ｈは次式
で与えられる。

【００６６】 　　ＶＢ１Ｈ＝｛Ｒ５／（Ｒ５＋Ｒ６）｝ＶＥＥ＋｛Ｒ
６／（Ｒ５＋Ｒ６）｝（Ｖ１Ｈ−ＶＦ）　　……………
………………………………………　　（４６）式（３９
）〜（４６）の条件を満足するように抵抗Ｒ５〜Ｒ１０
を設定することで、第二実施例の回路が双方向バッファ
として動作する。

【００６７】本第二実施例の出力バッファ回路１４ａは
、図５の従来例の出力バッファ回路１４と比べると、２
個の抵抗を追加しただけで構成され、代わりに図４に示
した付加回路１３を削減することができる。

【００６８】

【発明の効果】以上説明したように、本発明によれば、
従来技術に比べ第一実施例回路では１個のトランジスタ
と４個の抵抗の追加、第二実施例回路では２個の抵抗の
追加により、付加回路を必要としない独立回路にて制御
端子の信号変化により入力バッファ動作と出力バッファ
動作を切り換えられ、少ない素子数で、遅延時間が短く
、低消費電力の双方向バッファ回路を実現することがで
き、その効果は大である。

【図面の簡単な説明】

【図１】本発明の第一実施例の出力バッファ回路の回路
図。

【図２】本発明の第一実施例を示すブロック構成図。

【図３】本発明の第二実施例の出力バッファ回路の回路
図。

【図４】従来例を示すブロック構成図。

【図５】従来例の出力バッファ回路部の回路図。

【符号の説明】

１、２　　入力端子 ３　　双方向端子 ４　　高位側電源端子 ５　　低位側電源端子 ６　　参照電源端子 ７　　出力端子 ８　　入力信号端子 ９　　制御端子 １１　　アンド回路 １２　　ノット回路 １３　　付加回路 １４、１４ａ　　出力バッファ回路 １５　　入力バッファ回路 ２０　　制御回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　入力バッファ回路と、出力バッファ回
   路と、前記入力バッファ回路の入力と前記出力バッファ
   の出力とが共通に接続された双方向端子と、前記入力バ
   ッファ回路と前記出力バッファ回路を切り換える手段を
   持つ制御端子とを備えた双方向バッファ回路において、
   前記出力バッファ回路は、ベースに入力信号が入力され
   た第一のトランジスタと、ベースに参照電圧が与えられ
   た第二のトランジスタと、ベースに高位側電源が与えら
   れた第三のトランジスタとを含み、出力バッファ動作時
   に、前記第一および第二のトランジスタは入力信号と参
   照電圧の差動論理回路を構成し、入力バッファ動作時に
   、前記第一および第三のトランジスタは入力信号と入力
   信号より高い電圧との差動論理回路を構成するとともに
   、前記第二および第三のトランジスタは参照電圧と入力
   信号より高い電圧との差動論理回路を構成する制御回路
   を含むことを特徴とする双方向バッファ回路。