JPH0244813A - スイッチング回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の利用分野） 本発明は、スイッチング回路の出力段に関するもので、
特に、部品数を少なく、しかも１００ｍＡ〜数１００ｍ
Ａ程度の出力電流を必要として、さらに高速動作の要求
されるような用途に適したスイッチング回路の改良に関
するものである。

（発明の背景） 従来のこの種の回路を第２図に示す。

第２図において、Ｑｌ　、Ｑ、、Ｑ４．Ｑ６゜Ｑ６はＮ
ＰＮトランジスタ、Ｑ３はＰＮＰ　トランジスタ、■１
は定電流源、Ｒ８は抵抗である。

上記構成より成る回路の動作について説明する。

先ず最初に、入力端子ＩＮより電流がトランジスタＱ、
に流れ込んで来る場合、トランジスタＱ１はＯＮ状態に
なり、定電流源１１の出力する電流は全てトランジスタ
Ｑ、のコレクタが吸い込む。

従ってトランジスタＱ２のベースには電流が流れ込まな
いため、トランジスタＱ２はＯＦＦ状態となる。

トランジスタＱ５のベースにはＲ１を通して電源端子Ｖ
ｃｃより電流が流れ込むため該トランジスタＱ５はＯＮ
状態となり、そのエミッタからトランジスタＱ６のベー
スに電流を供給可能となるので、トランジスタＱ６もＯ
Ｎ状態となる。

また一方、トランジスタＱ３のベースはトランジスタＱ
２がＯＦＦ状態のため、抵抗Ｒ１を通して電源Ｖｃｃに
接続されるため、該トランジスタＱ３はＯＦＦ状態とな
る。よって、トランジスタＱ４のベースには電流は供給
されず、トランジスタＱ４はＯＦＦ状態となる。従って
、出力端子ＯＵＴは、電源端子Ｖｃｃに近い電圧を出力
する。この状態の時には、抵抗Ｒ８は、トランジスタＱ
５のベース電流を供給するためのものだから、多大な電
力を消費することはない。

次に、入力端子ＩＮより電流がトランジスタＱ１に流れ
込んで来ない場合について述べる。この場合トランジス
タＱ１はＯＦＦ状態となり、トランジスタＱ２はＯＮ状
態となる。その結果、トランジスタＱ５のベースはトラ
ンジスタＱ２によりＧＮＤにショートされるのでＯＦＦ
状態となり、よってトランジスタＱ６もＯＦＦ状態とな
る。また、トランジスタＱ３のベースからはトランジス
タＱ２が電流を引き出そうとしているので、該トランジ
スタＱ３はＯＮ状態となり、よって、トランジスタＱ４
もＯＮ状態となる。従って、出力端子０１１ＴはＧＮＤ
に近い電圧を出力する。この状態の時には、抵抗Ｒ＋は
何の役にも立っておらず、電源端子Ｖｃｃからトランジ
スタＱ２に流れる電流を制限しているだけである。

上記の回路において、トランジスタＱ３〜Ｑ６で構成さ
れる準コンプリメンタリ出力段のスイッチング速度を速
くしようとすると、トランジスタＱ５に十分なベース電
流を供給できるように抵抗Ｒ８を小さくしなければなら
ない。しかしながら、この様にすることにより、トラン
ジスタＱ２がＯＮ状態の時のコレクタ電流も増加してし
まうため、トランジスタＱ２として、最大許容コレクタ
電流の大きなトランジスタを採用しなくてはならなくな
る。しかも、抵抗Ｒ１により無駄に消費される電流も増
加してしまう。

（発明の目的） 本発明の目的は、上述した問題点を解決し、無駄な電流
の消費や使用部品の限定を受けることなく、容易にスイ
ッチング速度を速めることのできるスイッチング回路を
提供することである。

（発明の特徴） 上記目的を達成するために、本発明は、負荷抵抗が不要
となる状態時には、該負荷抵抗に電流が流れないように
する第３のスイッチング手段を設け、以て、前記負荷抵
抗が不要となる状態時には、該負荷抵抗に電流が流れな
いようにして、第１のスイッチング手段にて無駄な電流
の消費が行われないようにすると共に、これにより該負
荷抵抗の小抵抗値化を可能として、該負荷抵抗を通して
電源が供給されて第２のスイッチング手段に伝わるまで
の速度を速めるようにしたことを特徴とする。

（発明の実施例） 第１図は本発明の一実施例を示す回路図であり、該図に
おいて、Ｑｌ、Ｑ２　、Ｑ４〜Ｑ８はＮＰＮＩ−ランジ
スタＱ３．Ｑ９はＰＮＰ　トランジスタ、Ｒ＋〜Ｒ３は
抵抗、ＩＩ、Ｉ２は定電流源である。

前記トランジスタＱ１のベースは一方の入力端子ＩＮに
、エミッタはＧＮＤに、コレクタは定電流源■１の電流
出力端子およびトランジスタＱ２のベースにそれぞれ接
続されている。トランジスタＱ２のエミッタはＧＮＤに
、コレクタはトランジスタＱ３とＱ５のベースおよび抵
抗Ｒ＋にそれぞれ接続されている。トランジスタＱ３の
エミッタはトランジスタＱ４のコレクタおよびトランジ
スタＱ６のエミッタおよび出力端子ＯＵＴにそれぞれ接
続されている。トランジスタＱ４のベースは、トランジ
スタＱ３のコレクタに、エミッタはＧＮＤにそれぞれ接
続されている。トランジスタＱ５のコレクタは電源Ｖｃ
ｃに、エミッタはトランジスタＱ６のベースにそれぞれ
接続されている。トランジスタＱ８のコレクタは電源Ｖ
ｃｃへ接続されている。トランジスタＱ７のベースは他
方の入力端子ＩＮに、エミッタはＧＮＤに、コレクタは
定電流源工２の電流出力端子およびトランジスタＱ８の
ベースにそれぞれ接続されている。トランジスタＱ８の
エミッタはＧＮＤに、コレクタは抵抗Ｒ３を通してトラ
ンジスタＱ９のベースおよび抵抗Ｒ２にそれぞれ接続さ
れている。抵抗Ｒ２は、トランジスタＱ、のベースとエ
ミッタ間に接続されている。トランジスタＱ、のエミッ
タは電源Ｖｃｃに、コレクタは抵抗Ｒ１にそれぞれ接続
されている。

なお、定電流源■１と■２の他方の端子は、不図示の電
源端子等に接続されている。

次に、第１図に示した回路の動作について述べる。

電源電圧が各部に印加され、一方の入力端子ＩＮには、
トランジスタＱ、のベースに電流が流れ込む方向の信号
が入力され、他方の入力端子ＩＮには、電流が流れない
（すなわちトランジスタＱ７がＯＮ状態にならない）よ
うな信号が入力される場合には、トランジスタＱ７はＯ
ＦＦ状態だから定電流源■２の電流はトランジスタＱ８
のベースに流れ、該トランジスタＱ８がＯＮ状態となる
。

従って、トランジスタＱ９はエミッタからベース方向に
抵抗Ｒ３を通して電流が流れるため、ＯＮ状態となり、
この結果抵抗Ｒ＋は電源Ｖｃｃに接続される。また、ト
ランジスタＱ２〜Ｑａの動作については、前述と全く同
様である。

次に、一方の入力端子ＩＮには電流が流れず、他方の入
力端子ＩＮにはトランジスタＱ７のベースに電流が流れ
込む方向の信号が入力される場合には、トランジスタＱ
７はＯＮ状態だから定電流源Ｉ２の電流は該トランジス
タＱ７のコレクタに流れ、トランジスタＱ８はＯＦＦ状
態となる。従ってトランジスタＱ９のベースはエミッタ
と抵抗Ｒ２を通してショートされることになるのでトラ
ンジスタＱ９はＯＦＦ状態となる。この結果抵抗Ｒ１は
電源■ＣＣから切り離されることになり、ＯＮ状態のト
ランジスタＱ２のコレクタには、抵抗Ｒ８を通して電流
は流れない。また、トランジスタＱ２〜Ｑ６の動作につ
いては、前述と全く同様である。

上記構成において、出力端子０１１Ｔから取り出す電流
が小さければ、準コンプリメンタリ出力にする必要はな
く、Ｑ５およびＱｅを１つのＮＰＮ　トランジスタ、Ｑ
３およびＱ４を１つのＰＮＰトランジスタとすればよい
。また、トランジスタＱ１〜Ｑ９はその一部または全部
を他のスイッチング素子、たとえばＭＯＳトランジスタ
などで構成してもよい。更に、定電流源Ｉ＋、Ｉ２は単
なる抵抗と、その先に接続された電源でもよい。

本実施例によれば、抵抗Ｒ１がトランジスタＱ５にベー
ス電流を供給する時のみ抵抗Ｒ１を電源Ｖｃｃに接続す
るようなスイッチング素子を設けることにより、トラン
ジスタＱ２に不要な電流を流すことなく抵抗Ｒ１に小さ
な値を選択でき、出力段のスイッチング速度を改善する
ことができる。

また、このような構成にしても、２つの入力端子ＩＮお
よびＩＮに加える入力信号は、正確な逆位相である必要
はない。なぜならば、もしも、トランジスタＱ１とＱ７
が同時にＯＦＦ状態となるような期間が生じて、トラン
ジスタＱ２．Ｑａ　、Ｑ９が同時にＯＮ状態となったと
しても、抵抗Ｒ１があるために、電源ＶｃｃからＧＮＤ
にして過大な電流が流れることはない。しかも、このよ
うな期間は通常はたいへん短いのでトランジスタＱ２及
びＱ、に過大な負荷をかけることにはならない。

さらにまた、出力段に配置されたトランジスタＱ３〜Ｑ
６は、準コンプリメンタリ構成となっているので原理的
には、トランジスタＱ４とＱ６が同時にＯＮ状態となる
ことはないので、電源ＶｃｃからトランジスタＱ６とＱ
４を通してＧＮＤへの貫通電流はない。すなわち、２つ
の入力信号ＩＮ及びＩＮを用いて直接出力段のトランジ
スタＱ４とＱ６を駆動する場合の様に、微妙なタイミン
グのずれによって貫通電流が流れて出力段のトランジス
タを破壊してしまうといったような不都合は生じない。

（発明と実施例の対応） 本実施例において、抵抗Ｒ１が本発明の負荷抵抗に、ト
ランジスタＱ２が第１のスイッチング手段に、トランジ
スタＱ３〜Ｑ６が第２のスイッチング手段に、抵抗Ｑ、
、Ｑ、　、抵抗Ｒ２，Ｒ３が第３のスイッチング手段に
、それぞれ相当する。

（発明の効果） 以上説明したように、本発明によれば、負荷抵抗が不要
となる状態時には、該負荷抵抗に電流が流れないように
する第３のスイッチング手段を設け、以て、前記負荷抵
抗が不要となる状態時には、該負荷抵抗に電流が流れな
いようにして、第１のスイッチング手段にて無駄な電流
の消費が行われないようにすると共に、これにより該負
荷抵抗の小抵抗値化を可能として、該負荷抵抗を通して
電源が供給されて第２のスイッチング手段に伝わるまで
の速度を速めるようにしたから、無駄な電流の消費や使
用部品の限定を受けることなく、容易にスイッチング速
度を速めることが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は従来
のスイッチング回路を示す回路図である。 ＱＩ−Ｑ９・・・・・・トランジスタ、Ｉ、、Ｉ２・・
・・・・定電流源、 〜Ｒ０ ・・・・・・抵抗。

Claims (1)

【特許請求の範囲】
1. （１）一端が電源に接続される負荷抵抗と、該負荷抵抗
   の他端とグランド間に接続される第１のスイッチング手
   段と、該第１のスイッチング手段の非導通時には、前記
   負荷抵抗を通して電源が供給され高レベルの信号を、第
   １のスイッチング手段の導通状態時には、該第１のスイ
   ッチング手段により接地され低レベルの信号を、出力端
   子より出力する第２のスイッチング手段とを備えたスイ
   ッチング回路において、前記負荷抵抗が不要となる状態
   時には、該負荷抵抗に電流が流れないようにする第３の
   スイッチング手段を設けたことを特徴とするスイッチン
   グ回路。