JP2585098B2 - バイポーラ論理素子のインターフェース - Google Patents
バイポーラ論理素子のインターフェースInfo
- Publication number
- JP2585098B2 JP2585098B2 JP1120357A JP12035789A JP2585098B2 JP 2585098 B2 JP2585098 B2 JP 2585098B2 JP 1120357 A JP1120357 A JP 1120357A JP 12035789 A JP12035789 A JP 12035789A JP 2585098 B2 JP2585098 B2 JP 2585098B2
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- JP
- Japan
- Prior art keywords
- iil
- current
- transistor
- collector
- ecl
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体集積回路において、ECL（Emitter C
oupled Logic）からIIL（Integrated Injection Logi
c）へのインターフェースに関する。
oupled Logic）からIIL（Integrated Injection Logi
c）へのインターフェースに関する。
（従来の技術） 半導体集積回路におけるバイポーラロジックにおい
て、IILでの動作限界周波数以上で動作させたい時に
は、ECLが用いられる。しかしECLはチップサイズ及び消
費電流が大きくなることもあってIILとの混載が広く用
いられている。すなわち、IILとしても動作限界周波数
ぎりぎりで使うことになる。そこでECLとIILのインター
フェースとしてIILの動作限度を下げない高速動作可能
なものが必要になってくる。
て、IILでの動作限界周波数以上で動作させたい時に
は、ECLが用いられる。しかしECLはチップサイズ及び消
費電流が大きくなることもあってIILとの混載が広く用
いられている。すなわち、IILとしても動作限界周波数
ぎりぎりで使うことになる。そこでECLとIILのインター
フェースとしてIILの動作限度を下げない高速動作可能
なものが必要になってくる。
第２図は従来のインターフェース回路の構成の一例を
示したものである。第２図において、1,2,16はNPNトラ
ンジスタ、5,6,18は抵抗、7,8はPNPトランジスタ、13は
IILのインジェクタ電流、14はIILインバータ、17は定電
圧回路、A,BはECL出力の入力端子である。
示したものである。第２図において、1,2,16はNPNトラ
ンジスタ、5,6,18は抵抗、7,8はPNPトランジスタ、13は
IILのインジェクタ電流、14はIILインバータ、17は定電
圧回路、A,BはECL出力の入力端子である。
次に上記従来例の構成及び動作について説明する。EC
Lの２相出力は入力端子A,Bを介してNPNトランジスタ1,2
の各々のベースに入力され、NPNトランジスタ1,2のコレ
クタは電源に、各々のエミッタは抵抗５および６を介し
て各々のベースが定電圧回路17によって定電圧に設定さ
れたPNPトランジスタ７および８のエミッタに接続され
る。PNPトランジスタ７のコレクタは抵抗18を介して接
地されるとともに、エミッタが接地されたNPNトランジ
スタ16のベースに接続され、そのコレクタは前記PNPト
ランジスタ８のコレクタに接続されるとともにIILイン
バータ14のベースに接続される。
Lの２相出力は入力端子A,Bを介してNPNトランジスタ1,2
の各々のベースに入力され、NPNトランジスタ1,2のコレ
クタは電源に、各々のエミッタは抵抗５および６を介し
て各々のベースが定電圧回路17によって定電圧に設定さ
れたPNPトランジスタ７および８のエミッタに接続され
る。PNPトランジスタ７のコレクタは抵抗18を介して接
地されるとともに、エミッタが接地されたNPNトランジ
スタ16のベースに接続され、そのコレクタは前記PNPト
ランジスタ８のコレクタに接続されるとともにIILイン
バータ14のベースに接続される。
上記のように構成されたECLとIILのインターフェース
回路において、今、ECLの出力の入力端子ＡにECLの“H"
レベルが、ＢにECLの“L"レベルが印加されると、抵抗
６には電流が流れず、抵抗５には、抵抗18の両端の発生
電圧がNPNトランジスタ16をONさせるだけの電流が流れ
るように定電圧回路17のバイアス電圧及び抵抗5,6を調
整する。NPNトランジスタ16がONすると次段のIILインジ
ェクタ電流13を引き込みIILインバータ16の入力は“L"
となる。次に、入力端子ＡにECLの“L"レベル、入力端
子Ｂに“H"レベルが印加されている時は、抵抗５には電
流が流れず抵抗６には電流が流れ、この電流が次段IIL
のインジェクタ電流にプラスされて駆動IILインバータ1
4の入力は“H"となる。
回路において、今、ECLの出力の入力端子ＡにECLの“H"
レベルが、ＢにECLの“L"レベルが印加されると、抵抗
６には電流が流れず、抵抗５には、抵抗18の両端の発生
電圧がNPNトランジスタ16をONさせるだけの電流が流れ
るように定電圧回路17のバイアス電圧及び抵抗5,6を調
整する。NPNトランジスタ16がONすると次段のIILインジ
ェクタ電流13を引き込みIILインバータ16の入力は“L"
となる。次に、入力端子ＡにECLの“L"レベル、入力端
子Ｂに“H"レベルが印加されている時は、抵抗５には電
流が流れず抵抗６には電流が流れ、この電流が次段IIL
のインジェクタ電流にプラスされて駆動IILインバータ1
4の入力は“H"となる。
（発明が解決しようとする課題） しかしながら、上記従来の回路では次のような問題点
がある。即ち、電流を流したくない側は、NPN,PNPトラ
ンジスタのVBE（ベース・エミッタ間電圧）が小さくな
り電流を増大させるように働き、電流を流したい側では
VBEが大きくなり電流を減少させるように働き、前者で
もれ電流が生じてしまう。このもれ電流は、NPNトラン
ジスタ16がONしてはいけない時にONさせる傾向にあり、
また、ONしている時には引き込み電流不足になるように
作用する。
がある。即ち、電流を流したくない側は、NPN,PNPトラ
ンジスタのVBE（ベース・エミッタ間電圧）が小さくな
り電流を増大させるように働き、電流を流したい側では
VBEが大きくなり電流を減少させるように働き、前者で
もれ電流が生じてしまう。このもれ電流は、NPNトラン
ジスタ16がONしてはいけない時にONさせる傾向にあり、
また、ONしている時には引き込み電流不足になるように
作用する。
本発明は上記従来例の問題点を解決することを目的と
するものである。
するものである。
（課題を解決するための手段） 本発明は上記目的を達成するために、PNPトランジス
タのベースを定電圧回路による共通一定電圧にせず、各
々電流設定抵抗５および６の一方の電圧すなわちNPNト
ランジスタ１および２のエミッタから１ダイオード電圧
下がった電圧にクロスカップリング接続するようにした
ものである。これによってバイアス回路もまた不要にな
る。
タのベースを定電圧回路による共通一定電圧にせず、各
々電流設定抵抗５および６の一方の電圧すなわちNPNト
ランジスタ１および２のエミッタから１ダイオード電圧
下がった電圧にクロスカップリング接続するようにした
ものである。これによってバイアス回路もまた不要にな
る。
（作 用） したがって、本発明によれば、電流設定用の抵抗５お
よび６の両端をダイオードとPNPトランジスタでクロス
カップリングすることにより、抵抗５および６の両端に
は、一方にはECLの“H"レベルと“L"レベルの差すなわ
ち振幅の最大（max）が印加され、他方は確実に電流が
遮断されもれ電流は存在しない。
よび６の両端をダイオードとPNPトランジスタでクロス
カップリングすることにより、抵抗５および６の両端に
は、一方にはECLの“H"レベルと“L"レベルの差すなわ
ち振幅の最大（max）が印加され、他方は確実に電流が
遮断されもれ電流は存在しない。
（実施例） 第１図は本発明の一実施例におけるインターフェース
回路の構成を示すものである。第１図において、1,2,10
はNPNトランジスタ、3,4はダイオード、5,6,9は抵抗、
7,8はPNPトランジスタ、11,12は定電流源、13はIILのイ
ンジェクタ電流、14はIILインバータである。
回路の構成を示すものである。第１図において、1,2,10
はNPNトランジスタ、3,4はダイオード、5,6,9は抵抗、
7,8はPNPトランジスタ、11,12は定電流源、13はIILのイ
ンジェクタ電流、14はIILインバータである。
次に上記実施例の回路構成および動作について説明す
る。ECLの２相出力は入力端子ＡおよびＢを介してNPNト
ランジスタ１および２のベースにそれぞれ入力され、NP
Nトランジスタ１および２のコレクタは電流に、各々の
エミッタはダイオード３および４のアノードに接続され
るとともに、抵抗５および６を介してPNPトランジスタ
７および８のエミッタに接続される。ダイオード３およ
び４のカソードは前記PNPトランジスタ８及び７のベー
スに接続されるとともに、定電流源11および12に接続さ
れ、前記PNPトランジスタ７のコレクタはエミッタが接
地されたNPNトランジスタ10のベースに接続されるとと
もに抵抗９を介して接地され、NPNトランジスタ10のコ
レクタはPNPトランジスタ８のコレクタに接続されると
ともにIILインバータ14のベースに接続される。
る。ECLの２相出力は入力端子ＡおよびＢを介してNPNト
ランジスタ１および２のベースにそれぞれ入力され、NP
Nトランジスタ１および２のコレクタは電流に、各々の
エミッタはダイオード３および４のアノードに接続され
るとともに、抵抗５および６を介してPNPトランジスタ
７および８のエミッタに接続される。ダイオード３およ
び４のカソードは前記PNPトランジスタ８及び７のベー
スに接続されるとともに、定電流源11および12に接続さ
れ、前記PNPトランジスタ７のコレクタはエミッタが接
地されたNPNトランジスタ10のベースに接続されるとと
もに抵抗９を介して接地され、NPNトランジスタ10のコ
レクタはPNPトランジスタ８のコレクタに接続されると
ともにIILインバータ14のベースに接続される。
上記のように構成された回路において、NPNトランジ
スタ10のコレクタがIILのインジェクタ電流（Iinj）13
を引き込んでかつ“L"レベルとなるためには、Iinj＝10
0μＡとすればNPNトランジスタ10のベース電流IB＝20μ
Ａを流せば十分である。また、ECLの２相出力の振幅が
0.4V、例えばNPNトランジスタ１のエミッタがVB＝3.5V,
NPNトランジスタ２のエミッタがVL＝3.1Vとし、抵抗５
および６をそれぞれ4kΩとすると、抵抗５には100μＡ
が流れる。このうち20μＡがNPNトランジスタ10のベー
ス電流（IB）に使われるから、80μＡによる電位上昇が
NPNトランジスタ10がONするように抵抗９の値を決め
る。低温での温度特性を考慮してVBE＝0.8Vとして計算
すると0.8V÷80μＡ＝10kΩとなるが、抵抗のバラツキ
を考えて13kΩに設定する。
スタ10のコレクタがIILのインジェクタ電流（Iinj）13
を引き込んでかつ“L"レベルとなるためには、Iinj＝10
0μＡとすればNPNトランジスタ10のベース電流IB＝20μ
Ａを流せば十分である。また、ECLの２相出力の振幅が
0.4V、例えばNPNトランジスタ１のエミッタがVB＝3.5V,
NPNトランジスタ２のエミッタがVL＝3.1Vとし、抵抗５
および６をそれぞれ4kΩとすると、抵抗５には100μＡ
が流れる。このうち20μＡがNPNトランジスタ10のベー
ス電流（IB）に使われるから、80μＡによる電位上昇が
NPNトランジスタ10がONするように抵抗９の値を決め
る。低温での温度特性を考慮してVBE＝0.8Vとして計算
すると0.8V÷80μＡ＝10kΩとなるが、抵抗のバラツキ
を考えて13kΩに設定する。
次にNPNトランジスタ１および２のVH,VLが入れかわっ
た時、抵抗５および６が等しく4kΩであれば同じく100
μＡがIILのインジェクタ電流（Iinj）とともにIILイン
バータ14を駆動することができる。
た時、抵抗５および６が等しく4kΩであれば同じく100
μＡがIILのインジェクタ電流（Iinj）とともにIILイン
バータ14を駆動することができる。
（発明の効果） 本発明は上記実施例から明らかなように、従来例にお
けるバイアス回路（定電圧回路17）は不要であり、ECL
の出力振幅のみにより、IILとのプッシュプル型のスイ
ッチングインターフェースで安定かつ高速動作可能なも
のが実現できるという効果を有する。
けるバイアス回路（定電圧回路17）は不要であり、ECL
の出力振幅のみにより、IILとのプッシュプル型のスイ
ッチングインターフェースで安定かつ高速動作可能なも
のが実現できるという効果を有する。
第１図は本発明の一実施例におけるインターフェース回
路の回路構成図、第２図は従来のインターフェース回路
の回路構成図である。 1,2,10,16……NPNトランジスタ、3,4……ダイオード、
5,6,9,18……抵抗、7,8……PNPトランジスタ、11,12…
…定電流源、13……IILのインジェクタ電流、14……IIL
のインバータ、17……定電圧回路。
路の回路構成図、第２図は従来のインターフェース回路
の回路構成図である。 1,2,10,16……NPNトランジスタ、3,4……ダイオード、
5,6,9,18……抵抗、7,8……PNPトランジスタ、11,12…
…定電流源、13……IILのインジェクタ電流、14……IIL
のインバータ、17……定電圧回路。
Claims (1)
- 【請求項１】ECL（Emitter Coupled Logic）の２相出力
端子が各々ベースに接続され、コレクタが電源に接続さ
れる第1,第２のNPNトランジスタを有し、前記第1,第２
のNPNトランジスタのエミッタは、それぞれ第1,第２の
ダイオードのアノードに接続されるとともに、第1,第２
の抵抗を介して第1,第２のPNPトランジスタのエミッタ
に接続され、前記第1,第２のダイオードのカソードが前
記第2,第１のPNPトランジスタのベースに接続されると
ともに、各々定電流源に接続され、前記第１のPNPトラ
ンジスタのコレクタは、エミッタが接地された第３のNP
Nトランジスタのベースに接続されるとともに、第３の
抵抗を介して接地され、前記第３のNPNトランジスタの
コレクタは、前記第２のPNPトランジスタのコレクタに
接続されるとともに、IIL（Integrated Injection Logi
c）インバータのベース入力に接続されており、プッシ
ュプルで動作させることを特徴としたバイポーラ論理素
子のインターフェース。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1120357A JP2585098B2 (ja) | 1989-05-16 | 1989-05-16 | バイポーラ論理素子のインターフェース |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1120357A JP2585098B2 (ja) | 1989-05-16 | 1989-05-16 | バイポーラ論理素子のインターフェース |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02301322A JPH02301322A (ja) | 1990-12-13 |
| JP2585098B2 true JP2585098B2 (ja) | 1997-02-26 |
Family
ID=14784210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1120357A Expired - Lifetime JP2585098B2 (ja) | 1989-05-16 | 1989-05-16 | バイポーラ論理素子のインターフェース |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2585098B2 (ja) |
-
1989
- 1989-05-16 JP JP1120357A patent/JP2585098B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02301322A (ja) | 1990-12-13 |
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