JPS6266716A - Ｃｍｏｓ論理レベルの差動入力の変換回路 - Google Patents
Ｃｍｏｓ論理レベルの差動入力の変換回路Info
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- JPS6266716A JPS6266716A JP61219081A JP21908186A JPS6266716A JP S6266716 A JPS6266716 A JP S6266716A JP 61219081 A JP61219081 A JP 61219081A JP 21908186 A JP21908186 A JP 21908186A JP S6266716 A JPS6266716 A JP S6266716A
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- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、論理回路に関し、特に第１の論理ファミリー
に対応する入力信号をＣＭ ＯＳ論理フリップフロップ
に適用できる論理信号へと変換するのに用いられる変換
回路に関する。
に対応する入力信号をＣＭ ＯＳ論理フリップフロップ
に適用できる論理信号へと変換するのに用いられる変換
回路に関する。
例えば、ＣＭＯＳ論理フリップフロップを、ＴＴＬタイ
プの論理から直接発生した論理信号により作動させる場
合には、ＴＴＬ論理の論理レベルの幅が広いため、論理
レベルのハイとロウがＣＭＯ８論理を確実に動作させる
には不充分にしか区別されないことがありうる。数値の
例をあげると、ＣＭＯＳ論理回路は、しきい値電圧とし
て約１．５■必要であるのに対し、ＴＴＬ論理回路はし
きい値電圧が１．４■である。ＴＴＬ論理回路のこのし
きい値電圧はしかし、電源電圧のゆらぎ、温度変化など
の多様なパラメータの関数で、０．８〜２■の間で変化
する。
プの論理から直接発生した論理信号により作動させる場
合には、ＴＴＬ論理の論理レベルの幅が広いため、論理
レベルのハイとロウがＣＭＯ８論理を確実に動作させる
には不充分にしか区別されないことがありうる。数値の
例をあげると、ＣＭＯＳ論理回路は、しきい値電圧とし
て約１．５■必要であるのに対し、ＴＴＬ論理回路はし
きい値電圧が１．４■である。ＴＴＬ論理回路のこのし
きい値電圧はしかし、電源電圧のゆらぎ、温度変化など
の多様なパラメータの関数で、０．８〜２■の間で変化
する。
本発明が特に目的とするのは、例えば１２Ｖという高レ
ベルの電圧において約１０Ｍ１ｌｚの周波数で高速動作
可能な変換回路を作成することである。このような変換
回路は、例えばプラズマディスプレイパネルを作動させ
る際に使用される。プラズマディスプレイパネルを作動
させる別の条件は、干渉すなわちノイズに対してすぐれ
た抵抗力を示す回路を作成することである。なぜなら、
ＣＭＯＳ論理を構成する集積回路チップと同一のチップ
上に、例えば０■から１００Ｖ以上までの範囲で変化す
る可能性のある電圧をスイッチングするために、プラズ
マディスプレイパネル用スイッチング装置が配置される
からである。
ベルの電圧において約１０Ｍ１ｌｚの周波数で高速動作
可能な変換回路を作成することである。このような変換
回路は、例えばプラズマディスプレイパネルを作動させ
る際に使用される。プラズマディスプレイパネルを作動
させる別の条件は、干渉すなわちノイズに対してすぐれ
た抵抗力を示す回路を作成することである。なぜなら、
ＣＭＯＳ論理を構成する集積回路チップと同一のチップ
上に、例えば０■から１００Ｖ以上までの範囲で変化す
る可能性のある電圧をスイッチングするために、プラズ
マディスプレイパネル用スイッチング装置が配置される
からである。
第１のファミリーの論理信号とＣＭ ＯＳフリップフロ
ップ用の論理信号との間での変換を確実に行うための従
来の回路は、例えば以下のものがある。
ップ用の論理信号との間での変換を確実に行うための従
来の回路は、例えば以下のものがある。
（１）入力がＰＮＰ ）ランジスタのベースに供給され
る回路。このような回路は、最大周波数が約１〜４ Ｍ
）ｌｚの値に制限されるという、シリコン上のＰＮＰ）
ランジスタに内在する動作速度不足のため、本発明の目
的を達成するのに使用できない。
る回路。このような回路は、最大周波数が約１〜４ Ｍ
）ｌｚの値に制限されるという、シリコン上のＰＮＰ）
ランジスタに内在する動作速度不足のため、本発明の目
的を達成するのに使用できない。
（２）不釣合に寸法が大きいＣＭＯＳインバータが入力
部に設けられた回路。この回路を用いても所望の動作速
度を達成することはできない。なぜならば、大型のＭＯ
Ｓ）ランジスタを使用するということは、このトランジ
スタが寄生容量が大きく、従って、このトランジスタ動
作速度が低下することを意味するからである。
部に設けられた回路。この回路を用いても所望の動作速
度を達成することはできない。なぜならば、大型のＭＯ
Ｓ）ランジスタを使用するということは、このトランジ
スタが寄生容量が大きく、従って、このトランジスタ動
作速度が低下することを意味するからである。
（３）バイポーラトランジスタを使用せずに全てＣＭＯ
８からなる回路。この回路では、ＣＭＯＳフリップフロ
ップのための低い閾値電圧として十分に低い電圧レベル
を作り出すことに関連する難しさを解決することが本来
的に不可能である。
８からなる回路。この回路では、ＣＭＯＳフリップフロ
ップのための低い閾値電圧として十分に低い電圧レベル
を作り出すことに関連する難しさを解決することが本来
的に不可能である。
従って、上記の目的を達成し、且つ従来技術の回路の欠
点を克服するため、本発明は、エミッタが互いに接続さ
れ、それぞれのベースに差動入力信号が入力される２つ
のＮＰＮタイプのバイポーラトランジスタで構成される
入力比較器と、 ２つのＮチャネルＭＯＳ）ランジスタと、それら２つの
ＮチャネルＭＯＳ）ランジスタに直列に接続されたＰチ
ャネルＭＯＳ）ランシスタとて各々構成される２つの分
路を備え、それぞれの分路の第２のＮチャネルＭＯＳ）
ランジスタのゲートは、導通状態のときこれらの分路内
に電流を通ずように接続され、それぞれの分路の第１の
ＮチアネルＭＯＳのゲートは他方の分路のＰチャネルト
ランジスタのドレイン及び出力端子に接続されている、
ＣＭＯＳフリップフロップと、 を具備する、ＣＭＯＳ論理レベルの差動入力の変換回路
を提供する。
点を克服するため、本発明は、エミッタが互いに接続さ
れ、それぞれのベースに差動入力信号が入力される２つ
のＮＰＮタイプのバイポーラトランジスタで構成される
入力比較器と、 ２つのＮチャネルＭＯＳ）ランジスタと、それら２つの
ＮチャネルＭＯＳ）ランジスタに直列に接続されたＰチ
ャネルＭＯＳ）ランシスタとて各々構成される２つの分
路を備え、それぞれの分路の第２のＮチャネルＭＯＳ）
ランジスタのゲートは、導通状態のときこれらの分路内
に電流を通ずように接続され、それぞれの分路の第１の
ＮチアネルＭＯＳのゲートは他方の分路のＰチャネルト
ランジスタのドレイン及び出力端子に接続されている、
ＣＭＯＳフリップフロップと、 を具備する、ＣＭＯＳ論理レベルの差動入力の変換回路
を提供する。
この本発明による変換回路においては、入力比較器の第
２の分路が、ＰチャネルＭ ＯＳトランジスタにより構
成される負荷を介して電源電圧（ＶＣＣ）に接続され、
さらにＣＭＯＳフリップ７０ツブの第１の分路のＰチャ
ネルＭＯＳ）ランジスタのゲートにも接続されており、
ＣＭ ＯＳフリップフロップの第２の分路が、ＮＰＮバ
イポーラトランジスタを介して電源電圧に接続されてお
り、当該ＮＰＮバイポーラトランジスタのベースが、入
力の状態に従って２つの値の内のいずれか一方をとる第
１の電位を供給する手段に接続され、しかも入力比較器
の第２の分路にも接続されており、 ０ＭＯｓフリップフロップの第２の分路のＰチャネルト
ランジスタのゲートが、前記第１の電位に関係して決定
される第２の電位を供給して該Ｐチャネルトランジスタ
を導通あるいは遮断し、その結果、ＣＭＯＳフリップフ
ロップの状態を制御する手段に接続されている。
２の分路が、ＰチャネルＭ ＯＳトランジスタにより構
成される負荷を介して電源電圧（ＶＣＣ）に接続され、
さらにＣＭＯＳフリップ７０ツブの第１の分路のＰチャ
ネルＭＯＳ）ランジスタのゲートにも接続されており、
ＣＭ ＯＳフリップフロップの第２の分路が、ＮＰＮバ
イポーラトランジスタを介して電源電圧に接続されてお
り、当該ＮＰＮバイポーラトランジスタのベースが、入
力の状態に従って２つの値の内のいずれか一方をとる第
１の電位を供給する手段に接続され、しかも入力比較器
の第２の分路にも接続されており、 ０ＭＯｓフリップフロップの第２の分路のＰチャネルト
ランジスタのゲートが、前記第１の電位に関係して決定
される第２の電位を供給して該Ｐチャネルトランジスタ
を導通あるいは遮断し、その結果、ＣＭＯＳフリップフ
ロップの状態を制御する手段に接続されている。
本変換回路の一実施態様によれば、
前記第１及び第２の電位を供給する手段は、Ｐチャネル
ＭＯＳ）ランジスタと、ダイオードを構成する接続の２
つのＮＰＮタイプのバイポーラトランジスタと、１つの
電流源とが直列に接続される第１の直列回路と、Ｐチャ
ネルＭＯＳトランジスタとダイオードを構成するＮチャ
ネルＭＯＳトランジスタが直列に接続される第２の直列
回路とを備え、 前記第１及び第２の直列回路のＰチャネルＭＯＳトラン
ジスタのゲートは、相互に接続されて、前記入力比較器
の第２の分路のＰチアネルトランジスタのゲートに接続
され、更に、前記第１及び第２の直列回路のＰチャネル
ＭＯＳトランジスタのゲートは、前記第１の直列回路の
Ｐチャネル〜Ａ○Ｓトランジスタのドレインまたは該ド
レインの電圧よりも低い電圧の点に接続されており、前
記第１の直列回路のＰチャネルトランジスタのドレイン
が、ＮＰＮタイプのバイポーラトランジスタのベースに
接続されており、該バイポーラトランジスタは、そのエ
ミッタが前記ＣＭＯＳフリップフロップの第２の分路の
バイポーラトランジスタのベースに接続され且つコレク
タが電源電圧に接続されており、 前記第１の直列回路のＰチャネルＭＯＳトランジスタの
ドレイン電圧よりも２ ＶＢ２低い電圧を有する第１の
直列回路内の１点が、前記ＣＭＯＳフリップフロップの
第２の分路のＰチャネルトランジスタのゲートに接続さ
れている。
ＭＯＳ）ランジスタと、ダイオードを構成する接続の２
つのＮＰＮタイプのバイポーラトランジスタと、１つの
電流源とが直列に接続される第１の直列回路と、Ｐチャ
ネルＭＯＳトランジスタとダイオードを構成するＮチャ
ネルＭＯＳトランジスタが直列に接続される第２の直列
回路とを備え、 前記第１及び第２の直列回路のＰチャネルＭＯＳトラン
ジスタのゲートは、相互に接続されて、前記入力比較器
の第２の分路のＰチアネルトランジスタのゲートに接続
され、更に、前記第１及び第２の直列回路のＰチャネル
ＭＯＳトランジスタのゲートは、前記第１の直列回路の
Ｐチャネル〜Ａ○Ｓトランジスタのドレインまたは該ド
レインの電圧よりも低い電圧の点に接続されており、前
記第１の直列回路のＰチャネルトランジスタのドレイン
が、ＮＰＮタイプのバイポーラトランジスタのベースに
接続されており、該バイポーラトランジスタは、そのエ
ミッタが前記ＣＭＯＳフリップフロップの第２の分路の
バイポーラトランジスタのベースに接続され且つコレク
タが電源電圧に接続されており、 前記第１の直列回路のＰチャネルＭＯＳトランジスタの
ドレイン電圧よりも２ ＶＢ２低い電圧を有する第１の
直列回路内の１点が、前記ＣＭＯＳフリップフロップの
第２の分路のＰチャネルトランジスタのゲートに接続さ
れている。
本変換回路の一実施態様によれば、第１及び第２の直列
回路がＣＭＯＳフリップフロップを１藤える多数の変換
回路に共通に使用可能である。
回路がＣＭＯＳフリップフロップを１藤える多数の変換
回路に共通に使用可能である。
上記の本発明の目的、特徴および利点その他は、添付の
図面を参照した以下の実施例の説明からさらに詳細に明
らかになるであろう。
図面を参照した以下の実施例の説明からさらに詳細に明
らかになるであろう。
第１図は本発明に基づく回路を示す。電力は、Ｖｃｃ（
コレクタ供給電圧）入力端子とグラウンドとの間に供給
される。
コレクタ供給電圧）入力端子とグラウンドとの間に供給
される。
この回路は、入力比較器１０と、ＣＭＯＳフリップフロ
ップ２０と、該入力比較器及び該フリップフロップに対
し適格に電力を供給し且つ命令し且つ制御する回路とに
より構成される。
ップ２０と、該入力比較器及び該フリップフロップに対
し適格に電力を供給し且つ命令し且つ制御する回路とに
より構成される。
前記入力比較器１０はＮＰＮタイプのバイポーラトラン
ジスタである。上述のように、ＮＰＮタイプのトランジ
スタを選択したのは偶然ではなく、必要とされる動作速
度に到達するのに必要だからである。特に、入力比較器
は、エミッタが相互接続され、さらにそれらエミッタが
電流源工にも接続される第１のＮＰＮ ）ランジスタＱ
１と第２のＮＰＮ ）ランジスタＱ２により構成される
。トランジスタＱ１のベースは変換されるべき論理信号
が入力される入力端子ＥＩに接続される。また、トラン
ジスタＱ２のベースは、入力端子Ｅｌにおいて可能な、
論理レベル値のハイとロウの間で明確に中間であるよう
に選択された参照信号が入力される入力端子Ｅ２に接続
される。トランジスタＱ１のコレクタは電源電圧ＶＣＣ
に接続される。トランジスタＱ２のコレクタは、Ｐチャ
ネルＭＯＳトランジスタＰ１により構成される負荷を介
して該電源電圧■。０に接続される。
ジスタである。上述のように、ＮＰＮタイプのトランジ
スタを選択したのは偶然ではなく、必要とされる動作速
度に到達するのに必要だからである。特に、入力比較器
は、エミッタが相互接続され、さらにそれらエミッタが
電流源工にも接続される第１のＮＰＮ ）ランジスタＱ
１と第２のＮＰＮ ）ランジスタＱ２により構成される
。トランジスタＱ１のベースは変換されるべき論理信号
が入力される入力端子ＥＩに接続される。また、トラン
ジスタＱ２のベースは、入力端子Ｅｌにおいて可能な、
論理レベル値のハイとロウの間で明確に中間であるよう
に選択された参照信号が入力される入力端子Ｅ２に接続
される。トランジスタＱ１のコレクタは電源電圧ＶＣＣ
に接続される。トランジスタＱ２のコレクタは、Ｐチャ
ネルＭＯＳトランジスタＰ１により構成される負荷を介
して該電源電圧■。０に接続される。
ＣＭＯＳフリップフロップ２ｏは２つの分路を備える。
第１の分路は、直列に接続されたＰチャネルＭＯＳトラ
ンジスタＰ３と、ＮチャネルＭＯＳトランジスタＮ１と
、ＮチャネルＭＯＳ）ランジスタＮ３とにより構成され
る。第２の分路は、ＰチャネルトランジスタＰ４と、Ｎ
チャネルＭＯＳトランジスタＮ２と、ＮチャネルＭＯＳ
）ランジスタＮ４とで構成される。以下に説明するよう
に、トランジスタＮ２とＮ４は実質的には電流源であり
、スイッチングの間、フリップフロップ内に電流が流れ
るのを確実にするために設けられている。
ンジスタＰ３と、ＮチャネルＭＯＳトランジスタＮ１と
、ＮチャネルＭＯＳ）ランジスタＮ３とにより構成され
る。第２の分路は、ＰチャネルトランジスタＰ４と、Ｎ
チャネルＭＯＳトランジスタＮ２と、ＮチャネルＭＯＳ
）ランジスタＮ４とで構成される。以下に説明するよう
に、トランジスタＮ２とＮ４は実質的には電流源であり
、スイッチングの間、フリップフロップ内に電流が流れ
るのを確実にするために設けられている。
事実、スイッチングが迅速に行われるためには大きな電
流が流れていることが必要である。第１の分路のトラン
ジスタＮ１のゲートは第２の分路のトランジスタＰ４の
ドレインと接続され、さらにトランジスタＮ２のゲート
はトランジスタＰ３のドレインに接続される。これらの
接続はフリップフロップの非反転出力Ｓとそれと相補的
な関係にある反転出力Ｓ′を構成する。トランジスタＰ
３のソースは電源電圧■Ｃｃに接続され、トランジスタ
Ｐ４のソースはトランジスタＱ４を介して電源電圧■。
流が流れていることが必要である。第１の分路のトラン
ジスタＮ１のゲートは第２の分路のトランジスタＰ４の
ドレインと接続され、さらにトランジスタＮ２のゲート
はトランジスタＰ３のドレインに接続される。これらの
接続はフリップフロップの非反転出力Ｓとそれと相補的
な関係にある反転出力Ｓ′を構成する。トランジスタＰ
３のソースは電源電圧■Ｃｃに接続され、トランジスタ
Ｐ４のソースはトランジスタＱ４を介して電源電圧■。
０に接続される。トランジスタＰ３のゲートは、トラン
ジスタＱ２のコレクタの端子上の入力比較器１０の出力
を受ける。
ジスタＱ２のコレクタの端子上の入力比較器１０の出力
を受ける。
さらに、トランジスタＱ４のベースは、トランジスタＱ
３を介して電源電圧ＶＣＣに接続され、更に、トランジ
スタＱ２のコレクタに接続されている。
３を介して電源電圧ＶＣＣに接続され、更に、トランジ
スタＱ２のコレクタに接続されている。
電力供給兼命令兼制御回路は、直列に接続されたＰチャ
ネルＭＯＳトランジスタＰ２と、ダイオードを構成する
接続の２つのＮＰＮタイプのバイポーラトランジスタＱ
５及びＱ６と、電流源ｌ１ｔｐとからなる第１の直列回
路を備える。この第１の直列回路は電源電圧■Ｃｃとグ
ラウンドの間に接続される。電源電圧■。０とグラウン
ドの間に接続された第２の直列回路は、ＰチャネルＭＯ
Ｓ）ランジスタＰ５と、ドレイン及びゲートが互いに接
続されているＮチャネルＭＯＳ）ランジスタＮ５とによ
り構成される。トランジスタＰ２及びＰ５のゲートは
相互接続され、更に、トランジスタＰ１のゲートと、ダ
イオードを構成する２つのトランジスタＱ５とＱ６との
間の接続点とに接続される。トランジスタＰ２のドレイ
ンはトランジスタＱ３のベースに接続される。ダイオー
ドを構成する第２のトランジスタＱ６及び電流源Ｉ Ｒ
ＥＦ間の接続点は、トランジスタＰ４のゲートに接続さ
れる。トランジスタＮ５のゲートはトランジスタＮ３及
びＮ４のゲートに接続される。
ネルＭＯＳトランジスタＰ２と、ダイオードを構成する
接続の２つのＮＰＮタイプのバイポーラトランジスタＱ
５及びＱ６と、電流源ｌ１ｔｐとからなる第１の直列回
路を備える。この第１の直列回路は電源電圧■Ｃｃとグ
ラウンドの間に接続される。電源電圧■。０とグラウン
ドの間に接続された第２の直列回路は、ＰチャネルＭＯ
Ｓ）ランジスタＰ５と、ドレイン及びゲートが互いに接
続されているＮチャネルＭＯＳ）ランジスタＮ５とによ
り構成される。トランジスタＰ２及びＰ５のゲートは
相互接続され、更に、トランジスタＰ１のゲートと、ダ
イオードを構成する２つのトランジスタＱ５とＱ６との
間の接続点とに接続される。トランジスタＰ２のドレイ
ンはトランジスタＱ３のベースに接続される。ダイオー
ドを構成する第２のトランジスタＱ６及び電流源Ｉ Ｒ
ＥＦ間の接続点は、トランジスタＰ４のゲートに接続さ
れる。トランジスタＮ５のゲートはトランジスタＮ３及
びＮ４のゲートに接続される。
入力信号がハイレベルの場合の回路の動作第２図は端子
Ｅ１の入力信号力（ハイレベルである場合、即ち端子Ｅ
１における電圧がＥ２における電圧よりも高い場合にお
ける回路の動作を詳細に示すものである。この場合、ト
ランジスタＱ１は導通状態になり、トランジスタＱ２は
遮断される。トランジスタＰ１は通常は導通状態にある
ため、トランジスタＱ２のコレクタ端子１１における電
位は電源電圧■。０の値にまで増大する。その結果、ゲ
ートがソースと同電位にあるトランジスタＰ３は遮断さ
れ、トランジスタＰ４のソース電位は■。ｃＶａｅ（）
ランジスタＱ４におけるベース−エミッタ間電圧降下）
となり、一方、トランジスタＰ４のゲートは、トランジ
スタＰ２、Ｑ５、Ｑ６からなる第１の直列回路内に電流
が流れることにより電位ｖｃｃ ＶＩＩＳＰ２ ２
ＶＢＨになる（Ｖｏｓ＝ドレイン−ソース間電圧）。従
って、トランジスタＰ４は導通状態にされる。エミッタ
及びコレクタが同一電位にあり且つベースが低電位にあ
るトランジスタＱ３は遮断される。
Ｅ１の入力信号力（ハイレベルである場合、即ち端子Ｅ
１における電圧がＥ２における電圧よりも高い場合にお
ける回路の動作を詳細に示すものである。この場合、ト
ランジスタＱ１は導通状態になり、トランジスタＱ２は
遮断される。トランジスタＰ１は通常は導通状態にある
ため、トランジスタＱ２のコレクタ端子１１における電
位は電源電圧■。０の値にまで増大する。その結果、ゲ
ートがソースと同電位にあるトランジスタＰ３は遮断さ
れ、トランジスタＰ４のソース電位は■。ｃＶａｅ（）
ランジスタＱ４におけるベース−エミッタ間電圧降下）
となり、一方、トランジスタＰ４のゲートは、トランジ
スタＰ２、Ｑ５、Ｑ６からなる第１の直列回路内に電流
が流れることにより電位ｖｃｃ ＶＩＩＳＰ２ ２
ＶＢＨになる（Ｖｏｓ＝ドレイン−ソース間電圧）。従
って、トランジスタＰ４は導通状態にされる。エミッタ
及びコレクタが同一電位にあり且つベースが低電位にあ
るトランジスタＱ３は遮断される。
トランジスタＰ４は導通状態であるので、そのドレイン
はソースと実質的に同一電位、即ち■。０ＶＢＨに到達
する。これはＣＭ ＯＳフリップフロップの直接出力端
子Ｓにおける電圧である。電流が、トランジスタＰ１、
トランジスタＱ４のベース−エミッタ間接合及びトラン
ジスタＰ４をａって流れるので、トランジスタＮ１は導
通状態になる。このため、トランジスタＮ３により構成
される電流源は、（トランジスタＰ３が遮断されるので
）出力Ｓ′をグラウンドの電位に引き下げる。
はソースと実質的に同一電位、即ち■。０ＶＢＨに到達
する。これはＣＭ ＯＳフリップフロップの直接出力端
子Ｓにおける電圧である。電流が、トランジスタＰ１、
トランジスタＱ４のベース−エミッタ間接合及びトラン
ジスタＰ４をａって流れるので、トランジスタＮ１は導
通状態になる。このため、トランジスタＮ３により構成
される電流源は、（トランジスタＰ３が遮断されるので
）出力Ｓ′をグラウンドの電位に引き下げる。
このことにより、トランジスタＮ２は遮断され、出力Ｓ
のハイレベルが確保される効果が生ずる。
のハイレベルが確保される効果が生ずる。
結論すると、入力Ｅ１がハイレベルにあるとき、達成さ
れる平衡状態は、 Ｓ”ＶＣＣＶＢ２、 Ｓ′二〇 である。この平衡状態の間ＣＭＯＳフリップフロップの
２つの分路における電流はゼロになる。
れる平衡状態は、 Ｓ”ＶＣＣＶＢ２、 Ｓ′二〇 である。この平衡状態の間ＣＭＯＳフリップフロップの
２つの分路における電流はゼロになる。
入力信号がロウレベルにある場合における回路の動作
この場合、第３図に示されるように、入力比較器のトラ
ンジスタＱ１は遮断されるのに対し、トランジスタＱ２
は導通状態である。従って、電流はトランジスタＰ１及
びトランジスタロ２内を流れる。トランジスタＰ１に電
流が流れるため、端子１１での電圧は、ｖｃｃ ＶＤ
ＳＰＩ （Ｖｏｓｐ置まトランジスタＰ１のドレイン−
ソース間の電圧低下）に等しい。トランジスタＱ３のエ
ミッタの電位は、コレクタの電位よりも低くなるのに対
し、ベースの電位は依然としてＶｃｃ Ｖ。ＳＦ３で
ある。従って、このトランジスタＱ３は導通し、電流が
このトランジスタＱ３を通ってトランジスタＱ２に流れ
る。
ンジスタＱ１は遮断されるのに対し、トランジスタＱ２
は導通状態である。従って、電流はトランジスタＰ１及
びトランジスタロ２内を流れる。トランジスタＰ１に電
流が流れるため、端子１１での電圧は、ｖｃｃ ＶＤ
ＳＰＩ （Ｖｏｓｐ置まトランジスタＰ１のドレイン−
ソース間の電圧低下）に等しい。トランジスタＱ３のエ
ミッタの電位は、コレクタの電位よりも低くなるのに対
し、ベースの電位は依然としてＶｃｃ Ｖ。ＳＦ３で
ある。従って、このトランジスタＱ３は導通し、電流が
このトランジスタＱ３を通ってトランジスタＱ２に流れ
る。
こうして、トランジスタＱ２を流れる電流Ｉは、トラン
ジスタＱ１を流れる電流１１とトランジスタＱ３を流れ
る電流Ｉ２との総和になる。ＣＭＯＳフリップフロップ
２０のトランジスタＰ３はゲートの電位がドレイ〉′の
電位よりも低くなるので導通し、ＣＭＯＳフリップフロ
ップの出力端子Ｓ″上の電位をＶ。０にさせる。その結
果、トランジスタＮ２は導通状態となり、電流源として
働くトランジスタＮ４は出力Ｓの電位をＯに低下させる
。
ジスタＱ１を流れる電流１１とトランジスタＱ３を流れ
る電流Ｉ２との総和になる。ＣＭＯＳフリップフロップ
２０のトランジスタＰ３はゲートの電位がドレイ〉′の
電位よりも低くなるので導通し、ＣＭＯＳフリップフロ
ップの出力端子Ｓ″上の電位をＶ。０にさせる。その結
果、トランジスタＮ２は導通状態となり、電流源として
働くトランジスタＮ４は出力Ｓの電位をＯに低下させる
。
それによって、トランジスタＰ４のソースの電位を端子
１１の電位（即ち■。ＣＶＤＳＰＩ）からベース−エミ
ッタ間の電圧降下分ＶＢＥＱ４だけ減少した値まで低下
させる。なぜならば、直列に接続されたトランジスタＱ
４、Ｐ４、Ｎ２、Ｎ４すべてはこのとき瞬間的に導通状
態になるからである。この導通状態は、一旦トランジス
タＰ４のゲート−ソース間電圧がこのトランジスタの閾
値電圧よりも低くなると、止まる。出力Ｓはこうしてト
ランジスタＮ２及びＮ４により電位０にされる。同時に
、出力Ｓにおいて電位がこのように低下することにより
、トランジスタＮ１が遮断されるため、端子Ｓ°の電位
がＶ。０へと確実に増大する。
１１の電位（即ち■。ＣＶＤＳＰＩ）からベース−エミ
ッタ間の電圧降下分ＶＢＥＱ４だけ減少した値まで低下
させる。なぜならば、直列に接続されたトランジスタＱ
４、Ｐ４、Ｎ２、Ｎ４すべてはこのとき瞬間的に導通状
態になるからである。この導通状態は、一旦トランジス
タＰ４のゲート−ソース間電圧がこのトランジスタの閾
値電圧よりも低くなると、止まる。出力Ｓはこうしてト
ランジスタＮ２及びＮ４により電位０にされる。同時に
、出力Ｓにおいて電位がこのように低下することにより
、トランジスタＮ１が遮断されるため、端子Ｓ°の電位
がＶ。０へと確実に増大する。
従って、入力Ｅ１の電位が入力Ｅ２の電位よりも低いと
きに達成される平衡状態は、Ｓ＝０及びｓ’ −ｖ。。
きに達成される平衡状態は、Ｓ＝０及びｓ’ −ｖ。。
であり、ＣＭＯＳフリップフロップの２つの分路（トラ
ンジスタＰ３、Ｎ１、Ｎ３とＱ４、Ｐ４、Ｎ２、Ｎ４）
における電流はゼロとなる。
ンジスタＰ３、Ｎ１、Ｎ３とＱ４、Ｐ４、Ｎ２、Ｎ４）
における電流はゼロとなる。
このように、本発明に基づく回路は出力にわずかな非対
称性を示す。なぜならば、最初に説明した第一の状態に
おいては、出力ＳはＶ。Ｃ’ｌＡａｇ、出力Ｓ′は０で
あるのに対し、次に説明した第２の状態においては、出
力Ｓ′はＶ ｃ Ｃ％出力Ｓは０となるからである。そ
れにも拘わらず、このことは、特に■。０が１２Ｖの電
圧でありＶＢＥが約０．７■の電圧であることを考えれ
ば、ＣＭＯＳを制御する上で実際上欠点となることはな
い。
称性を示す。なぜならば、最初に説明した第一の状態に
おいては、出力ＳはＶ。Ｃ’ｌＡａｇ、出力Ｓ′は０で
あるのに対し、次に説明した第２の状態においては、出
力Ｓ′はＶ ｃ Ｃ％出力Ｓは０となるからである。そ
れにも拘わらず、このことは、特に■。０が１２Ｖの電
圧でありＶＢＥが約０．７■の電圧であることを考えれ
ば、ＣＭＯＳを制御する上で実際上欠点となることはな
い。
本発明には多数の変形が考えられるが、ひとつ重要な点
は以下のことである。ＣＭＯＳフリップフロップがその
出力Ｓを０に、出力Ｓ′をハイレベルにしなければなら
ない状態において、Ｍ ＯＳトランジスタＰ３のゲート
にかかる電圧（Ｖｃｃ−Ｖｏｓｐ＋）と、ＭＯＳ）ラン
ジスタＰ４のゲートにかかる電圧（ＶＣＣＶＤＳＰ２
２ Ｖａｐ ）とは、■。
は以下のことである。ＣＭＯＳフリップフロップがその
出力Ｓを０に、出力Ｓ′をハイレベルにしなければなら
ない状態において、Ｍ ＯＳトランジスタＰ３のゲート
にかかる電圧（Ｖｃｃ−Ｖｏｓｐ＋）と、ＭＯＳ）ラン
ジスタＰ４のゲートにかかる電圧（ＶＣＣＶＤＳＰ２
２ Ｖａｐ ）とは、■。
に等しい値だけ相異する。すなわち、上述の実施例では
ＶＤＳＰ２はＶＤＳＰＩ ＶＢＨに等しいという点で
ある。従って、例えば、トランジスタＰ１、Ｐ２、Ｐ５
の共通接続されているゲートは、ダイオードをなす２つ
のトランジスタＱ５とＱ６の間に接続する代わりに、ダ
イオードをなすトランジスタＱ５とトランジスタＰ２の
ドレインの間に接続することが可能である。さらに、本
発明の回路は重要な点、即ち特にトランジスタＰ３及び
Ｐ４のゲートでの電圧差が同一である限りにおいて、ト
ランジスタを余分に付加して回路をより複雑にすること
が可能である。
ＶＤＳＰ２はＶＤＳＰＩ ＶＢＨに等しいという点で
ある。従って、例えば、トランジスタＰ１、Ｐ２、Ｐ５
の共通接続されているゲートは、ダイオードをなす２つ
のトランジスタＱ５とＱ６の間に接続する代わりに、ダ
イオードをなすトランジスタＱ５とトランジスタＰ２の
ドレインの間に接続することが可能である。さらに、本
発明の回路は重要な点、即ち特にトランジスタＰ３及び
Ｐ４のゲートでの電圧差が同一である限りにおいて、ト
ランジスタを余分に付加して回路をより複雑にすること
が可能である。
第４図は、本発明に基づくより詳細な実施例を示すもの
で入力比較器１０の端子Ｅ２にかかる参照電圧を供給す
る回路だけでなく、バイポーラ比較器内の電流源Ｉと、
第１の直列回路（Ｐ２、Ｑ５、Ｑ６、Ｉ＋ｕ：ｐ）内の
電流源Ｉ ＲＥＦ とが示されている。
で入力比較器１０の端子Ｅ２にかかる参照電圧を供給す
る回路だけでなく、バイポーラ比較器内の電流源Ｉと、
第１の直列回路（Ｐ２、Ｑ５、Ｑ６、Ｉ＋ｕ：ｐ）内の
電流源Ｉ ＲＥＦ とが示されている。
ここでは第１図に示した回路素子と異なる第４図の回路
素子についてだけ述べる。
素子についてだけ述べる。
第１図の電流源Ｉは、ＮＰＮバイポーラトランジスタＱ
８と抵抗Ｒ１とを直列に接続して、バイポーラトランジ
スタＱｌ、Ｑ２のエミッタと、グラウンドとの間に接続
することにより得られる。
８と抵抗Ｒ１とを直列に接続して、バイポーラトランジ
スタＱｌ、Ｑ２のエミッタと、グラウンドとの間に接続
することにより得られる。
トランジスタＱ８のベースは、トランジスタＱ９とＱＩ
Ｏのベースに接続されるが、そのことについては以下に
述べる。
Ｏのベースに接続されるが、そのことについては以下に
述べる。
トランジスタＰ２、Ｑ５、Ｑ６と電流源Ｉ ＲＥＦから
なる直列回路における電流源Ｉ Ｒ［！Ｐは、ＮＰＮバ
イポーラトランジスタＱ９と抵抗Ｒ２を直列に接続して
、ダイオードを構成するトランジスタＱ６とグラウンド
との間に接続することによって構成される。トランジス
タＱ９のベースハ、トランジスタＱＩＯのベースに接続
される。このトランジスタＱＩＯはエミッタが抵抗Ｒ３
を介してグラウンドに接続され、コレクタがＰＮＰ ）
ランジスタＱ’Ｐ １を介して電源電圧に接続される。
なる直列回路における電流源Ｉ Ｒ［！Ｐは、ＮＰＮバ
イポーラトランジスタＱ９と抵抗Ｒ２を直列に接続して
、ダイオードを構成するトランジスタＱ６とグラウンド
との間に接続することによって構成される。トランジス
タＱ９のベースハ、トランジスタＱＩＯのベースに接続
される。このトランジスタＱＩＯはエミッタが抵抗Ｒ３
を介してグラウンドに接続され、コレクタがＰＮＰ ）
ランジスタＱ’Ｐ １を介して電源電圧に接続される。
このトランジスタＱＰＩは、ＰＮＰタイプのトランジス
タＱＰ２とで電流ミラーを構成する。トランジスタＱＰ
２は、ベースとコレクタが接続され、且つエミッタが端
子ＶＣＣに接続され、且つコレクタが、直列に接続され
たＰＮＰタイプ八イへ−ラトランジスタＱ１２及び抵抗
Ｒ４を介してグラウンドに接続される。トランジスタＱ
１２のベースの電位は、ＪＦＥＴタイプのトランジスタ
を用いて構成される電流源より電流を供給されるツェナ
ーダイオードＺにより設定される。トランジスタＱ９及
びＱ１０のベースは、ＮＰＮタイプのバイポーラトラン
ジスタＱｌｌを介して電源端子■。０に接続され、その
バイポーラトランジスタＱｌｌのベースはトランジスタ
ＱＩＯのコレクタに接続される。上記のように、トラン
ジスタＱ９及びＱＩＯのベースは、電流を入力比較器に
供給するように動作するトランジスタＱ８のベースに接
続される。
タＱＰ２とで電流ミラーを構成する。トランジスタＱＰ
２は、ベースとコレクタが接続され、且つエミッタが端
子ＶＣＣに接続され、且つコレクタが、直列に接続され
たＰＮＰタイプ八イへ−ラトランジスタＱ１２及び抵抗
Ｒ４を介してグラウンドに接続される。トランジスタＱ
１２のベースの電位は、ＪＦＥＴタイプのトランジスタ
を用いて構成される電流源より電流を供給されるツェナ
ーダイオードＺにより設定される。トランジスタＱ９及
びＱ１０のベースは、ＮＰＮタイプのバイポーラトラン
ジスタＱｌｌを介して電源端子■。０に接続され、その
バイポーラトランジスタＱｌｌのベースはトランジスタ
ＱＩＯのコレクタに接続される。上記のように、トラン
ジスタＱ９及びＱＩＯのベースは、電流を入力比較器に
供給するように動作するトランジスタＱ８のベースに接
続される。
比較器１０の入力Ｅ２に供給される参照電圧は、ＮＰＮ
タイプのバイポーラトランジスタＱ７を介して該入力Ｅ
２を電源電圧端子ＶＣＣに接続することにより得られる
。入力Ｅ２はまた、ＪＦＥＴタイプのトランジスタを用
いて構成された電流源を介してグラウンドに接続される
。トランジスタＱ７のベースは、多数の回路に共通して
使用することができる電圧参照回路に接続される。この
電圧参照回路は、電源■。０とグラウンドの間に接続さ
れており、ＰＮＰタイプのトランジスタＱＰ３とＪＦＥ
Ｔ電流源を備える。電流源はＶ。。端子に接続され、且
つＰＮＰ ）ランジスタＱＰ３のコレク夕はグラウンド
に接続される。トランジスタＱＰ３のベースのバイアス
は、抵抗分圧器Ｒ５、Ｒ６により与えられる。
タイプのバイポーラトランジスタＱ７を介して該入力Ｅ
２を電源電圧端子ＶＣＣに接続することにより得られる
。入力Ｅ２はまた、ＪＦＥＴタイプのトランジスタを用
いて構成された電流源を介してグラウンドに接続される
。トランジスタＱ７のベースは、多数の回路に共通して
使用することができる電圧参照回路に接続される。この
電圧参照回路は、電源■。０とグラウンドの間に接続さ
れており、ＰＮＰタイプのトランジスタＱＰ３とＪＦＥ
Ｔ電流源を備える。電流源はＶ。。端子に接続され、且
つＰＮＰ ）ランジスタＱＰ３のコレク夕はグラウンド
に接続される。トランジスタＱＰ３のベースのバイアス
は、抵抗分圧器Ｒ５、Ｒ６により与えられる。
第１図は、本発明に基づく回路の配線図であり、第２図
及び第３図は、各入力信号状態のときの電圧値と電流の
方向を第１図の回路上に示した図であり、 第４図は、本発明の実施例の詳細な図である。 （主な参照番号） １０・・入力比較器 ２０・・ＣＭＯＳフリップフロップ Ｎ１〜Ｎ４・・ＮチャネルＭＯＳトランジスタＰ１〜Ｐ
４・・ＰチャネルＭＯＳ）ランジスタＱ１〜Ｑ１２・・
ＮＰＮ ）ランジスタＱＰＩ〜ＱＰ３・・ＰＮＰ）ラン
ジスタＲ１〜Ｒ６・・抵抗 Ｚ・・ツェナー ダイオード
及び第３図は、各入力信号状態のときの電圧値と電流の
方向を第１図の回路上に示した図であり、 第４図は、本発明の実施例の詳細な図である。 （主な参照番号） １０・・入力比較器 ２０・・ＣＭＯＳフリップフロップ Ｎ１〜Ｎ４・・ＮチャネルＭＯＳトランジスタＰ１〜Ｐ
４・・ＰチャネルＭＯＳ）ランジスタＱ１〜Ｑ１２・・
ＮＰＮ ）ランジスタＱＰＩ〜ＱＰ３・・ＰＮＰ）ラン
ジスタＲ１〜Ｒ６・・抵抗 Ｚ・・ツェナー ダイオード
Claims (3)
- （１）エミッタが互いに接続され、それぞれのベースに
差動入力信号が入力される２つのＮＰＮタイプのバイポ
ーラトランジスタで構成される入力比較器と、 ２つのＮチャネルＭＯＳトランジスタと、それら２つの
ＮチャネルＭＯＳトランジスタに直列に接続されたＰチ
ャネルＭＯＳトランジスタとで各々構成される２つの分
路を備え、それぞれの分路の第２のＮチャネルＭＯＳト
ランジスタのゲートは、導通状態のときこれらの分路内
に電流を通すように接続され、それぞれの分路の第１の
ＮチャネルＭＯＳのゲートは他方の分路のＰチャネルト
ランジスタのドレイン及び出力端子に接続されている、
ＣＭＯＳフリップフロップと、 を具備する、ＣＭＯＳ論理レベルの差動入力の変換回路
において、 入力比較器の第２の分路が、ＰチャネルＭＯＳトランジ
スタにより構成される負荷を介して電源電圧に接続され
、さらにＣＭＯＳフリップフロップの第１の分路のＰチ
ャネルＭＯＳトランジスタのゲートにも接続されており
、 ＣＭＯＳフリップフロップの第２の分路が、ＮＰＮバイ
ポーラトランジスタを介して電源電圧に接続されており
、当該ＮＰＮバイポーラトランジスタのベースが、入力
の状態に従って２つの値の内のいずれか一方をとる第１
の電位を供給する手段に接続され、しかも入力比較器の
第２の分路にも接続されており、 ＣＭＯＳフリップフロップの第２の分路のＰチャネルト
ランジスタのゲートが、前記第１の電位に関係して決定
される第２の電位を供給して該Ｐチャネルトランジスタ
を導通あるいは遮断し、その結果、ＣＭＯＳフリップフ
ロップの状態を制御する手段に接続されている ことを特徴とする変換回路。 - （２）前記第１及び第２の電位を供給する手段は、Ｐチ
ャネルＭＯＳトランジスタと、ダイオードを構成する接
続の２つのＮＰＮタイプのバイポーラトランジスタと、
１つの電流源とが直列に接続される第１の直列回路と、
ＰチャネルＭＯＳトランジスタとダイオードを構成する
ＮチャネルＭＯＳトランジスタが直列に接続される第２
の直列回路とを備え、 前記第１及び第２の直列回路のＰチャネルＭＯＳトラン
ジスタのゲートは、相互に接続されて、前記入力比較器
の第２の分路のＰチャネルトランジスタのゲートに接続
され、更に、前記第１及び第２の直列回路のＰチャネル
ＭＯＳトランジスタのゲートは、前記第１の直列回路の
ＰチャネルＭＯＳトランジスタのドレインまたは該ドレ
インの電圧よりも低い電圧の点に接続されており、前記
第１の直列回路のＰチャネルトランジスタのドレインが
、ＮＰＮタイプのバイポーラトランジスタのベースに接
続されており、該バイポーラトランジスタは、そのエミ
ッタが前記ＣＭＯＳフリップフロップの第２の分路のバ
イポーラトランジスタのベースに接続され且つコレクタ
が電源電圧に接続されており、 前記第１の直列回路のＰチャネルＭＯＳトランジスタの
ドレイン電圧よりも２Ｖ＿Ｂ＿Ｅ低い電圧を有する第１
の直列回路内の１点が、前記ＣＭＯＳフリップフロップ
の第２の分路のＰチャネルトランジスタのゲートに接続
されている、 ことを特徴とする特許請求の範囲第１項記載の変換回路
。 - （３）第１及び第２の直列回路がＣＭＯＳフリップフロ
ップを備える多数の変換回路に共通に使用可能であるこ
とを特徴する特許請求の範囲第２項記載の変換回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8513758 | 1985-09-17 | ||
| FR8513758A FR2587567B1 (fr) | 1985-09-17 | 1985-09-17 | Circuit de conversion d'une entree differentielle en niveaux logiques cmos |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6266716A true JPS6266716A (ja) | 1987-03-26 |
| JP2540817B2 JP2540817B2 (ja) | 1996-10-09 |
Family
ID=9322976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61219081A Expired - Lifetime JP2540817B2 (ja) | 1985-09-17 | 1986-09-17 | Ｃｍｏｓ論理レベルの差動入力の変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4724343A (ja) |
| EP (1) | EP0223627B1 (ja) |
| JP (1) | JP2540817B2 (ja) |
| DE (1) | DE3670740D1 (ja) |
| FR (1) | FR2587567B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034549A (en) * | 1996-10-30 | 2000-03-07 | Sumitomo Metal Industries, Ltd. | Level shift circuit |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229658A (en) * | 1985-12-27 | 1993-07-20 | Hitachi, Ltd. | Switching circuit |
| US4835420A (en) * | 1987-11-17 | 1989-05-30 | Applied Micro Circuits Corporation | Method and apparatus for signal level conversion with clamped capacitive bootstrap |
| US5027013A (en) * | 1987-11-17 | 1991-06-25 | Applied Micro Circuits Corporation | Method and apparatus for coupling an ECL output signal using a clamped capacitive bootstrap circuit |
| US4926065A (en) * | 1987-11-17 | 1990-05-15 | Applied Micro Circuits Corporation | Method and apparatus for coupling an ECL output signal using a clamped capacitive bootstrap circuit |
| US4902915A (en) * | 1988-05-25 | 1990-02-20 | Texas Instruments Incorporated | BICMOS TTL input buffer |
| JP2724872B2 (ja) * | 1989-04-12 | 1998-03-09 | 三菱電機株式会社 | 半導体集積回路用入力回路 |
| US5017812A (en) * | 1990-03-20 | 1991-05-21 | Integrated Device Technology, Inc. | Combined ECL-to-TTL translator and decoder |
| US5103121A (en) * | 1990-04-02 | 1992-04-07 | National Semiconductor Corporation | Input buffer regenerative latch for ecl levels |
| US5059827A (en) * | 1990-07-31 | 1991-10-22 | Motorola, Inc. | ECL circuit with low voltage/fast pull-down |
| US5075578A (en) * | 1991-01-16 | 1991-12-24 | National Semiconductor Corporation | Input buffer regenerative latch |
| JP2839047B2 (ja) * | 1991-10-25 | 1998-12-16 | 日本電気株式会社 | 半導体回路 |
| US5276361A (en) * | 1991-11-25 | 1994-01-04 | Ncr Corporation | TTL compatible input buffer |
| JP2765346B2 (ja) * | 1992-03-18 | 1998-06-11 | 三菱電機株式会社 | バイモス増幅装置 |
| FR2693327B1 (fr) * | 1992-07-06 | 1994-08-26 | Sgs Thomson Microelectronics | Circuit de commutation de haute tension. |
| US5311077A (en) * | 1992-07-15 | 1994-05-10 | National Semiconductor Corporation | Power supply, temperature, and load capacitance compensating, controlled slew rate output buffer |
| DE4227282C1 (de) * | 1992-08-18 | 1993-11-25 | Siemens Ag | Digitaler Stromschalter |
| AU6445694A (en) * | 1993-03-24 | 1994-10-11 | Apple Computer, Inc. | Differential- to single-ended cmos converter |
| WO2000031871A1 (en) | 1998-11-25 | 2000-06-02 | Nanopower, Inc. | Improved flip-flops and other logic circuits and techniques for improving layouts of integrated circuits |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61257017A (ja) * | 1985-05-10 | 1986-11-14 | Hitachi Ltd | 信号振幅変換回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4438351A (en) * | 1981-06-09 | 1984-03-20 | Schuermeyer Fritz L | Gallium arsenide MIS integrated circuits |
| US4453095A (en) * | 1982-07-16 | 1984-06-05 | Motorola Inc. | ECL MOS Buffer circuits |
| NL8400523A (nl) * | 1984-02-20 | 1985-09-16 | Philips Nv | Geintegreerde logische bufferschakeling. |
-
1985
- 1985-09-17 FR FR8513758A patent/FR2587567B1/fr not_active Expired
-
1986
- 1986-09-12 DE DE8686402008T patent/DE3670740D1/de not_active Expired - Fee Related
- 1986-09-12 EP EP86402008A patent/EP0223627B1/fr not_active Expired - Lifetime
- 1986-09-17 JP JP61219081A patent/JP2540817B2/ja not_active Expired - Lifetime
- 1986-09-17 US US06/908,671 patent/US4724343A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61257017A (ja) * | 1985-05-10 | 1986-11-14 | Hitachi Ltd | 信号振幅変換回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034549A (en) * | 1996-10-30 | 2000-03-07 | Sumitomo Metal Industries, Ltd. | Level shift circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US4724343A (en) | 1988-02-09 |
| EP0223627B1 (fr) | 1990-04-25 |
| DE3670740D1 (de) | 1990-05-31 |
| EP0223627A1 (fr) | 1987-05-27 |
| JP2540817B2 (ja) | 1996-10-09 |
| FR2587567B1 (fr) | 1987-11-20 |
| FR2587567A1 (fr) | 1987-03-20 |
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