JPS5980022A - アクテイブ出力デイスエ−ブル回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電子回路に関するものであって、更に詳細には
、集積回路装置に於いて特に有用な出力回路に関するも
のである。

集積回路に使用する出力回路は従来公知である。

この様な出力回路は、通常、低電流入力信号を受取り、
且つこれらの入力信号を比較的高い電流出力信号ヘバッ
ファさせる。この様な回路は、比較的大きな電流を吸出
したり湧出したりすることが可能である。通常、この様
な出力回路は、約Ｏボ・　ルト（論理Ｏ即ち低信号）か
ら約３ボルト（論理１即ち高信号）へ変化する入力信号
を受取る。論理１人力信号が受取られた場合の出力段へ
入力される電流は、通常、０．５ｍＡ程度である。出力
バッファは、この様な入力信号をバッファし、且つ約Ｏ
ボルト（論理０）及び約５ボルト（論理１〉に対応する
出力信号を供給する。この様な出力回路は、外部回路か
ら約１００　ｍＡ　（論理Ｏ出力）を吸込むことが可能
であると共に、外部回路へ約５０ｍＡ（論理１出力信号
）を湧出すことが可能である。勿論、この様な出力回路
は、一層大きな又は一層小さな入力信号電流を受取るこ
とが可能であると共に、一層大きな又は一層小さな出力
電流を湧出したり吸込んだりすることが可能な様に構成
することが可能である。

電流を湧出（ソース）”したり吸込（シンク）んだすす
ることが可能であると共に、多くの出力回路は所謂パト
ライスチードパ され、従ってその様な出力回路は電流を湧出したり、電
流を吸込んだり、又はその出力端子上に高インピーダン
スを与えたりすることが可能なものである。この様なト
ライステート回路は極めて有用なものであって、多数の
出力回路を共通バスへ並列接続させることが可能であっ
て、複数個の出力回路の１個のみを任意の時間にイネー
ブルさせることが可能である。ディスエーブルされてい
る出力回路は高インピーダンス状態を呈しており、従っ
て基本的には共通バスへ何の影響も与えることがない。

この様なトライステート出力回路の１例を第１図に示し
である。論理１人力信号が出力イネーブル端子２４へ印
加されると、インバータ２５は論理０出力信号を供給し
、その信号はＮＰＮトランジスタ１２のエミッタ１３ｂ
へ印加されると共にダイオード２１のカンードヘ印加さ
れる。論理０がトランジスタ１２の正ミッタ１．　３　
ｂへ印加されると、トランジスタ１２はオンし、従って
論理０をＮＰＮトランジスタ２０のベースへ供給し、従
ってトランジスタ２０をオフさせる。トランジスタ２０
がオフされると、ＮＰＮトランジスタ２６のベースがト
ランジスタ２６のベースと接地との間に接続されている
抵抗２３によって論理Ｏレベルへ落される。従って、Ｎ
ＰＮトランジスタ２６はオフし、その結果出力端子２７
を接地から切離す。同時に、論理Ｏがダイオード２１の
カソードへ印加されると、ダイオード２１は順方向バイ
アスされ、且つ電流が正供給端子１６から抵抗１５及び
ダイオード２１を介して流れる。従って、ＮＰＮトラン
ジスタ１８のベースは論理○レベルとされ、ＮＰＮトラ
ンジスタ１８をオフさせて、論理Ｏ信号をＮＰＮトラン
ジスタ１９のベースへ供給し、その結果トランジスタ１
９をオフさせる。

トランジスタ１８及び１９がオフされると、出力端子２
７は端子１６に接続されている正供給電圧Ｖｃｃから実
効的に切離される。従って、論理１出力イネーブル信号
が与えられると、出力端子は接地から切離されると共に
正供給電圧Ｖｃｃがら切離され、第１図の出力バッファ
１０は出力端子２７上に高インピーダンスを与える。

一方、論理Ｏ出力イネーブル信号が端子２４へ印加され
ると、インバータ２５が論理１信号をその出力リード上
に供給し、従ってトランジスタ１２のベース−エミツタ
１３ｂ接合を逆方向バイアスさせる。同様に、インバー
タ２５がらの論理１出力信号がダイオード２１を逆方向
バイアスさせる。この場合に、出力回路１ｏはイネーブ
ルされ、且つ端子１１に印加された入力信号の論理否定
である出力信号を出力端子２７上に供給する。例えば、
論理１人力信号が端子１１へ印加されると、トランジス
タ１２がオフし、且つトランジスタ１２のベース−コレ
クタ接合が順方向バイアスされ、その結果論理１がトラ
ンジスタ２ｏのベースへ供給される。従って、トランジ
スタ２ｏはオンし、その結果トランジスタ２６へベース
電流を供給し、トランジスタ２６をオンする。同時に、
トランジスタ２０がオンすると、トランジスタ１８のベ
ース上の電圧はトランジスタ１８をオンさせるのには不
十分であり、又トランジスタ１８がオフしていると、ト
ランジスタ１９はオンするのに十分なベース電流を受取
ることがない。従って、トランジスタ１８及び１９はオ
フ状態となる。トランジスタ２６がオンしており且つト
ランジスタ１８及び１９がオフしていると、出力端子２
７は実効的に接地接続され、且つ端子１６へ接続されて
いる正供給電圧Ｖｃｃから実効的に切離される。従って
、論理０出力イネーブル信号及び論理１デ一タ入力信号
に応答して、出力信号は論理０となる。

一方、論理Ｏ入力信号が端子１１へ印加されると、ＮＰ
Ｎ　トランジスタ１２がオンし、その結果論理Ｏがトラ
ンジスタ２ｏのベースへ供給され、従ってトランジスタ
２ｏがオフする。トランジスタ２０がオフすると、トラ
ンジスタ２６はベース駆動電流を受取らないので、トラ
ンジスタ２６はオフしたままである。更に、トランジス
タ２ｏがオフすると、ＮＰＮトランジスタ１８のベース
が高となり、従ってトランジスタ１８はオンする。

トランジスタ１８がオンすると、ベース電流がトランジ
スタ１９へ供給され、従ってトランジスタ１９がオンす
る。トランジスタ１９がオンし且つトランジスタ２６が
オフすると、出力端子２７は実効的に端子１６へ接続さ
れている正供給電圧Ｖ匡へ接続され且つ実効的に接地か
ら切離される。

第１図の出力回路１０の動作を示した真理値表を以下の
表に示す。

ＯＦ　　　　　Ｄ　　　　　Ｚ ０　　　　０　　　　１ ０　　　　１　　　　０ １　　　０　　　　高インピーダンス １　　　１　　　　高インピーダンス 出力回路が、端子２４に於いて出力イネーブル（ＯＥ）
信号を受取り且つ端子１１に於いてデータ入力信号を受
取ってから出力イネーブル信号及びデータ入力信号に応
答して端子２７に於いて出力信号を発生する間の伝播遅
れが可及的に小さくなる様に構成されているということ
が極めて重要である。その為に、第１図の回路内に於け
るトランジスタ１２，２０．１８及び２６はショク１−
キートランジスタで構感されており、且つダイオード２
１はショットキーダイオードで構成されている。何故な
らば、ショットキートランジスタ及びショットキーダイ
オードは、極めて短いターンオフ時間を有するからであ
る。トランジスタ１９はショットキー１〜ランジスタで
はない。何故ならば、トランジスタ１９のコレクタ上の
電圧は常にトランジスタ１９のベース上の電圧よりも０
．３ボルト（即ち、飽和したショットキートランジスタ
１８のコレクタとエミッタとの間の電圧）高く、従って
トランジスタ１９が飽和することを防止しているからで
ある。トランジスタ１９は飽和しないので、トランジス
タ１９を非ショットキートランジスタとすることが可能
である。その理由は、飽和されていないバイポーラトラ
ンジスタのスイッチング速度は十分に高速だからである
。重要なことであるが、端子２４へ印加されている出力
イネーブル信号が論理Ｏから論理１へ変換すると、イン
バータ２５からの出力信号が論理１から論理Ｏへ変換し
、且つショットキーダイオード２１がオンし、その結果
トランジスタ１８及び１９がオンすることを防止する。

同時に、インバータ２５によって供給される論理Ｏ出力
信号はトランジスタ１２をオンさせ、従ってトランジス
タ２６をオフさせる。しかしながら、トランジスタ２６
がオフする前に、トランジスタ１２がオンせねばならず
且つトランジスタ２０がオフする必要があり、抵抗２３
がトランジスタ２６のベースを十分に低状態に維持して
トランジスタ２６をオフさせる必要がある。従って、ト
ランジスタ１８及び１９は高出力イネーブル信号に応答
して急速にオフするが、トランジスタ２６はそれほど急
速にオフするものではない。従って、端子２４上に論理
１出力イネーブル信号を受取ってから出力端子２７上に
高インピーダンス状態を発生するまでの間の全体的な伝
播遅れはかなり長く、約２５ｍＷのエネルギを消費しバ
イポーラ接合分離技術（即ち、集積回路内の各要素の間
の電気的分離が逆バイアスされたバイポーラ接合によっ
て与えられるもの）によって製造されているトライステ
ート出力回路の場合には通常約２０ナノ秒程度である。

従来の別のトライステート出力バッファ２０を第２図に
概略示しである。出力バッファ２０の動作は第１図の出
力バッファ１０と同様であり、その詳細な説明は割愛す
る。しかしながら、入力端子２３に於ける論理１出力イ
ネーブル信号に応答してインバータ２４が論理０出力信
号をショットキーダイオード２２及び２９のカソードｌ
＼供給する。ショットキーダイオード２９は、第１図の
回路に於いてショットキーダイオード２１がトランジス
タ１８のベースを低状態に維持するのと同様な方法でト
ランジスタ３１のベースを低状態に保持する。更に、第
１図の回路と同様に、インバータ２４からの論理Ｏ出力
信号はトランジスタ２５及びトランジスタ２８をオフさ
せ、従ってトランジスタ３５へのベース駆動電流を取除
き、従ってトランジスタ３５をオ”フさせる。しかしな
がら、第１図の出力バッファ１０に於ける如く、端子２
３に於いて論理１出力イネーブル信号を受取ってからト
ランジスタ３５をオフさせるまでの間において比較的長
い伝播遅れが存在している。何故ならば、この信号は、
抵抗３０がトランジスタ３５のベースを低状態とさせる
前に、インバータ２４と、ショットキーダイオード２２
と、トランジスタ２５及び２８を介して伝播されねばな
らないからである。従って、論理１出力イネーブル信号
を受取ってから出力端子３６に於いて高インピーダンス
状態を発生させるまでの間の伝播遅れは、同等の電力消
費及び製造技術に対して、第１図の出力回路１０の場合
と略同じである。出力バッフ７２０の動作を表わす真理
値表は前掲した表によって表わされる。

更に別のトライステート出力バッファ３０を第３図に示
しである。出力バッファ３０の動作は第１図及び第２図
に夫々示した出力バッファ１０及び２０の動作と同じで
あり、従ってその詳細な説明は割愛する。しかしながら
、出力バッフ７１０及び２０の場合に於ける如く、論理
１出力イネーブル信号を受取ってからトランジスタ４６
をオフするまでの間の伝播遅れは比較的長くなっており
、その理由は、トランジスタ４６が抵抗４７によって低
状態とされる前にトランジスタ３３．４１及び４２がス
イッチせねばならないからである。第３図の出力バッフ
ァ３０の動作を表わす真理値表も前掲の表によって表わ
される。

別のタイプの出力バッファは所謂゛′オープンコレクタ
パ出力バッファと呼ばれるものであって、第４図に示し
たオープンコレクタ出力バッファ４０の様な構成を有す
る。第１図乃至第３図に示したトライステート回路と異
なり、オープンコレクタ出力バッファ４０は電流を湧出
すことができず、電流を吸込むか又は出力端子５４上に
高インピーダンスを与えるかの何れかである。オープン
コレクタ出力バッフ７４０は入力端子５ｏへ印加される
論理１出力イネーブル信号によってディスエーブルされ
る。端子５０に於ける論理高出力イネーブル信号はバッ
ファ５１によってバッファされ、従ってＮＰＮトランジ
スタ５３をオンし、出力トランジスタ４９のべ〜スを接
地させる。トランジスタ４９のベースが接地されると、
トランジスタ４９はオフし、入力端子４１へ印加される
データ入力信号の値の如何に拘わらず、出力端子５４へ
高インピーダンスが与えられる。第４図のオープンコレ
クタ出力バッフ７に対する真理値表を次の表に示す。

ＯＥ’Ｄ　　　　　Ｚ ＯＯオープンコレクタ ０　　　　１　　　　０ １　　　０　　　　オープンコレクタ　　。

１　　　１　　　　オープンコレクタ 本発明は、以上の点に鑑みなされたものであって、出力
ディスエーブル信号に応答して電流湧出用及び電流吸込
用の出力トランジスタの両方を迅速にオフさせることの
可能な手段を有する新規なトライステート出力バッファ
回路を提供することを目的とする。従来のトライステー
ト出力バッファと比較して、本発明に基づいて構成され
る回路は、出力ディスエーブル信号を受取った後にほん
の僅かのゲート遅れをもって電流吸込用出力トランジス
タをディスエーブルさせるものである。従って、本発明
回路は、出力ディスエーブル信号を受取った後に極めて
短時間で出力端子上に高インピーダンスを与えることが
可能なものである。

以下、第５図に示した本発明の実施の態様について詳細
に説明する。第５図に示した如く、本発明実施例の出力
バッファ５０は、ＮＰＮトランジスタ６０を有しており
、そのエミッタは出力端子５８へ接続されており、その
コレクタは抵抗５６ｊを介して端子５５へ接続されてい
る正電圧ｆｌｉＶｃｃへ接続されている。トランジスタ
６ｏのベースは抵抗６１及びショットキーダイオード６
２を介してトランジスタ６０のエミッタへ接続されてお
り、トランジスタ５９がオフした場合にトランジスタ６
０のベースを放電させる為の電流路を与える構成として
おり、そうすることによりトランジスタ６０からベース
駆動を取除くことを可能としている。ＮＰＮＩ−ランジ
スタ５９は、そのコレクタをｉ〜プランスタロ０のコレ
クタへ接続しており、且つそのエミッタをトランジスタ
６０のベースへ接続させており、従ってトランジスタ５
９と６０とはダーリントン対を形成している。トランジ
スタ５つのベースはトランジスタ５９及び６０の動作を
制御する信号を受取り、従ってその信号は電流が抵抗５
６及びトランジスタ６０を介して湧出され出力端子５８
へ供給されるべきであるか否かを制袖口する。出力バッ
ファ５０は、更に、トランジスタ６３を有しており、そ
のコレクタは出力端子５８へ接続されており、そのエミ
ッタは接地接続されており、そのベースはトランジスタ
６３の動作を制御し従って電流がトランジスタ６３を介
して出力端子５８から吸込まれるべきであるか否かを制
御する入力信号を受取るべく接続されている。

出力端子５８が高インピーダンス状態とされる場合には
、トランジスタ５９のベースがトランジスタ６５の動作
によって低状態へ引下げられる。同様に、出力端子５８
が高インピーダンス状態とされる場合には、トランジス
タ６３のベースがトランジスタ６７の動作によって低状
態へ引下げられる。このことは、従来のトライステート
バッファ回路と直接的に対比される点であって、即ち、
１〜ランジスタロ３のベースは特定のディスエーブル用
トランジスタ６７によってプルダウンされるものではな
く、寧ろデータ入力信号を伝播させる機能をも有する他
の要素の動作によってプルダウンされている。例えば、
論理１出力イネーブル信号が端子１５０へ印加されると
、バッファ１５１は抵抗Ｒ４及びＲ５へ論理１信号を供
給する。抵抗Ｒ４及びＲ５が論理１乃至は高信号へ接続
されると、トランジスタ６５及び６７のベース−エミッ
タ接合は順方向バイアスされ、従ってトランジスタ６５
及び６７はオンする。トランジスタ６５及び６７がオン
すると、トランジスタ５９及び６３のベースが低状態と
され、従ってトランジスタ５９．６０及び６３がオフし
、従って高インピーダンスが出力端子５８／＼与えられ
る。重要なことであるが、入力端子１５０に於いて論理
１出力イネーブル信号を受取ってからトランジスタ５９
及び６３のベースが低状態とされる間の伝播遅れは１個
のゲート遅れと等しく、即ちバッファ１５１及びトラン
ジスタ６５及び６７によって形成される単一のゲートに
よって与えられるゲート遅れに等しい。従って、論理１
出力イネーブル信号に応答して、出力端子５８は、極め
て短い伝播遅れの後に高インピーダンス状態にセットさ
れる。この伝播遅れは、従来のトライステートバッファ
に於い子上に高インピーダンス状態を発生するまでの間
の伝播遅れよりも著しく短いものである。

出力バッファ５．　Ｏの動作の残りの部分について説明
すると、低出力イネーブル信号が端子１５０１＼印加さ
れると、バッファ１５１は、抵抗６４及び６６を介して
トランジスタ６５及び６７の夫々のベースへ低信号を供
給し・、従ってトランジスタ６５及び６７をオフさせる
。トランジスタ５９及び６３のベースは低状態とはされ
ず、それらの動作は端子５１へ印加される入力データ信
号の状態によって決定される。例えば、論理Ｏ入力デー
タ信号が入力端子５１へ印加されると、トランジスタ５
２及び５３はオフし、従ってトランジスタ６３をオフさ
せる。同様に、トランジスタ５３がオフされると、トラ
ンジスタ５９のベースが抵抗５４を介して高電圧へ接続
され、トランジスタ５つがオンされる。トランジスタ５
９がオンすると、トランジスタ５９はトランジスタ６０
ヘベース電流を供給し、従ってトランジスタ６０をオン
させる。トランジスタ６０がオンすると、出力端子５８
は実効的に端子５５へ接続されている正供給電圧Ｖｃｃ
へ接続され、出力端子５８は実効的に接地から切離され
、従って出力端子５８は抵抗５６及びトランジスタ６０
を介して出力端子５８へ接続されている外部回路（不図
示）へ電流を湧出すことが可能となる。

一方、論理１デ一タ入力信号が入力端子５１へ印加され
ると、トランジスタ５２及び５３がオンし、従ってベー
ス電流がトランジスタ６３へ印加され、その結果トラン
ジスタ６３がオンして出力端子５８を接地させる。同時
に、トランジスタ５３がオンすると、トランジスタ５９
のベースが十分に低状態に保持されトランジスタ５９が
オンすることが防止される。トランジスタ５９がオフす
ると、ベース電流がトランジスタ６０へ供給されないの
で、トランジスタ６０はオフ状態を維持し、従って出力
端子５８は端子５５へ接続されている正供給電圧Ｖｃｃ
から切離された状態となる。従って、出力端子５８はト
ランジスタ６３を介して外部回路（不図示）から電流を
吸込むことが可能となる。

従って、本発明によれば、出力ディスエーブル信号（即
ち、高出力イネーブル信号）を受取ってからトライスデ
ートバッファの出力端子に於いて高インピーダンス状態
を発生させるまでの間の伝播遅れが極めて短いトライス
テート出力バッファが提供される。バイポーラ接合分離
技術を使用すると共（Ｊ約２５ｍＷの電力を消費する本
発明に基づいて構成された典型的な出力回路に於いては
、論理１出カイネーブル（ＯＥ）信号が端子１５０に於
いて受取られてから高インピーダンス状態が出力端子５
８に於いて発生されるまでの間の伝播遅れは約１０ナノ
秒であり、それは従来の出力回路の伝播遅れの約半分で
ある。勿論、論理１０Ｅ信号を受取ってから高インピー
ダンス状態を出力端子５８に於いて発生するまでの間の
実際の伝播遅れは、回路の電力消費及び本発明に基づい
て構成される出力回路を製造する為に使用された特定の
製造技術に依存するものである。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は従来のトライステートバッファを示した概略図
、第２図は従来の別のトライステートバッフ７回路を示
した概略図、第′３図は従来の更に別のトライステート
バッファ回路を示した概略図、第４図は従来のオープン
コレクタバッフ１回路を示した概略図、第５図は本発明
の原理に基づいて構成されたトライステートバッフ７回
路の１実施例を示した概略図、である。 （符号の説明） ５１：　入力端子 ５５：　正電圧電源（Ｖｃｃ　）端子 ５８：　出力端子 特許出願人　　　モノリシック　メモリーズ。 インコーポレイテッド ＦＩＧ、Ｉ ＦＩＧ、２

Claims (1)

1. 【特許請求の範囲】 １、トライステート出力回路に於いて、第１状態又は第
   ２状態の何れかを有することの可能なデータ信号を受取
   る為のデータ入力端子を設けてあり、イネーブル信号又
   はディスエーブル信号の何れかを受取る為のイネーブル
   入力端子を設けてあり、出力端子を設けてあり、前記出
   力端子に接続された第１電流処理端子と第１電圧へ接続
   された第２電流処理端子と制御端子とを有する第１出力
   スイッチ手段を設けてあり、前記データ信号に応答して
   前記第１出力スイッチ手段の前記制御端子へ選定電圧を
   供給する第１手段を設けてあり、前記出力端子へ接続さ
   れた第１電流処理端子と第２電圧へ接続゛された第２電
   流処理端子と前記制御手段へ接続された制御端子とを有
   する第２出力スイッチ手段を設けてあり、前、記データ
   信号に応答して前記第２出力スイッチ手段の前記制御端
   子へ選定電圧を供給する第２手段を設けてあり、前記第
   １手段及び第２手段とは独立しており前記ディスエーブ
   ル信号に応答する制御手段であって前記ディスエーブル
   信号に応答して前記第１出力スイッチ手段の前記制御端
   子へ選定電圧を供給し前記データ信号の状態及び前記第
   １手段によって前記第１出力スイッチ手段の前記制御端
   子へ印加される電圧の如何に拘わらず更に前記第２手段
   によって前記第２出力スイッチ手段の前記制御端子へ印
   加される電圧の如何に拘わらず前記第１出力スイッチ手
   段をオフさせる制御手段を設けてあり、前記出力回路が
   第１出力状態にある場合には前記イネーブル信号及び前
   記第１状態を有するデータ信号に応答して前記回路が前
   記出力端子へ接続されている外部回路へ電流を湧出すこ
   とが可能であり、前記出力回路が第２出力状態にある場
   合には前記イネーブル信号及び前記第２状態を有するデ
   ータ信号に応答して前記回路が前記出力端子に接続され
   ている外部回路から電流を吸出すことが可能であり、又
   前記出力回路が第３状態にある場合には前記ディスエー
   ブル信号に応答して前記回路が前記出力端子へ接続され
   ている外部回路へ高インピーダンスを提供することを特
   徴とする回路。 ２、上記第１項に於いて、前記第１出力スイッチ手段が
   バイポーラトランジスタであることを特徴とする回路。 ３、上記第１項に於いて、前記第２出力スイッチ手段が
   バイポーラトランジスタであることを特徴とする回路。 ４、上記第１項に於いて、前記第２出力スイッチ手段が
   ショットキートランジスタであることを特徴とする回路
   。 ５、上記第１項に於いて、前記第１手段及び第２手段と
   は独立した前記制御手段が、前記第１出力スイッチ手段
   の前記制御端子へ接続した第１電流処理端子と前記第２
   電圧へ接続した第２電流処理端子と前記イネーブル入力
   端子へ接続した制御端子とを具備した第１ディスエーブ
   ルスイッチ手段を有すると共に、前記第２出力スイッチ
   手段の前記制御端子へ接続した第１電流処理端子と前記
   第２Ｎ圧へ接続した第２電流処理端子と前記イネーブル
   入力端子へ接続した制御端子とを具備した第２ディスエ
   ーブルスイッチ手段を有することを特徴とする回路。 ６、上記第５項に於いて、前記第１及び第２ディスエー
   ブルスイッチ手段がバイポーラトランジスタを有してい
   ることを特徴とする回路。 ７、上記第５項に於いて、前記第１及び第２ディスエー
   ブルスイッチ手段がショットキートランジスタを有して
   いることを特徴とする回路。 ８、上記第５項に於いて、前記第１ディスエーブルスイ
   ッチ手段の前記制ｔｉｕｓ・子及び前記第２ディスエー
   ブルスイッチ手段の前記制御端子がバッファ手段を介し
   て前記イネーブル入力端子へ接続されていることを特徴
   とする回路。 ９、トライステート出力回路に於いて、第１状態か又は
   第２状態の何れかを有することの可能なデータ信号を受
   取るデータ入力端子を設けてあり、イネーブル信号か又
   はディスエーブル信号かを受取るイネーブル入力端子を
   謹−けてあり、出力端子を設けてあり、前記出力端子か
   ら電流を吸込む手段を設けてあり、前記出力端子から電
   流を湧出ず手段を設けてあり、前記電流を吸込む手段を
   制御する第１手段であって前記第１状態のデータ入力信
   号に応答して前記出力端子から電流を吸込ませる第１手
   段を設けてあり、前記電流を湧出す手段を制御する第２
   手段であって前記第２状態のデータ入力信号に応答して
   前記出力端子に於いて電流を湧出させる第２手段を設け
   てあり、前記第１手段及び第２手段とは独立しており前
   記ディスエーブル信号に応答する制御手段であって前記
   ディスエーブル信号に応答して前記電流を吸込む手段及
   び前記電流を湧出す手段をディスエーブルさせ且つ前記
   出力端子に高インピーダンスを与える制御手段を設けた
   ことを特徴とする回路。