JPH08195651A - 差動型ｒｓラッチ回路 - Google Patents
差動型ｒｓラッチ回路Info
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- JPH08195651A JPH08195651A JP7005136A JP513695A JPH08195651A JP H08195651 A JPH08195651 A JP H08195651A JP 7005136 A JP7005136 A JP 7005136A JP 513695 A JP513695 A JP 513695A JP H08195651 A JPH08195651 A JP H08195651A
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- 238000010168 coupling process Methods 0.000 claims description 6
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- 230000006870 function Effects 0.000 description 2
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- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
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Abstract
(57)【要約】
【目的】差動型ＲＳラッチ回路のセット入力時の応答速
度とリセット入力時の応答速度との不平衡を抑制し、消
費電流を大幅に低減する。 【構成】相補リセット信号が入力するトランジスタ対Ｑ
１、Ｑ２のうちのＱ１のコレクタに、相補セット信号が
入力するトランジスタ対Ｑ３、Ｑ４の各エミッタが接続
される。Ｑ３のコレクタはダイオードＤ１と抵抗Ｒ１を
順に介して電源ノード１０に接続され、Ｑ２のコレクタ
はダイオードＤ３、Ｄ２と抵抗Ｒ２を順に介して電源ノ
ードに接続される。ダイオードＤ１、Ｄ２の各アノード
は対応してエミッタフォロワＥＦ１、ＥＦ２の入力に接
続される。トランジスタ対Ｑ５、Ｑ６の各ベースがエミ
ッタフォロワＥＦ１、ＥＦ２の出力に接続され、各エミ
ッタがＱ４のコレクタに接続され、各コレクタがエミッ
タフォロワＥＦ２、ＥＦ１の入力ノードに接続されたこ
とを特徴とする。
度とリセット入力時の応答速度との不平衡を抑制し、消
費電流を大幅に低減する。 【構成】相補リセット信号が入力するトランジスタ対Ｑ
１、Ｑ２のうちのＱ１のコレクタに、相補セット信号が
入力するトランジスタ対Ｑ３、Ｑ４の各エミッタが接続
される。Ｑ３のコレクタはダイオードＤ１と抵抗Ｒ１を
順に介して電源ノード１０に接続され、Ｑ２のコレクタ
はダイオードＤ３、Ｄ２と抵抗Ｒ２を順に介して電源ノ
ードに接続される。ダイオードＤ１、Ｄ２の各アノード
は対応してエミッタフォロワＥＦ１、ＥＦ２の入力に接
続される。トランジスタ対Ｑ５、Ｑ６の各ベースがエミ
ッタフォロワＥＦ１、ＥＦ２の出力に接続され、各エミ
ッタがＱ４のコレクタに接続され、各コレクタがエミッ
タフォロワＥＦ２、ＥＦ１の入力ノードに接続されたこ
とを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、高速デジタル回路に使
用されるＥＣＬ（エミッタ結合論理）型のゲートアレイ
などの半導体集積回路に形成されるラッチ回路に係り、
特に差動型のＲＳラッチ回路に関する。
用されるＥＣＬ（エミッタ結合論理）型のゲートアレイ
などの半導体集積回路に形成されるラッチ回路に係り、
特に差動型のＲＳラッチ回路に関する。
【０００２】
【従来の技術】ＲＳラッチ回路とは、一般に次に示すよ
うな真理値表にしたがって動作するラッチ回路をいう。 リセット入力Ｒ “０” “１” “０” “１” セット 入力Ｓ “０” “０” “１” “１” 出力Ｑｎ Ｑn-1 “０” “１” φ 上表において、Ｒ＝Ｓ＝“０”の時の出力Ｑn-1 は１ク
ロック前の出力である。また、Ｒ＝Ｓ＝“１”（禁止入
力）の時の出力φは“０”でも“１”でもよい。この場
合、φ＝“０”となる回路はリセット優先型のＲＳラッ
チ回路と称し、φ＝“１”となる回路はセット優先型の
ＲＳラッチ回路と称する。
うな真理値表にしたがって動作するラッチ回路をいう。 リセット入力Ｒ “０” “１” “０” “１” セット 入力Ｓ “０” “０” “１” “１” 出力Ｑｎ Ｑn-1 “０” “１” φ 上表において、Ｒ＝Ｓ＝“０”の時の出力Ｑn-1 は１ク
ロック前の出力である。また、Ｒ＝Ｓ＝“１”（禁止入
力）の時の出力φは“０”でも“１”でもよい。この場
合、φ＝“０”となる回路はリセット優先型のＲＳラッ
チ回路と称し、φ＝“１”となる回路はセット優先型の
ＲＳラッチ回路と称する。
【０００３】上記リセット優先型のＲＳラッチ回路の動
作は、次の論理式で示される。 Ｑｎ＝／Ｒ・／Ｓ・Ｑn-1 ＋／Ｒ・Ｓ ＝／Ｒ・（／Ｓ・Ｑn-1 ＋Ｓ） ＝／Ｒ・（Ｓ＋Ｑn-1 ） ＝／｛Ｒ＋／（Ｓ＋Ｑn-1 ）｝ …（１） また、前記セット優先型のＲＳラッチ回路の動作は、次
の論理式で示される。
作は、次の論理式で示される。 Ｑｎ＝／Ｒ・／Ｓ・Ｑn-1 ＋／Ｒ・Ｓ ＝／Ｒ・（／Ｓ・Ｑn-1 ＋Ｓ） ＝／Ｒ・（Ｓ＋Ｑn-1 ） ＝／｛Ｒ＋／（Ｓ＋Ｑn-1 ）｝ …（１） また、前記セット優先型のＲＳラッチ回路の動作は、次
の論理式で示される。
【０００４】 Ｑｎ＝／Ｒ・／Ｓ・Ｑｎ＋／Ｒ・Ｓ＋Ｒ・Ｓ ＝／Ｒ・／Ｓ・Ｑn-1 ＋Ｓ ＝／Ｒ・Ｑ(n-1) ＋Ｓ ＝／｛／（／Ｒ・Ｑn-1 ）・／Ｓ｝ …（２） 次に、上記リセット優先型のＲＳラッチ回路について考
察する。
察する。
【０００５】図４は、リセット優先型のＲＳラッチ回路
をノアゲート４１、４２により構成した論理回路図を示
している。図５は、図４の回路を差動論理化し、ＥＣＬ
ゲートで実現した従来の差動型ＲＳラッチ回路の一例を
示す回路図である。
をノアゲート４１、４２により構成した論理回路図を示
している。図５は、図４の回路を差動論理化し、ＥＣＬ
ゲートで実現した従来の差動型ＲＳラッチ回路の一例を
示す回路図である。
【０００６】図５において、Ｑ５１〜Ｑ７６はＮＰＮト
ランジスタ、Ｒ５１〜Ｒ５４、Ｒ６７〜Ｒ７６は抵抗で
ある。ここで、トランジスタ（Ｑ５１、Ｑ５２）、（Ｑ
５３、Ｑ５４）、（Ｑ５５、Ｑ５６）および（Ｑ５７、
Ｑ５８）はそれぞれ差動対をなしており、Ｑ５９〜Ｑ６
６はそれぞれエミッタフォロワ回路の一部を構成してお
り、ベースにバイアス電圧ＶＣＳが印加されたトランジ
スタＱ６７〜Ｑ７６は定電流源回路の一部を構成してい
る。
ランジスタ、Ｒ５１〜Ｒ５４、Ｒ６７〜Ｒ７６は抵抗で
ある。ここで、トランジスタ（Ｑ５１、Ｑ５２）、（Ｑ
５３、Ｑ５４）、（Ｑ５５、Ｑ５６）および（Ｑ５７、
Ｑ５８）はそれぞれ差動対をなしており、Ｑ５９〜Ｑ６
６はそれぞれエミッタフォロワ回路の一部を構成してお
り、ベースにバイアス電圧ＶＣＳが印加されたトランジ
スタＱ６７〜Ｑ７６は定電流源回路の一部を構成してい
る。
【０００７】上記差動型ＲＳラッチ回路の構成、動作は
よく知られているので、その詳細な説明を省略するが、
上記回路においては、セット入力Ｓノードから出力Ｑｎ
ノードまでの信号遅延時間ｔｓは、リセット入力Ｒから
出力Ｑｎまでの信号遅延時間ｔｒのほぼ２倍であり、セ
ット入力時の応答速度とリセット入力時の応答速度とが
不平衡である。また、図５中の各定電流源回路の電流の
大きさがそれぞれＩｏで等しいと仮定すると、全体の電
流は１０×Ｉｏとなり、消費電流が大きい。
よく知られているので、その詳細な説明を省略するが、
上記回路においては、セット入力Ｓノードから出力Ｑｎ
ノードまでの信号遅延時間ｔｓは、リセット入力Ｒから
出力Ｑｎまでの信号遅延時間ｔｒのほぼ２倍であり、セ
ット入力時の応答速度とリセット入力時の応答速度とが
不平衡である。また、図５中の各定電流源回路の電流の
大きさがそれぞれＩｏで等しいと仮定すると、全体の電
流は１０×Ｉｏとなり、消費電流が大きい。
【０００８】
【発明が解決しようとする課題】上記したように従来の
差動型ＲＳラッチ回路は、セット入力時の応答速度とリ
セット入力時の応答速度とが不平衡であり、消費電流が
大きいという問題があった。
差動型ＲＳラッチ回路は、セット入力時の応答速度とリ
セット入力時の応答速度とが不平衡であり、消費電流が
大きいという問題があった。
【０００９】本発明は上記の問題点を解決すべくなされ
たもので、セット入力時の応答速度とリセット入力時の
応答速度との不平衡を抑制でき、消費電流を大幅に低減
し得る差動型ＲＳラッチ回路を提供することを目的とす
る。
たもので、セット入力時の応答速度とリセット入力時の
応答速度との不平衡を抑制でき、消費電流を大幅に低減
し得る差動型ＲＳラッチ回路を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明の差動型ＲＳラッ
チ回路は、第１の相補的な入力信号が入力するバイポー
ラ型の第１の差動トランジスタ対と、上記第１の差動ト
ランジスタ対のうちの一方のトランジスタのコレクタに
エミッタ結合ノードが接続され、第２の相補的な入力信
号が入力するバイポーラ型の第２の差動トランジスタ対
と、第１電源ノードと前記第２の差動トランジスタ対の
うちの一方のトランジスタのコレクタとの間に順次直列
に接続された第１の抵抗および第１のレベルシフト素子
と、上記第１電源ノードと前記第１の差動トランジスタ
対のうちの他方のトランジスタのコレクタとの間に順次
直列に接続された第２の抵抗および第２のレベルシフト
素子および第３のレベルシフト素子と、前記第１の抵抗
および第１のレベルシフト素子の直列接続ノードに入力
ノードが接続され、出力ノードが第１のラッチ出力ノー
ドとなる第１のエミッタフォロワ回路と、前記第２の抵
抗および第２のレベルシフト素子の直列接続ノードに入
力ノードが接続され、出力ノードが上記第１のラッチ出
力ノードと相補対をなす第２のラッチ出力ノードとなる
第２のエミッタフォロワ回路と、前記第１の差動トラン
ジスタ対のエミッタ結合ノードと第２電源ノードとの間
に接続された電流源回路と、それぞれのエミッタが前記
第２の差動トランジスタ対のうちの他方のトランジスタ
のコレクタに共通に接続され、それぞれのベースが対応
して前記第１のラッチ出力ノードおよび前記第２のラッ
チ出力ノードに接続され、それぞれのコレクタが対応し
て第２のエミッタフォロワ回路の入力ノードおよび前記
第１のエミッタフォロワ回路の入力ノードに接続された
バイポーラ型の第３の差動トランジスタ対とを具備する
ことを特徴とする。
チ回路は、第１の相補的な入力信号が入力するバイポー
ラ型の第１の差動トランジスタ対と、上記第１の差動ト
ランジスタ対のうちの一方のトランジスタのコレクタに
エミッタ結合ノードが接続され、第２の相補的な入力信
号が入力するバイポーラ型の第２の差動トランジスタ対
と、第１電源ノードと前記第２の差動トランジスタ対の
うちの一方のトランジスタのコレクタとの間に順次直列
に接続された第１の抵抗および第１のレベルシフト素子
と、上記第１電源ノードと前記第１の差動トランジスタ
対のうちの他方のトランジスタのコレクタとの間に順次
直列に接続された第２の抵抗および第２のレベルシフト
素子および第３のレベルシフト素子と、前記第１の抵抗
および第１のレベルシフト素子の直列接続ノードに入力
ノードが接続され、出力ノードが第１のラッチ出力ノー
ドとなる第１のエミッタフォロワ回路と、前記第２の抵
抗および第２のレベルシフト素子の直列接続ノードに入
力ノードが接続され、出力ノードが上記第１のラッチ出
力ノードと相補対をなす第２のラッチ出力ノードとなる
第２のエミッタフォロワ回路と、前記第１の差動トラン
ジスタ対のエミッタ結合ノードと第２電源ノードとの間
に接続された電流源回路と、それぞれのエミッタが前記
第２の差動トランジスタ対のうちの他方のトランジスタ
のコレクタに共通に接続され、それぞれのベースが対応
して前記第１のラッチ出力ノードおよび前記第２のラッ
チ出力ノードに接続され、それぞれのコレクタが対応し
て第２のエミッタフォロワ回路の入力ノードおよび前記
第１のエミッタフォロワ回路の入力ノードに接続された
バイポーラ型の第３の差動トランジスタ対とを具備する
ことを特徴とする。
【００１１】
【作用】第１電源ノードと第２電源ノードとの間に、第
３の差動トランジスタ対と第２の信号入力用の第２の差
動トランジスタ対と第１の信号入力用の第１の差動トラ
ンジスタ対の各１個のトランジスタが三段に縦積み接続
されたシリーズゲート構成を有し、最上段のトランジス
タは記憶保持動作を行う正帰還ループの一部を形成する
ように接続されている。
３の差動トランジスタ対と第２の信号入力用の第２の差
動トランジスタ対と第１の信号入力用の第１の差動トラ
ンジスタ対の各１個のトランジスタが三段に縦積み接続
されたシリーズゲート構成を有し、最上段のトランジス
タは記憶保持動作を行う正帰還ループの一部を形成する
ように接続されている。
【００１２】これにより、セット入力およびリセット入
力に対する応答動作を行うカレントスイッチがそれぞれ
１個であるので、セット入力ノードから出力ノードまで
の信号遅延時間およびリセット入力から出力までの信号
遅延時間は、それぞれゲート（カレントスイッチとエミ
ッタフォロワ回路）１段分の信号遅延時間に相当し、セ
ット入力時の応答速度とリセット入力時の応答速度との
不平衡が抑制され、大幅に改善される。
力に対する応答動作を行うカレントスイッチがそれぞれ
１個であるので、セット入力ノードから出力ノードまで
の信号遅延時間およびリセット入力から出力までの信号
遅延時間は、それぞれゲート（カレントスイッチとエミ
ッタフォロワ回路）１段分の信号遅延時間に相当し、セ
ット入力時の応答速度とリセット入力時の応答速度との
不平衡が抑制され、大幅に改善される。
【００１３】また、各レベルシフト素子は、差動トラン
ジスタ対のスイッチング動作に伴うオン側トランジスタ
とオフ側トランジスタの応答速度を揃え、出力ハザード
を防止する作用を有する。
ジスタ対のスイッチング動作に伴うオン側トランジスタ
とオフ側トランジスタの応答速度を揃え、出力ハザード
を防止する作用を有する。
【００１４】また、定電流源回路の使用数は、第１の差
動トランジスタ対と第１のエミッタフォロワ回路と第２
のエミッタフォロワ回路とにそれぞれ１個設ける場合で
も合計３個以下で済み、全体の消費電流を大幅に低減す
ることが可能になる。
動トランジスタ対と第１のエミッタフォロワ回路と第２
のエミッタフォロワ回路とにそれぞれ１個設ける場合で
も合計３個以下で済み、全体の消費電流を大幅に低減す
ることが可能になる。
【００１５】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の差動型ＲＳラッチ回路の
第１実施例に係るリセット優先型の回路を示している。
に説明する。図１は、本発明の差動型ＲＳラッチ回路の
第１実施例に係るリセット優先型の回路を示している。
【００１６】図１において、Ｑ１およびＱ２は、第１の
相補的な入力信号（本例ではリセット信号／Ｒ、Ｒ）が
入力するＮＰＮ型の第１の差動トランジスタ対である。
Ｑ３およびＱ４は、上記第１の差動トランジスタ対のう
ちの一方のトランジスタＱ１のコレクタにエミッタ結合
ノードが接続され、第２の相補的な入力信号（本例では
セット信号Ｓ、／Ｓ）が入力するＮＰＮ型の第２の差動
トランジスタ対である。
相補的な入力信号（本例ではリセット信号／Ｒ、Ｒ）が
入力するＮＰＮ型の第１の差動トランジスタ対である。
Ｑ３およびＱ４は、上記第１の差動トランジスタ対のう
ちの一方のトランジスタＱ１のコレクタにエミッタ結合
ノードが接続され、第２の相補的な入力信号（本例では
セット信号Ｓ、／Ｓ）が入力するＮＰＮ型の第２の差動
トランジスタ対である。
【００１７】第１電源ノード（本例では電源電位ＶCCが
印加される電源ノード）１０と前記第２の差動トランジ
スタ対のうちの一方のトランジスタＱ３のコレクタとの
間には、第１の抵抗Ｒ１および第１のダイオードＤ１が
順次直列に接続されている。前記第１の差動トランジス
タ対Ｑ１およびＱ２のエミッタ結合ノードと第２電源ノ
ード（本例では接地電位ＶSSが印加される接地ノード）
との間に第１の電流源回路１１が接続されている。
印加される電源ノード）１０と前記第２の差動トランジ
スタ対のうちの一方のトランジスタＱ３のコレクタとの
間には、第１の抵抗Ｒ１および第１のダイオードＤ１が
順次直列に接続されている。前記第１の差動トランジス
タ対Ｑ１およびＱ２のエミッタ結合ノードと第２電源ノ
ード（本例では接地電位ＶSSが印加される接地ノード）
との間に第１の電流源回路１１が接続されている。
【００１８】また、前記第１電源ノード１０と前記第１
の差動トランジスタ対のうちの他方のトランジスタＱ２
のコレクタとの間には、第２の抵抗Ｒ２および第２のダ
イオードＤ２および第３のダイオードＤ３が順次直列に
接続されている。
の差動トランジスタ対のうちの他方のトランジスタＱ２
のコレクタとの間には、第２の抵抗Ｒ２および第２のダ
イオードＤ２および第３のダイオードＤ３が順次直列に
接続されている。
【００１９】ＥＦ１は第１のエミッタフォロワ回路であ
り、コレクタが前記電源ノード１０に接続され、ベース
（入力ノード）が前記第１のダイオードＤ１のアノード
に接続されたＮＰＮ型のトランジスタＱ７と、このトラ
ンジスタＱ７のエミッタに接続された第２の定電流源１
２とからなり、上記エミッタ（出力ノード）が第１のラ
ッチ出力ノード（本例では反転出力ノード／Ｑ）とな
る。
り、コレクタが前記電源ノード１０に接続され、ベース
（入力ノード）が前記第１のダイオードＤ１のアノード
に接続されたＮＰＮ型のトランジスタＱ７と、このトラ
ンジスタＱ７のエミッタに接続された第２の定電流源１
２とからなり、上記エミッタ（出力ノード）が第１のラ
ッチ出力ノード（本例では反転出力ノード／Ｑ）とな
る。
【００２０】ＥＦ２は第２のエミッタフォロワ回路であ
り、コレクタが前記電源ノード１０に接続され、ベース
（入力ノード）が前記第２のダイオードＤ２のアノード
に接続されたＮＰＮ型のトランジスタＱ８と、このトラ
ンジスタＱ８のエミッタに接続された第３の定電流源１
３とからなり、上記エミッタ（出力ノード）が前記第１
のラッチ出力ノードと相補対をなす第２のラッチ出力ノ
ード（本例では出力ノードＱ）となる。
り、コレクタが前記電源ノード１０に接続され、ベース
（入力ノード）が前記第２のダイオードＤ２のアノード
に接続されたＮＰＮ型のトランジスタＱ８と、このトラ
ンジスタＱ８のエミッタに接続された第３の定電流源１
３とからなり、上記エミッタ（出力ノード）が前記第１
のラッチ出力ノードと相補対をなす第２のラッチ出力ノ
ード（本例では出力ノードＱ）となる。
【００２１】Ｑ５およびＱ６はＮＰＮ型の第３の差動ト
ランジスタ対であり、上記トランジスタ対Ｑ５およびＱ
６のそれぞれのエミッタが前記第２の差動トランジスタ
対のうちの他方のトランジスタＱ４のコレクタに共通に
接続され、それぞれのベースが対応して前記第１のラッ
チ出力ノード／Ｑおよび前記第２のラッチ出力ノードＱ
に接続され、それぞれのコレクタが対応して第２のダイ
オードＤ２のアノードおよび前記第１のダイオードＤ１
のアノードに接続されている。
ランジスタ対であり、上記トランジスタ対Ｑ５およびＱ
６のそれぞれのエミッタが前記第２の差動トランジスタ
対のうちの他方のトランジスタＱ４のコレクタに共通に
接続され、それぞれのベースが対応して前記第１のラッ
チ出力ノード／Ｑおよび前記第２のラッチ出力ノードＱ
に接続され、それぞれのコレクタが対応して第２のダイ
オードＤ２のアノードおよび前記第１のダイオードＤ１
のアノードに接続されている。
【００２２】次に、上記リセット優先型の差動型ＲＳラ
ッチ回路の動作について、前記真理値表を参照しながら
説明する。Ｒ＝“１”（／Ｒ＝“０”）の場合、第１の
差動トランジスタ対のうちのＱ２がオン、Ｑ１がオフに
なり、電源ノードから抵抗Ｒ２、ダイオードＤ２および
Ｄ３、トランジスタＱ２、第１の電流源回路１１を経て
接地ノードに電流が流れる。この時、抵抗Ｒ２の電圧降
下によりダイオードＤ２のアノード電位が低下し、第２
のエミッタフォロワ回路ＥＦ２の出力Ｑは“０”にな
る。従って、Ｒ＝Ｓ＝“１”（禁止入力）の場合には、
出力Ｑが“０”となる。
ッチ回路の動作について、前記真理値表を参照しながら
説明する。Ｒ＝“１”（／Ｒ＝“０”）の場合、第１の
差動トランジスタ対のうちのＱ２がオン、Ｑ１がオフに
なり、電源ノードから抵抗Ｒ２、ダイオードＤ２および
Ｄ３、トランジスタＱ２、第１の電流源回路１１を経て
接地ノードに電流が流れる。この時、抵抗Ｒ２の電圧降
下によりダイオードＤ２のアノード電位が低下し、第２
のエミッタフォロワ回路ＥＦ２の出力Ｑは“０”にな
る。従って、Ｒ＝Ｓ＝“１”（禁止入力）の場合には、
出力Ｑが“０”となる。
【００２３】Ｒ＝“０”（／Ｒ＝“１”）の場合、Ｓ＝
“１”（／Ｓ＝“０”）の時には、第１の差動トランジ
スタ対のうちのＱ３がオン、Ｑ４がオフになり、第１の
差動トランジスタ対のうちのＱ１がオン、Ｑ２がオフに
なる。これにより、電源ノードから抵抗Ｒ１、ダイオー
ドＤ１、トランジスタＱ３、Ｑ１、第１の電流源回路１
１を経て接地ノードに電流が流れる。この時、抵抗Ｒ１
の電圧降下によりダイオードＤ１のアノード電位が低下
し、第１のエミッタフォロワ回路ＥＦ１の出力／Ｑは
“０”、第２のエミッタフォロワ回路ＥＦ２の出力Ｑは
“１”になる。
“１”（／Ｓ＝“０”）の時には、第１の差動トランジ
スタ対のうちのＱ３がオン、Ｑ４がオフになり、第１の
差動トランジスタ対のうちのＱ１がオン、Ｑ２がオフに
なる。これにより、電源ノードから抵抗Ｒ１、ダイオー
ドＤ１、トランジスタＱ３、Ｑ１、第１の電流源回路１
１を経て接地ノードに電流が流れる。この時、抵抗Ｒ１
の電圧降下によりダイオードＤ１のアノード電位が低下
し、第１のエミッタフォロワ回路ＥＦ１の出力／Ｑは
“０”、第２のエミッタフォロワ回路ＥＦ２の出力Ｑは
“１”になる。
【００２４】Ｒ＝“０”（／Ｒ＝“１”）の場合、Ｓ＝
“０”（／Ｓ＝“１”）の時には、第２の差動トランジ
スタ対のうちのＱ４がオン、Ｑ３がオフになり、第１の
差動トランジスタ対のうちのＱ１がオン、Ｑ２がオフに
なる。
“０”（／Ｓ＝“１”）の時には、第２の差動トランジ
スタ対のうちのＱ４がオン、Ｑ３がオフになり、第１の
差動トランジスタ対のうちのＱ１がオン、Ｑ２がオフに
なる。
【００２５】この時、１クロック前のＱの状態が“０”
であると、第３の差動トランジスタ対のうちのＱ５がオ
ン、Ｑ６がオフであるので、電源ノードから抵抗Ｒ２、
トランジスタＱ５、Ｑ４、Ｑ１、第１の電流源回路１１
を経て接地ノードに電流が流れ、抵抗Ｒ２の電圧降下に
よりダイオードＤ２のアノード電位が低下し、第２のエ
ミッタフォロワ回路ＥＦ２の出力Ｑは“０”になる。
であると、第３の差動トランジスタ対のうちのＱ５がオ
ン、Ｑ６がオフであるので、電源ノードから抵抗Ｒ２、
トランジスタＱ５、Ｑ４、Ｑ１、第１の電流源回路１１
を経て接地ノードに電流が流れ、抵抗Ｒ２の電圧降下に
よりダイオードＤ２のアノード電位が低下し、第２のエ
ミッタフォロワ回路ＥＦ２の出力Ｑは“０”になる。
【００２６】これに対して、１クロック前のＱの状態が
“１”であると、第３の差動トランジスタ対のうちのＱ
６がオン、Ｑ５がオフであるので、電源ノードから抵抗
Ｒ１、トランジスタＱ６、Ｑ４、Ｑ１、第１の電流源回
路１１を経て接地ノードに電流が流れ、抵抗Ｒ１の電圧
降下によりダイオードＤ１のアノード電位が低下し、第
１のエミッタフォロワ回路ＥＦ１の出力／Ｑは“０”に
なり、第２のエミッタフォロワ回路ＥＦ２の出力Ｑは
“１”になる。
“１”であると、第３の差動トランジスタ対のうちのＱ
６がオン、Ｑ５がオフであるので、電源ノードから抵抗
Ｒ１、トランジスタＱ６、Ｑ４、Ｑ１、第１の電流源回
路１１を経て接地ノードに電流が流れ、抵抗Ｒ１の電圧
降下によりダイオードＤ１のアノード電位が低下し、第
１のエミッタフォロワ回路ＥＦ１の出力／Ｑは“０”に
なり、第２のエミッタフォロワ回路ＥＦ２の出力Ｑは
“１”になる。
【００２７】即ち、上記差動型ＲＳラッチ回路は、電源
ノード１０と接地ノードとの間に、第３の差動トランジ
スタ対Ｑ５およびＱ６とセット信号入力用の第２の差動
トランジスタ対Ｑ３およびＱ４とリセット信号入力用の
第１の差動トランジスタ対Ｑ１およびＱ２が三段に縦積
み接続されたシリーズゲート構成を有する。
ノード１０と接地ノードとの間に、第３の差動トランジ
スタ対Ｑ５およびＱ６とセット信号入力用の第２の差動
トランジスタ対Ｑ３およびＱ４とリセット信号入力用の
第１の差動トランジスタ対Ｑ１およびＱ２が三段に縦積
み接続されたシリーズゲート構成を有する。
【００２８】そして、最上段の第３の差動トランジスタ
対Ｑ５およびＱ６は記憶保持動作を行う正帰還ループの
一部を形成するように接続されている。つまり、第１の
エミッタフォロワ回路ＥＦ１の出力は、第３の差動トラ
ンジスタ対（Ｑ５、Ｑ６）、抵抗（Ｒ１、Ｒ２）および
第２のエミッタフォロワ回路ＥＦ２の動作を介して入力
側に正帰還し、第２のエミッタフォロワ回路ＥＦ２の出
力は、第３の差動トランジスタ対（Ｑ５、Ｑ６）、抵抗
（Ｒ１、Ｒ２）および第１のエミッタフォロワ回路ＥＦ
１の動作を介して入力側に正帰還するように構成されて
いる。
対Ｑ５およびＱ６は記憶保持動作を行う正帰還ループの
一部を形成するように接続されている。つまり、第１の
エミッタフォロワ回路ＥＦ１の出力は、第３の差動トラ
ンジスタ対（Ｑ５、Ｑ６）、抵抗（Ｒ１、Ｒ２）および
第２のエミッタフォロワ回路ＥＦ２の動作を介して入力
側に正帰還し、第２のエミッタフォロワ回路ＥＦ２の出
力は、第３の差動トランジスタ対（Ｑ５、Ｑ６）、抵抗
（Ｒ１、Ｒ２）および第１のエミッタフォロワ回路ＥＦ
１の動作を介して入力側に正帰還するように構成されて
いる。
【００２９】上記構成によれば、セット入力Ｓおよびリ
セット入力Ｒに対する応答動作を行うのはそれぞれ１個
のカレントスイッチ（エミッタフォロワ回路以外の回路
部分）であるので、セット入力Ｓノードから出力Ｑノー
ドまでの信号遅延時間およびリセット入力Ｒから出力Ｑ
までの信号遅延時間は、それぞれゲート（カレントスイ
ッチとエミッタフォロワ回路）１段分の信号遅延時間に
相当し、セット入力時の応答速度とリセット入力時の応
答速度との不平衡が抑制され、大幅に改善される。この
場合、上記ＲＳラッチ回路は差動構成を有するので、ノ
イズ耐性が高いという利点もある。
セット入力Ｒに対する応答動作を行うのはそれぞれ１個
のカレントスイッチ（エミッタフォロワ回路以外の回路
部分）であるので、セット入力Ｓノードから出力Ｑノー
ドまでの信号遅延時間およびリセット入力Ｒから出力Ｑ
までの信号遅延時間は、それぞれゲート（カレントスイ
ッチとエミッタフォロワ回路）１段分の信号遅延時間に
相当し、セット入力時の応答速度とリセット入力時の応
答速度との不平衡が抑制され、大幅に改善される。この
場合、上記ＲＳラッチ回路は差動構成を有するので、ノ
イズ耐性が高いという利点もある。
【００３０】また、第１の差動トランジスタ対Ｑ１、Ｑ
２と第１のエミッタフォロワ回路ＥＦ１と第２のエミッ
タフォロワ回路ＥＦ２とにそれぞれ対応して定電流源回
路を設ける場合には、定電流源回路の使用数は合計３個
以下で済み、全体の消費電流を大幅に低減することが可
能になる。また、リセット入力ノードおよびセット入力
ノードの前段に従来例と同様のレベルシフト用のエミッ
タフォロワ回路を挿入することにより定電流源回路の使
用数が７個に増加した場合でも、従来例の１０個よりも
少なくて済み、単純に考えても消費電流を従来例よりも
３０％低減することが可能になる。
２と第１のエミッタフォロワ回路ＥＦ１と第２のエミッ
タフォロワ回路ＥＦ２とにそれぞれ対応して定電流源回
路を設ける場合には、定電流源回路の使用数は合計３個
以下で済み、全体の消費電流を大幅に低減することが可
能になる。また、リセット入力ノードおよびセット入力
ノードの前段に従来例と同様のレベルシフト用のエミッ
タフォロワ回路を挿入することにより定電流源回路の使
用数が７個に増加した場合でも、従来例の１０個よりも
少なくて済み、単純に考えても消費電流を従来例よりも
３０％低減することが可能になる。
【００３１】また、各ダイオードＤ１〜Ｄ３は、差動ト
ランジスタ対のスイッチング動作に伴うオン側トランジ
スタとオフ側トランジスタの応答速度を揃え、出力ハザ
ードを防止する作用を有する。
ランジスタ対のスイッチング動作に伴うオン側トランジ
スタとオフ側トランジスタの応答速度を揃え、出力ハザ
ードを防止する作用を有する。
【００３２】ここで、ダイオードＤ１〜Ｄ３による出力
ハザード防止作用について詳述する。いま、例えばＲ＝
“１”（／Ｑ＝“１”）、／Ｓ＝“１”の初期状態から
Ｒ＝“０”に遷移する場合を考える。初期状態では、ト
ランジスタＱ２がオン状態であり、電源ノードから抵抗
Ｒ２、ダイオードＤ２およびＤ３、トランジスタＱ２、
第１の電流源回路１１を経て接地ノードに電流が流れて
おり、抵抗Ｒ２の電圧降下によりトランジスタＱ８のベ
ース電位は低く、第２のエミッタフォロワ回路ＥＦ２の
出力Ｑは“０”である。この初期状態からＲ＝“０”に
遷移すると、第１の差動トランジスタ対Ｑ１、Ｑ２は対
応してオフ／オン状態に反転すると、電源ノードから抵
抗Ｒ２を経て接地ノードに向かう電流の経路が、トラン
ジスタＱ５、Ｑ４、Ｑ１、第１の電流源回路１１を経る
ように切り換わる。この電流経路の切り換わり時に、も
しも経路内のトランジスタ数が異なっていると、前記抵
抗Ｒ２に流れる電流が一瞬変動し、その電圧降下、ひい
ては、トランジスタＱ８のベース電位、第２のエミッタ
フォロワ回路ＥＦ２の出力Ｑが一瞬変動し、出力ハザー
ドが発生する。しかし、上記実施例では、ダイオードＤ
２およびＤ３を挿入することにより、上記電流経路の切
り換わり時における両経路内のトランジスタ数 （ベー
ス・エミッタ間接合数）が同じになるようにしているの
で、前記抵抗Ｒ２に流れる電流の変動が抑制され、結果
として出力ハザードが抑制される。
ハザード防止作用について詳述する。いま、例えばＲ＝
“１”（／Ｑ＝“１”）、／Ｓ＝“１”の初期状態から
Ｒ＝“０”に遷移する場合を考える。初期状態では、ト
ランジスタＱ２がオン状態であり、電源ノードから抵抗
Ｒ２、ダイオードＤ２およびＤ３、トランジスタＱ２、
第１の電流源回路１１を経て接地ノードに電流が流れて
おり、抵抗Ｒ２の電圧降下によりトランジスタＱ８のベ
ース電位は低く、第２のエミッタフォロワ回路ＥＦ２の
出力Ｑは“０”である。この初期状態からＲ＝“０”に
遷移すると、第１の差動トランジスタ対Ｑ１、Ｑ２は対
応してオフ／オン状態に反転すると、電源ノードから抵
抗Ｒ２を経て接地ノードに向かう電流の経路が、トラン
ジスタＱ５、Ｑ４、Ｑ１、第１の電流源回路１１を経る
ように切り換わる。この電流経路の切り換わり時に、も
しも経路内のトランジスタ数が異なっていると、前記抵
抗Ｒ２に流れる電流が一瞬変動し、その電圧降下、ひい
ては、トランジスタＱ８のベース電位、第２のエミッタ
フォロワ回路ＥＦ２の出力Ｑが一瞬変動し、出力ハザー
ドが発生する。しかし、上記実施例では、ダイオードＤ
２およびＤ３を挿入することにより、上記電流経路の切
り換わり時における両経路内のトランジスタ数 （ベー
ス・エミッタ間接合数）が同じになるようにしているの
で、前記抵抗Ｒ２に流れる電流の変動が抑制され、結果
として出力ハザードが抑制される。
【００３３】なお、Ｓ＝“１”（／Ｑ＝“１”）、Ｒ＝
“０”の初期状態からＳ＝“０”に遷移する場合には、
電源ノードから抵抗Ｒ１を経て接地ノードに向かう電流
経路の切り換わり時における両経路内のトランジスタ数
（ベース・エミッタ間接合数）が同じになるようにダイ
オードＤ１が挿入されているので、抵抗Ｒ１に流れる電
流の変動が抑制され、結果として出力ハザードが抑制さ
れる。
“０”の初期状態からＳ＝“０”に遷移する場合には、
電源ノードから抵抗Ｒ１を経て接地ノードに向かう電流
経路の切り換わり時における両経路内のトランジスタ数
（ベース・エミッタ間接合数）が同じになるようにダイ
オードＤ１が挿入されているので、抵抗Ｒ１に流れる電
流の変動が抑制され、結果として出力ハザードが抑制さ
れる。
【００３４】上記したように電流経路の切り換わり時に
おける応答速度を揃えるためには、上記各ダイオードＤ
１〜Ｄ３は、各ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３、
Ｑ４、Ｑ５およびＱ６と同じ特性を有するＮＰＮトラン
ジスタのベース・コレクタ相互を接続（ダイオード接
続）したものを使用することが望ましい。
おける応答速度を揃えるためには、上記各ダイオードＤ
１〜Ｄ３は、各ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３、
Ｑ４、Ｑ５およびＱ６と同じ特性を有するＮＰＮトラン
ジスタのベース・コレクタ相互を接続（ダイオード接
続）したものを使用することが望ましい。
【００３５】なお、図１中の各ダイオードＤ１〜Ｄ３に
代えて他のレベルシフト素子を用いることが可能であ
り、図１の回路の変形例を図２に示す。図２のリセット
優先型の差動型ＲＳラッチ回路は、図１の差動型ＲＳラ
ッチ回路と比べて、ダイオードＤ１〜Ｄ３に代えてベー
ス接地型のＮＰＮトランジスタＱ１１〜Ｑ１３が用いら
れている点が異なり、その他の部分は図１中と同じであ
るので同じ符号を付している。
代えて他のレベルシフト素子を用いることが可能であ
り、図１の回路の変形例を図２に示す。図２のリセット
優先型の差動型ＲＳラッチ回路は、図１の差動型ＲＳラ
ッチ回路と比べて、ダイオードＤ１〜Ｄ３に代えてベー
ス接地型のＮＰＮトランジスタＱ１１〜Ｑ１３が用いら
れている点が異なり、その他の部分は図１中と同じであ
るので同じ符号を付している。
【００３６】ここで、レベルシフト用のＮＰＮトランジ
スタＱ１１は、そのコレクタ・エミッタ間が前記抵抗Ｒ
１とトランジスタＱ３のコレクタとの間に接続され、そ
のベースと電源ノードとの間にダイオードＤ１１が接続
され、上記ベースと接地ノードとの間に定電流源回路２
１が接続されている。
スタＱ１１は、そのコレクタ・エミッタ間が前記抵抗Ｒ
１とトランジスタＱ３のコレクタとの間に接続され、そ
のベースと電源ノードとの間にダイオードＤ１１が接続
され、上記ベースと接地ノードとの間に定電流源回路２
１が接続されている。
【００３７】また、レベルシフト用のＮＰＮトランジス
タＱ１２およびＱ１３は、それぞれのコレクタ・エミッ
タ間が前記抵抗Ｒ２とトランジスタＱ２のコレクタとの
間に直列に接続されている。そして、上記ＮＰＮトラン
ジスタＱ１２は、そのベースと電源ノードとの間にダイ
オードＤ１２が接続されており、前記ＮＰＮトランジス
タＱ１３は、そのベースと接地ノードとの間に定電流源
回路２２が接続されて折り、上記ベースと前記ＮＰＮト
ランジスタＱ１２のベースとの間にダイオードＤ１３が
接続されている。
タＱ１２およびＱ１３は、それぞれのコレクタ・エミッ
タ間が前記抵抗Ｒ２とトランジスタＱ２のコレクタとの
間に直列に接続されている。そして、上記ＮＰＮトラン
ジスタＱ１２は、そのベースと電源ノードとの間にダイ
オードＤ１２が接続されており、前記ＮＰＮトランジス
タＱ１３は、そのベースと接地ノードとの間に定電流源
回路２２が接続されて折り、上記ベースと前記ＮＰＮト
ランジスタＱ１２のベースとの間にダイオードＤ１３が
接続されている。
【００３８】上記図２の差動型ＲＳラッチ回路におい
て、その動作は基本的には前記実施例の動作と同様であ
るが、ダイオードＤ１１〜Ｄ１３の交流インピーダンス
が低く、ベース接地型のＮＰＮトランジスタＱ１１〜Ｑ
１３は、その交流特性がよく、前記実施例のダイオード
Ｄ１〜Ｄ３よりも高速動作が可能である。
て、その動作は基本的には前記実施例の動作と同様であ
るが、ダイオードＤ１１〜Ｄ１３の交流インピーダンス
が低く、ベース接地型のＮＰＮトランジスタＱ１１〜Ｑ
１３は、その交流特性がよく、前記実施例のダイオード
Ｄ１〜Ｄ３よりも高速動作が可能である。
【００３９】図３は、本発明の差動型ＲＳラッチ回路の
第２実施例に係るセット優先型の回路を示している。図
３のセット優先型の差動型ＲＳラッチ回路は、図１の差
動型ＲＳラッチ回路と比べて、第１の差動トランジスタ
対Ｑ１およびＱ２に相補的なセット信号を入力し、第２
の差動トランジスタ対Ｑ３およびＱ４に相補的なリセッ
ト信号を入力するように変更したものであり、図１中と
同一部分には同一符号を付している。図３の差動型ＲＳ
ラッチ回路は、図１の差動型ＲＳラッチ回路の動作に準
じて動作し、図１の差動型ＲＳラッチ回路とほぼ同様の
効果が得られる。
第２実施例に係るセット優先型の回路を示している。図
３のセット優先型の差動型ＲＳラッチ回路は、図１の差
動型ＲＳラッチ回路と比べて、第１の差動トランジスタ
対Ｑ１およびＱ２に相補的なセット信号を入力し、第２
の差動トランジスタ対Ｑ３およびＱ４に相補的なリセッ
ト信号を入力するように変更したものであり、図１中と
同一部分には同一符号を付している。図３の差動型ＲＳ
ラッチ回路は、図１の差動型ＲＳラッチ回路の動作に準
じて動作し、図１の差動型ＲＳラッチ回路とほぼ同様の
効果が得られる。
【００４０】
【発明の効果】上述したように本発明の差動型ＲＳラッ
チ回路によれば、セット入力時の応答速度とリセット入
力時の応答速度との不平衡を抑制でき、消費電流を大幅
に低減することができる。
チ回路によれば、セット入力時の応答速度とリセット入
力時の応答速度との不平衡を抑制でき、消費電流を大幅
に低減することができる。
【図１】本発明の第１実施例に係るリセット優先型の差
動型ＲＳラッチ回路を示す回路図。
動型ＲＳラッチ回路を示す回路図。
【図２】図１の差動型ＲＳラッチ回路の変形例を示す回
路図。
路図。
【図３】本発明の第２実施例に係るセット優先型の差動
型ＲＳラッチ回路を示す回路図。
型ＲＳラッチ回路を示す回路図。
【図４】リセット優先型のＲＳラッチ回路の一例を示す
論理回路図。
論理回路図。
【図５】図４の回路を差動論理化し、ＥＣＬゲートで実
現した従来の差動型ＲＳラッチ回路の一例を示す回路
図。
現した従来の差動型ＲＳラッチ回路の一例を示す回路
図。
Ｑ１〜Ｑ８…トランジスタ、Ｒ１、Ｒ２…抵抗、Ｄ１〜
Ｄ３…ダイオード、ＥＦ１、ＥＦ２…エミッタフォロワ
回路、１０…電源ノード、１１〜１３、２１、２２…定
電流源。
Ｄ３…ダイオード、ＥＦ１、ＥＦ２…エミッタフォロワ
回路、１０…電源ノード、１１〜１３、２１、２２…定
電流源。
Claims (5)
- 【請求項１】 第１の相補的な入力信号が入力するバイ
ポーラ型の第１の差動トランジスタ対と、上記第１の差
動トランジスタ対のうちの一方のトランジスタのコレク
タにエミッタ結合ノードが接続され、第２の相補的な入
力信号が入力するバイポーラ型の第２の差動トランジス
タ対と、第１電源ノードと前記第２の差動トランジスタ
対のうちの一方のトランジスタのコレクタとの間に順次
直列に接続された第１の抵抗および第１のレベルシフト
素子と、上記第１電源ノードと前記第１の差動トランジ
スタ対のうちの他方のトランジスタのコレクタとの間に
順次直列に接続された第２の抵抗および第２のレベルシ
フト素子および第３のレベルシフト素子と、前記第１の
抵抗および第１のレベルシフト素子の直列接続ノードに
入力ノードが接続され、出力ノードが第１のラッチ出力
ノードとなる第１のエミッタフォロワ回路と、前記第２
の抵抗および第２のレベルシフト素子の直列接続ノード
に入力ノードが接続され、出力ノードが上記第１のラッ
チ出力ノードと相補対をなす第２のラッチ出力ノードと
なる第２のエミッタフォロワ回路と、前記第１の差動ト
ランジスタ対のエミッタ結合ノードと第２電源ノードと
の間に接続された電流源回路と、それぞれのエミッタが
前記第２の差動トランジスタ対のうちの他方のトランジ
スタのコレクタに共通に接続され、それぞれのベースが
対応して前記第１のラッチ出力ノードおよび前記第２の
ラッチ出力ノードに接続され、それぞれのコレクタが対
応して第２のエミッタフォロワ回路の入力ノードおよび
前記第１のエミッタフォロワ回路の入力ノードに接続さ
れたバイポーラ型の第３の差動トランジスタ対とを具備
することを特徴とする差動型ＲＳラッチ回路。 - 【請求項２】 請求項１記載の差動型ＲＳラッチ回路に
おいて、前記第１乃至第３のレベルシフト素子は、それ
ぞれダイオードであることを特徴とする差動型ＲＳラッ
チ回路。 - 【請求項３】 請求項１記載の差動型ＲＳラッチ回路に
おいて、前記第１乃至第３のレベルシフト素子は、それ
ぞれベース接地型のトランジスタであることを特徴とす
る差動型ＲＳラッチ回路。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
差動型ＲＳラッチ回路において、前記第１の相補的な入
力信号は相補的なリセット信号であり、前記第２の相補
的な入力信号は相補的なセット信号であることを特徴と
する差動型ＲＳラッチ回路。 - 【請求項５】 請求項１乃至３のいずれか１項に記載の
差動型ＲＳラッチ回路において、前記第１の相補的な入
力信号は相補的なセット信号であり、前記第２の相補的
な入力信号は相補的なリセット信号であることを特徴と
する差動型ＲＳラッチ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7005136A JPH08195651A (ja) | 1995-01-17 | 1995-01-17 | 差動型ｒｓラッチ回路 |
| US08/576,370 US5604456A (en) | 1995-01-17 | 1995-12-21 | Differential RS latch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7005136A JPH08195651A (ja) | 1995-01-17 | 1995-01-17 | 差動型ｒｓラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08195651A true JPH08195651A (ja) | 1996-07-30 |
Family
ID=11602902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7005136A Pending JPH08195651A (ja) | 1995-01-17 | 1995-01-17 | 差動型ｒｓラッチ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5604456A (ja) |
| JP (1) | JPH08195651A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945848A (en) * | 1996-11-19 | 1999-08-31 | Rockwell Semiconductor Systems, Inc. | Effectively differential, multiple input OR/NOR gate architecture |
| US6218879B1 (en) * | 1999-03-12 | 2001-04-17 | Arm Limited | S-R flip-flop circuit |
| US6326828B1 (en) * | 1999-12-07 | 2001-12-04 | Analog Devices, Inc. | Precision set-reset logic circuit |
| US6535042B1 (en) | 2000-02-22 | 2003-03-18 | Linear Technology Corporation | High-speed, current-driven latch |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3430070A (en) * | 1965-02-17 | 1969-02-25 | Honeywell Inc | Flip-flop circuit |
| US3833824A (en) * | 1972-09-06 | 1974-09-03 | Us Army | Radiation hardened flip-flop |
| US4001608A (en) * | 1975-05-12 | 1977-01-04 | Rca Corporation | Ecl switching circuit for producing noncomplementary, time coincident signals |
| JPS5232654A (en) * | 1975-09-09 | 1977-03-12 | Fujitsu Ltd | Single stabilized multiple circuit |
| JPS5258446A (en) * | 1975-11-10 | 1977-05-13 | Hitachi Ltd | Flip frop circuit |
| US4145623A (en) * | 1977-10-04 | 1979-03-20 | Burroughs Corporation | Current mode logic compatible emitter function type logic family |
| US4306162A (en) * | 1979-10-29 | 1981-12-15 | General Motors Corporation | R-S Flip-flop circuit having a predetermined initial operating condition |
| IT1210890B (it) * | 1982-05-26 | 1989-09-29 | Ates Componenti Elettron | Circuito multivibratore, integrabile monoliticamente, avente un'uscita posizionabile in uno stato preferenziale. |
| US4714837A (en) * | 1986-07-18 | 1987-12-22 | Sperry Corporation | High speed flip-flop |
| SU1370732A1 (ru) * | 1986-08-11 | 1988-01-30 | Yakimakha Aleksandr L | RS-триггер |
| US4855617A (en) * | 1986-12-19 | 1989-08-08 | Texas Instruments Incorporated | Schottky transistor logic floating latch flip-flop |
| US4791315A (en) * | 1987-06-04 | 1988-12-13 | Cherry Semiconductor Corporation | Cross-coupled latch |
| JPH01185014A (ja) * | 1988-01-20 | 1989-07-24 | Hitachi Ltd | ホールド型ラッチ回路 |
| JPH0313116A (ja) * | 1989-06-12 | 1991-01-22 | Nec Corp | フリップフロップ回路 |
-
1995
- 1995-01-17 JP JP7005136A patent/JPH08195651A/ja active Pending
- 1995-12-21 US US08/576,370 patent/US5604456A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5604456A (en) | 1997-02-18 |
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| JP3149759B2 (ja) | ラッチ回路 | |
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