JP3149759B2 - ラッチ回路 - Google Patents
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K3/356—Bistable circuits
- H03K3/356069—Bistable circuits using additional transistors in the feedback circuit
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Description
【０００１】
【発明の属する技術分野】本発明は、ラッチ回路に関
し、特に低振幅信号を入力とするラッチ回路に関する。
し、特に低振幅信号を入力とするラッチ回路に関する。
【０００２】
【従来の技術】高速動作を主たる目的とした半導体論理
回路では、ＥＣＬ（Emitter CoupledLogic）論理レベル
に代表される低振幅信号が用いられるが、その信号を入
力としたラッチ回路では、バイポーラトランジスタ素子
（以下「ＢｉｐＴｒ」と略記する）を用いた回路が従来
から用いられている。また、最近では、高速性と同様に
高集積性を向上させるためにＭＯＳトランジスタ素子
（以下「ＭＯＳＴｒ」と略記する）とバイポーラトラン
ジスタ素子を組み合わせたＢｉＣＭＯＳ技術が用いられ
てきている。
回路では、ＥＣＬ（Emitter CoupledLogic）論理レベル
に代表される低振幅信号が用いられるが、その信号を入
力としたラッチ回路では、バイポーラトランジスタ素子
（以下「ＢｉｐＴｒ」と略記する）を用いた回路が従来
から用いられている。また、最近では、高速性と同様に
高集積性を向上させるためにＭＯＳトランジスタ素子
（以下「ＭＯＳＴｒ」と略記する）とバイポーラトラン
ジスタ素子を組み合わせたＢｉＣＭＯＳ技術が用いられ
てきている。
【０００３】このＢｉＣＭＯＳ技術を使ったラッチ回路
の例を図７を参照して説明する。
の例を図７を参照して説明する。
【０００４】図７を参照して、相補型入力信号ＥＩＮ、
ＥＩＮ￣（但し、記号￣は反転を意味する）をベース入
力としエミッタが共通接続されたＢｉｐＴｒ Ｑ２１、
Ｑ２２のコレクタを、一端が最高電源電位（ＶＣＣ）に
接続された抵抗Ｒ２１、Ｒ２２の他端にそれぞれ接続す
ると共に、エミッタフォロワ回路を構成するＢｉｐＴｒ
Ｑ２３、Ｑ２４のベースに接続する。
ＥＩＮ￣（但し、記号￣は反転を意味する）をベース入
力としエミッタが共通接続されたＢｉｐＴｒ Ｑ２１、
Ｑ２２のコレクタを、一端が最高電源電位（ＶＣＣ）に
接続された抵抗Ｒ２１、Ｒ２２の他端にそれぞれ接続す
ると共に、エミッタフォロワ回路を構成するＢｉｐＴｒ
Ｑ２３、Ｑ２４のベースに接続する。
【０００５】ＢｉｐＴｒ Ｑ２３、Ｑ２４のエミッタに
は電流源Ｉ２１、Ｉ２２がそれぞれ接続されると共に出
力信号ＥＯＵＴ￣、ＥＯＵＴとされ、さらにＢｉｐＴｒ
Ｑ２３、Ｑ２４のエミッタ電位はＢｉｐＴｒ Ｑ２
６、Ｑ２５のベースにそれぞれ入力される。
は電流源Ｉ２１、Ｉ２２がそれぞれ接続されると共に出
力信号ＥＯＵＴ￣、ＥＯＵＴとされ、さらにＢｉｐＴｒ
Ｑ２３、Ｑ２４のエミッタ電位はＢｉｐＴｒ Ｑ２
６、Ｑ２５のベースにそれぞれ入力される。
【０００６】ＢｉｐＴｒ Ｑ２５とＱ２１、及びＱ２６
とＱ２２のコレクタはそれぞれ共通接続される。Ｂｉｐ
Ｔｒ Ｑ２１、Ｑ２２から成るカレントスイッチの共通
エミッタをＢｉＰＴｒ Ｑ２７のコレクタに接続し、Ｂ
ｉｐＴｒ Ｑ２５、Ｑ２６から成るカレントスイッチの
共通エミッタをＢｉｐＴｒ Ｑ２８のコレクタに接続
し、このＢｉｐＴｒ Ｑ２７、Ｑ２８から成るカレント
スイッチの共通エミッタに電流源Ｉ２３を接続し、ベー
スにはラッチ切換信号ＥＣＬＫ￣、ＥＣＬＫを入力して
いる。
とＱ２２のコレクタはそれぞれ共通接続される。Ｂｉｐ
Ｔｒ Ｑ２１、Ｑ２２から成るカレントスイッチの共通
エミッタをＢｉＰＴｒ Ｑ２７のコレクタに接続し、Ｂ
ｉｐＴｒ Ｑ２５、Ｑ２６から成るカレントスイッチの
共通エミッタをＢｉｐＴｒ Ｑ２８のコレクタに接続
し、このＢｉｐＴｒ Ｑ２７、Ｑ２８から成るカレント
スイッチの共通エミッタに電流源Ｉ２３を接続し、ベー
スにはラッチ切換信号ＥＣＬＫ￣、ＥＣＬＫを入力して
いる。
【０００７】次に、図７に示す回路の動作について説明
する。
する。
【０００８】ラッチ切換信号ＥＣＬＫ￣がハイレベル、
ＥＣＬＫがロウレベルの時、ＢｉｐＴｒ Ｑ２７がオン
し、ＢｉｐＴｒ Ｑ２８がオフとなり、ＢｉｐＴｒ Ｑ
２５、Ｑ２６からなるカレントスイッチはオフとなり、
電流源Ｉ２３の電流はＢｉｐＴｒ Ｑ２１、Ｑ２２から
なるカレントスイッチに供給される。
ＥＣＬＫがロウレベルの時、ＢｉｐＴｒ Ｑ２７がオン
し、ＢｉｐＴｒ Ｑ２８がオフとなり、ＢｉｐＴｒ Ｑ
２５、Ｑ２６からなるカレントスイッチはオフとなり、
電流源Ｉ２３の電流はＢｉｐＴｒ Ｑ２１、Ｑ２２から
なるカレントスイッチに供給される。
【０００９】この時、データ入力ＥＩＮ、ＥＩＮ￣が入
力されると、ＢｉｐＴｒ Ｑ２１またはＱ２２のうちハ
イレベル信号がベース入力とされる一方がオン（導通）
し、ロウレベル信号が入力される他方がオフ（非導通）
となり、負荷抵抗Ｒ２１、Ｒ２２のうちオン状態のＢｉ
ｐＴｒに接続された抵抗の電位降下は増大してそのコレ
クタ電位はロウレベルとなり、オフ状態のＢｉｐＴｒに
接続された抵抗の電位降下は小（ないし零）となってそ
のコレクタ電位はハイレベルとなり、これによりＢｉｐ
Ｔｒ Ｑ２１、Ｑ２２のコレクタ電位に電位差が発生
し、これをＢｉｐＴｒ Ｑ２３とＱ２４のエミッタフォ
ロワで受けて出力ＥＯＵＴ￣、ＥＯＵＴの電位差として
出力する。
力されると、ＢｉｐＴｒ Ｑ２１またはＱ２２のうちハ
イレベル信号がベース入力とされる一方がオン（導通）
し、ロウレベル信号が入力される他方がオフ（非導通）
となり、負荷抵抗Ｒ２１、Ｒ２２のうちオン状態のＢｉ
ｐＴｒに接続された抵抗の電位降下は増大してそのコレ
クタ電位はロウレベルとなり、オフ状態のＢｉｐＴｒに
接続された抵抗の電位降下は小（ないし零）となってそ
のコレクタ電位はハイレベルとなり、これによりＢｉｐ
Ｔｒ Ｑ２１、Ｑ２２のコレクタ電位に電位差が発生
し、これをＢｉｐＴｒ Ｑ２３とＱ２４のエミッタフォ
ロワで受けて出力ＥＯＵＴ￣、ＥＯＵＴの電位差として
出力する。
【００１０】この状態がラッチ回路のスルー状態であ
り、一般的なＥＣＬ論理バッファと同様な動作となる。
り、一般的なＥＣＬ論理バッファと同様な動作となる。
【００１１】ラッチ状態では、ラッチ切換信号ＥＣＬＫ
￣がロウレベル、ＥＣＬＫがハイレベルとなり、Ｂｉｐ
Ｔｒ Ｑ２５、Ｑ２６のカレントスイッチがオンとな
り、データ入力側のＢｉｐＴｒ Ｑ２１、Ｑ２２のカレ
ントスイッチはオフ状態となる。
￣がロウレベル、ＥＣＬＫがハイレベルとなり、Ｂｉｐ
Ｔｒ Ｑ２５、Ｑ２６のカレントスイッチがオンとな
り、データ入力側のＢｉｐＴｒ Ｑ２１、Ｑ２２のカレ
ントスイッチはオフ状態となる。
【００１２】カレントスイッチを構成するＢｉｐＴｒ
Ｑ２５、Ｑ２６のうち出力信号ＥＯＵＴをベースに帰還
入力するＢｉｐＴｒ Ｑ２５のコレクタはＢｉｐＴｒ
Ｑ２１のコレクタと接続されて出力信号ＥＯＵＴ￣をエ
ミッタから出力するエミッタフォロワ回路構成のＢｉｐ
Ｔｒ Ｑ２３のベースに入力され、出力信号ＥＯＵＴ￣
をベースに帰還入力するＢｉｐＴｒ Ｑ２６のコレクタ
はＢｉｐＴｒ Ｑ２２のコレクタと接続されて出力信号
ＥＯＵＴをエミッタから出力するエミッタフォロワ回路
構成のＢｉｐＴｒ Ｑ２４のベースに入力される。この
ため、コレクタ電位がロウレベル側のＢｉｐＴｒ Ｑ２
１又はＱ２２のコレクタに、コレクタを接続したＢｉｐ
Ｔｒ Ｑ２５又はＱ２６がオンするので、ラッチ状態と
なりデータを保持することができる（例えばＢｉｐＴｒ
Ｑ２１のコレクタ電位がロウレベルの時、ＢｉｐＴｒ
Ｑ２５がオンし、コレクタ電位はロウレベルに保持さ
れる）。
Ｑ２５、Ｑ２６のうち出力信号ＥＯＵＴをベースに帰還
入力するＢｉｐＴｒ Ｑ２５のコレクタはＢｉｐＴｒ
Ｑ２１のコレクタと接続されて出力信号ＥＯＵＴ￣をエ
ミッタから出力するエミッタフォロワ回路構成のＢｉｐ
Ｔｒ Ｑ２３のベースに入力され、出力信号ＥＯＵＴ￣
をベースに帰還入力するＢｉｐＴｒ Ｑ２６のコレクタ
はＢｉｐＴｒ Ｑ２２のコレクタと接続されて出力信号
ＥＯＵＴをエミッタから出力するエミッタフォロワ回路
構成のＢｉｐＴｒ Ｑ２４のベースに入力される。この
ため、コレクタ電位がロウレベル側のＢｉｐＴｒ Ｑ２
１又はＱ２２のコレクタに、コレクタを接続したＢｉｐ
Ｔｒ Ｑ２５又はＱ２６がオンするので、ラッチ状態と
なりデータを保持することができる（例えばＢｉｐＴｒ
Ｑ２１のコレクタ電位がロウレベルの時、ＢｉｐＴｒ
Ｑ２５がオンし、コレクタ電位はロウレベルに保持さ
れる）。
【００１３】この種の回路構成としては、例えば文献
（ＩＳＳＣＣ １９８９年、Ｄｉｇｅｓｔ ｏｆ Ｔｅ
ｃｈｎｉｃａｌ Ｐａｐｅｒｓ、第３８〜３９頁）等に
記載されている。
（ＩＳＳＣＣ １９８９年、Ｄｉｇｅｓｔ ｏｆ Ｔｅ
ｃｈｎｉｃａｌ Ｐａｐｅｒｓ、第３８〜３９頁）等に
記載されている。
【００１４】
【発明が解決しようとする課題】上記した従来のＥＣＬ
カレントスイッチを用いたラッチ回路では、その動作速
度を決める要因の一つに共通コレクタ端子の応答速度が
ある。この端子が高速に動作しないと、その後のエミッ
タフォロワで駆動能力を高くしても意味が無くなってし
まう（高速動作は達成できない）。
カレントスイッチを用いたラッチ回路では、その動作速
度を決める要因の一つに共通コレクタ端子の応答速度が
ある。この端子が高速に動作しないと、その後のエミッ
タフォロワで駆動能力を高くしても意味が無くなってし
まう（高速動作は達成できない）。
【００１５】しかしながら、ラッチ用のカレントスイッ
チが接続されるためこの端子の容量が増加してしまい高
速化に対する阻害要因となっている。
チが接続されるためこの端子の容量が増加してしまい高
速化に対する阻害要因となっている。
【００１６】さらに、ＢｉｐＴｒは単体の素子面積が大
きいためＢｉｐＴｒを数多く用いた回路例では、ラッチ
回路全体で占める面積大きくなってしまうという問題点
もある。
きいためＢｉｐＴｒを数多く用いた回路例では、ラッチ
回路全体で占める面積大きくなってしまうという問題点
もある。
【００１７】そして、ラッチ回路を２個使うレジスタ回
路を入出力に使用したクロックにより制御する同期式回
路や、データ入出力数を多くした他ビット化等の最近の
傾向を勘案した場合、チップ面積を決める大きな問題要
素になりつつある。
路を入出力に使用したクロックにより制御する同期式回
路や、データ入出力数を多くした他ビット化等の最近の
傾向を勘案した場合、チップ面積を決める大きな問題要
素になりつつある。
【００１８】本発明は、上記問題点に鑑みて為されたも
のであって、低振幅入力信号を扱うラッチ回路において
スルー動作での高速性と使用面積の低減を達成するラッ
チ回路を提供することを目的とする。
のであって、低振幅入力信号を扱うラッチ回路において
スルー動作での高速性と使用面積の低減を達成するラッ
チ回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、スルー動作用のカレントスイッチとして
作用するバイポーラトランジスタ対からなる第１の差動
対と、ラッチ動作用のカレントスイッチとして作用する
ＭＯＳトランジスタ対からなる第２の差動対と、を備
え、前記第１の差動対をなすバイポーラトランジスタ対
のコレクタと前記第２の差動対をなすＭＯＳトランジス
タ対のドレインとの各共通接続点をそれぞれ抵抗負荷素
子を介して電源に接続すると共に、前記各共通接続点か
ら直接に又は出力バッファを介して差動出力信号を取り
出し、前記差動出力信号を前記第２の差動対をなすＭＯ
Ｓトランジスタ対のゲートに帰還入力し、ラッチ動作を
制御する信号に基づき、前記第１及び第２の差動対に対
してそれぞれ電流を供給する第１、第２の電流源トラン
ジスタを相補的にオン／オフ制御する、ことを特徴とす
るラッチ回路を提供する。
め、本発明は、スルー動作用のカレントスイッチとして
作用するバイポーラトランジスタ対からなる第１の差動
対と、ラッチ動作用のカレントスイッチとして作用する
ＭＯＳトランジスタ対からなる第２の差動対と、を備
え、前記第１の差動対をなすバイポーラトランジスタ対
のコレクタと前記第２の差動対をなすＭＯＳトランジス
タ対のドレインとの各共通接続点をそれぞれ抵抗負荷素
子を介して電源に接続すると共に、前記各共通接続点か
ら直接に又は出力バッファを介して差動出力信号を取り
出し、前記差動出力信号を前記第２の差動対をなすＭＯ
Ｓトランジスタ対のゲートに帰還入力し、ラッチ動作を
制御する信号に基づき、前記第１及び第２の差動対に対
してそれぞれ電流を供給する第１、第２の電流源トラン
ジスタを相補的にオン／オフ制御する、ことを特徴とす
るラッチ回路を提供する。
【００２０】動作速度を決める素子としては、従来通り
のＢｉｐＴｒ素子を用いるものとし、速度的に余り重要
でない素子はＭＯＳＴｒを用いてラッチ回路を構成す
る。なお、高速性が要求される動作とは、スルー状態に
おける入力から出力までの遅延時間をいうものとする。
のＢｉｐＴｒ素子を用いるものとし、速度的に余り重要
でない素子はＭＯＳＴｒを用いてラッチ回路を構成す
る。なお、高速性が要求される動作とは、スルー状態に
おける入力から出力までの遅延時間をいうものとする。
【００２１】つまり、スルー動作用にはＢｉｐＴｒカレ
ントスイッチを用いるが、ラッチ動作用のカレントスイ
ッチはＭＯＳＴｒによる差動アンプに置き換える。
ントスイッチを用いるが、ラッチ動作用のカレントスイ
ッチはＭＯＳＴｒによる差動アンプに置き換える。
【００２２】さらに、これらカレントスイッチの電流切
換はそれぞれの電流源として接続したＭＯＳのゲート信
号をオン、オフすることで実現する。
換はそれぞれの電流源として接続したＭＯＳのゲート信
号をオン、オフすることで実現する。
【００２３】
【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。
を参照して説明する。
【００２４】
【実施形態１】図１に、本発明の一実施形態に係るラッ
チ回路を示す。図１を参照して、本実施形態に係るラッ
チ回路は、入力信号ＥＩＮ、ＥＩＮ￣をベース入力とし
たＢｉｐＴｒ Ｑ１、Ｑ２のコレクタＣ１、Ｃ２を、一
端が高位側電源ＶＣＣに接続された抵抗Ｒ１、Ｒ２の他
端をそれぞれ接続すると共に、エミッタフォロワ回路を
構成するＢｉｐＴｒ Ｑ３、Ｑ４のベースに接続する。
チ回路を示す。図１を参照して、本実施形態に係るラッ
チ回路は、入力信号ＥＩＮ、ＥＩＮ￣をベース入力とし
たＢｉｐＴｒ Ｑ１、Ｑ２のコレクタＣ１、Ｃ２を、一
端が高位側電源ＶＣＣに接続された抵抗Ｒ１、Ｒ２の他
端をそれぞれ接続すると共に、エミッタフォロワ回路を
構成するＢｉｐＴｒ Ｑ３、Ｑ４のベースに接続する。
【００２５】ＢｉｐＴｒ Ｑ３、Ｑ４のエミッタには電
流源Ｉ１、Ｉ２がそれぞれ接続され、また出力端子ＥＯ
ＵＴ￣、ＥＯＵＴに接続され、さらにＢｉｐＴｒ Ｑ
３、Ｑ４のエミッタはＭＯＳＴｒ Ｍ２、Ｍ１のゲート
にそれぞれ入力される。
流源Ｉ１、Ｉ２がそれぞれ接続され、また出力端子ＥＯ
ＵＴ￣、ＥＯＵＴに接続され、さらにＢｉｐＴｒ Ｑ
３、Ｑ４のエミッタはＭＯＳＴｒ Ｍ２、Ｍ１のゲート
にそれぞれ入力される。
【００２６】そして、ＭＯＳＴｒ Ｍ１、Ｍ２のドレイ
ンはそれぞれ負荷抵抗Ｒ１、Ｒ２に接続される共通節点
Ｃ１、Ｃ２に接続される。
ンはそれぞれ負荷抵抗Ｒ１、Ｒ２に接続される共通節点
Ｃ１、Ｃ２に接続される。
【００２７】ＢｉｐＴｒ Ｑ１、Ｑ２から成るスルー動
作用カレントスイッチの共通エミッタにはＭＯＳＴｒ
Ｍ３が接続され、ＭＯＳＴｒ Ｍ１、Ｍ２から成るラッ
チ動作用カレントスイッチの共通ソースにはＭＯＳＴｒ
Ｍ４が接続される。
作用カレントスイッチの共通エミッタにはＭＯＳＴｒ
Ｍ３が接続され、ＭＯＳＴｒ Ｍ１、Ｍ２から成るラッ
チ動作用カレントスイッチの共通ソースにはＭＯＳＴｒ
Ｍ４が接続される。
【００２８】このＭＯＳＴｒ Ｍ４、Ｍ３のゲートに
は、このラッチ回路の動作制御信号（クロック信号）Ｃ
ＬＫと、このクロック信号ＣＬＫのインバータＩＮＶを
介した反転信号と、がそれぞれ入力される。
は、このラッチ回路の動作制御信号（クロック信号）Ｃ
ＬＫと、このクロック信号ＣＬＫのインバータＩＮＶを
介した反転信号と、がそれぞれ入力される。
【００２９】また、ＭＯＳＴｒ Ｍ１、Ｍ２のうち出力
信号ＥＯＵＴをゲートに帰還入力するＭＯＳＴｒ Ｍ１
のドレインは節点Ｃ１にてＢｉｐＴｒ Ｑ１のコレクタ
と接続されて出力信号ＥＯＵＴ￣をエミッタから出力す
るエミッタフォロワ構成のＢｉｐＴｒ Ｑ３のベースに
入力され、出力信号ＥＯＵＴ￣をゲートに帰還入力する
ＭＯＳＴｒ Ｍ２のドレインは節点Ｃ２にてＢｉｐＴｒ
Ｑ２のコレクタと接続されて出力信号ＥＯＵＴをエミ
ッタから出力するエミッタフォロワ構成のＢｉｐＴｒ
Ｑ４のベースに入力されている。
信号ＥＯＵＴをゲートに帰還入力するＭＯＳＴｒ Ｍ１
のドレインは節点Ｃ１にてＢｉｐＴｒ Ｑ１のコレクタ
と接続されて出力信号ＥＯＵＴ￣をエミッタから出力す
るエミッタフォロワ構成のＢｉｐＴｒ Ｑ３のベースに
入力され、出力信号ＥＯＵＴ￣をゲートに帰還入力する
ＭＯＳＴｒ Ｍ２のドレインは節点Ｃ２にてＢｉｐＴｒ
Ｑ２のコレクタと接続されて出力信号ＥＯＵＴをエミ
ッタから出力するエミッタフォロワ構成のＢｉｐＴｒ
Ｑ４のベースに入力されている。
【００３０】次に、本実施形態に係るラッチ回路の動作
を説明する。
を説明する。
【００３１】ラッチ動作を制御する信号であるクロック
信号ＣＬＫがロウレベルの時、ＭＯＳＴｒ Ｍ４がオフ
しＭＯＳＴｒ Ｍ３がオンとなりスルー動作状態とな
る。
信号ＣＬＫがロウレベルの時、ＭＯＳＴｒ Ｍ４がオフ
しＭＯＳＴｒ Ｍ３がオンとなりスルー動作状態とな
る。
【００３２】ＭＯＳＴｒ Ｍ３のオン電流がＢｉｐＴｒ
Ｑ１、Ｑ２のカレントスイッチに供給され、この時の
データ入力ＥＩＮ、ＥＩＮ￣の電位差に従いＢｉｐＴｒ
Ｑ１またはＱ２の一方がオンし、他方がオフとなる。
Ｑ１、Ｑ２のカレントスイッチに供給され、この時の
データ入力ＥＩＮ、ＥＩＮ￣の電位差に従いＢｉｐＴｒ
Ｑ１またはＱ２の一方がオンし、他方がオフとなる。
【００３３】今、データ入力信号ＥＩＮがハイレベル、
ＥＩＮ￣がロウレベルであるものとすると、ＢｉｐＴｒ
Ｑ１がオンし抵抗Ｒ１に電流が流れ、節点Ｃ１の電位
をロウレベルに下げ、一方ＢｉｐＴｒ Ｑ２はオフ状態
であるため抵抗Ｒ２における電圧降下は生ぜず、節点Ｃ
２の電位は電源電位ＶＣＣに上昇してハイレベルとな
る。
ＥＩＮ￣がロウレベルであるものとすると、ＢｉｐＴｒ
Ｑ１がオンし抵抗Ｒ１に電流が流れ、節点Ｃ１の電位
をロウレベルに下げ、一方ＢｉｐＴｒ Ｑ２はオフ状態
であるため抵抗Ｒ２における電圧降下は生ぜず、節点Ｃ
２の電位は電源電位ＶＣＣに上昇してハイレベルとな
る。
【００３４】節点Ｃ１、Ｃ２の電位は、ＢｉｐＴｒ Ｑ
３、Ｑ４からなるエミッタフォロワで約０．８Ｖ電圧降
下され、出力信号ＥＯＵＴ￣、ＥＯＵＴがロウレベル、
ハイレベルとしてそれぞれ出力される。
３、Ｑ４からなるエミッタフォロワで約０．８Ｖ電圧降
下され、出力信号ＥＯＵＴ￣、ＥＯＵＴがロウレベル、
ハイレベルとしてそれぞれ出力される。
【００３５】このときの節点Ｃ１、Ｃ２の電位差をΔＶ
とすると、出力信号ＥＯＵＴ￣、ＥＯＵＴの電圧は次式
（1-a）、（1-b）のようになる。
とすると、出力信号ＥＯＵＴ￣、ＥＯＵＴの電圧は次式
（1-a）、（1-b）のようになる。
【００３６】 ＥＯＵＴ＝ＶＣＣ−０．８Ｖ …（1-a） ＥＯＵＴ￣＝ＶＣＣ−０．８Ｖ−ΔＶ …（1-b）
【００３７】次に、クロック信号ＣＬＫがハイレベルに
なると、ラッチ動作状態となり、ＭＯＳＴｒ Ｍ４がオ
ンし、ＭＯＳＴｒ Ｍ３はオフとなり、ＭＯＳＴｒ Ｍ
４のオン電流が差動対ＭＯＳＴｒ Ｍ１、Ｍ２に供給さ
れる。その際、データ出力ＥＯＵＴがハイレベル、ＥＯ
ＵＴ￣がロウレベルのとき、ＭＯＳＴｒ Ｍ１がオン
し、ＭＯＳＴｒ Ｍ２がオフするため、抵抗Ｒ１への電
流供給は維持され、節点Ｃ１の電位はロウレベルのまま
とされ、節点Ｃ２の電位はハイレベルと変わらず、電位
関係は安定し、ラッチ状態となる。
なると、ラッチ動作状態となり、ＭＯＳＴｒ Ｍ４がオ
ンし、ＭＯＳＴｒ Ｍ３はオフとなり、ＭＯＳＴｒ Ｍ
４のオン電流が差動対ＭＯＳＴｒ Ｍ１、Ｍ２に供給さ
れる。その際、データ出力ＥＯＵＴがハイレベル、ＥＯ
ＵＴ￣がロウレベルのとき、ＭＯＳＴｒ Ｍ１がオン
し、ＭＯＳＴｒ Ｍ２がオフするため、抵抗Ｒ１への電
流供給は維持され、節点Ｃ１の電位はロウレベルのまま
とされ、節点Ｃ２の電位はハイレベルと変わらず、電位
関係は安定し、ラッチ状態となる。
【００３８】ただし、安定にこのラッチ状態に入るため
には、従来のＢｉｐＴｒのカレントスイッチとは若干異
なる条件が必要とされる。
には、従来のＢｉｐＴｒのカレントスイッチとは若干異
なる条件が必要とされる。
【００３９】それは差動対ＭＯＳＴｒ Ｍ１、Ｍ２のゲ
ート入力であるデータ出力ＥＯＵＴ、ＥＯＵＴ￣の電位
差ΔＶをやや大きめに設定しなければならないことであ
り、ＭＯＳ差動増幅器がＢｉｐＴｒ増幅器に比べ、微少
電位差での能力に劣ること、差動対を構成する素子間で
の特性バラツキが大きいことが原因である。すなわち、
ＢｉｐＴｒでのΔＶが約０．２Ｖ以上なのに対し、ＭＯ
ＳＴｒでは約０．４〜０．５Ｖ以上は必要となる。
ート入力であるデータ出力ＥＯＵＴ、ＥＯＵＴ￣の電位
差ΔＶをやや大きめに設定しなければならないことであ
り、ＭＯＳ差動増幅器がＢｉｐＴｒ増幅器に比べ、微少
電位差での能力に劣ること、差動対を構成する素子間で
の特性バラツキが大きいことが原因である。すなわち、
ＢｉｐＴｒでのΔＶが約０．２Ｖ以上なのに対し、ＭＯ
ＳＴｒでは約０．４〜０．５Ｖ以上は必要となる。
【００４０】しかしながら、出力として要求とされる電
位差は、次段以降の回路により決まるので、どうしても
０．２〜０．３Ｖ程度の低振幅が必要される場合を除い
て、多くの応用例に対して本実施形態のラッチ回路は適
応可能となる。
位差は、次段以降の回路により決まるので、どうしても
０．２〜０．３Ｖ程度の低振幅が必要される場合を除い
て、多くの応用例に対して本実施形態のラッチ回路は適
応可能となる。
【００４１】高速に信号を伝達する必要があるのは、ス
ルー状態でのデータ入力ＥＩＮ、ＥＩＮ￣からデータ出
力ＥＯＵＴ、ＥＯＵＴ￣へのパスであり、この時の動作
速度はＭＯＳＴｒ Ｍ３、電流源Ｉ１、Ｉ２で設定され
る電流量が一定の条件では、出力負荷容量と節点Ｃ１、
Ｃ２の付加容量に強く依存する。
ルー状態でのデータ入力ＥＩＮ、ＥＩＮ￣からデータ出
力ＥＯＵＴ、ＥＯＵＴ￣へのパスであり、この時の動作
速度はＭＯＳＴｒ Ｍ３、電流源Ｉ１、Ｉ２で設定され
る電流量が一定の条件では、出力負荷容量と節点Ｃ１、
Ｃ２の付加容量に強く依存する。
【００４２】出力負荷は比較的大きな値となるのが一般
的なので、これに合わせて見えるＭＯＳＴｒ Ｍ１、Ｍ
２のゲート入力容量はあまり影響はしない（これは従来
のラッチ回路のベース入力容量についても同様であ
る）。
的なので、これに合わせて見えるＭＯＳＴｒ Ｍ１、Ｍ
２のゲート入力容量はあまり影響はしない（これは従来
のラッチ回路のベース入力容量についても同様であ
る）。
【００４３】これに対し、共通端子Ｃ１、Ｃ２の付加容
量は、ＢｉｐＴｒのコレクタ端子、ベース端子と抵抗で
あり、回路を構成する素子により決まってくる。この中
で、コレクタ端子は面積が大きいために、これによるＰ
−Ｎ接合容量は大きく、端子Ｃ１、Ｃ２の負荷容量のほ
とんどを占めている。
量は、ＢｉｐＴｒのコレクタ端子、ベース端子と抵抗で
あり、回路を構成する素子により決まってくる。この中
で、コレクタ端子は面積が大きいために、これによるＰ
−Ｎ接合容量は大きく、端子Ｃ１、Ｃ２の負荷容量のほ
とんどを占めている。
【００４４】本実施形態においては、コレクタ端子が上
記従来回路の２個に比べ１個になるため、この節点Ｃ
１、Ｃ２の付加容量を低減するという作用効果を有す
る。
記従来回路の２個に比べ１個になるため、この節点Ｃ
１、Ｃ２の付加容量を低減するという作用効果を有す
る。
【００４５】図６に、このＢｉｐＴｒとＭＯＳＴｒの代
表的な断面構造を示す。ＢｉｐＴｒのコレクタ領域はベ
ース、エミッタ拡散領域を包み込むように形成されてお
り大きな領域となり、この容量値はコレクタＮ−ｅｐｉ
（エピタキシャル層）と基板Ｐ−ｓｕｂとの間、および
ベースのＰ領域との間の接合容量として表される（見え
てくる）。
表的な断面構造を示す。ＢｉｐＴｒのコレクタ領域はベ
ース、エミッタ拡散領域を包み込むように形成されてお
り大きな領域となり、この容量値はコレクタＮ−ｅｐｉ
（エピタキシャル層）と基板Ｐ−ｓｕｂとの間、および
ベースのＰ領域との間の接合容量として表される（見え
てくる）。
【００４６】これに対し、ＭＯＳＴｒのドレイン領域は
基板表面付近に形成したｎ＋拡散層の小さな面積のみで
あり、これはＭＯＳＴｒがゲート（Ｇ）下の基板表面付
近のみに形成されること、およびドレインの面積は表面
からの電気的コンタクトを取り出す領域としての目的が
強いことに起因している。
基板表面付近に形成したｎ＋拡散層の小さな面積のみで
あり、これはＭＯＳＴｒがゲート（Ｇ）下の基板表面付
近のみに形成されること、およびドレインの面積は表面
からの電気的コンタクトを取り出す領域としての目的が
強いことに起因している。
【００４７】例えば設計ルールが０．６ミクロンクラス
のＢｉＣＭＯＳ製造技術のラッチ回路に用いられるサイ
ズ（消費電流量を同一にしている）にて、二つの素子を
比較すると、ＢｉｐＴｒのコレクタ容量は約１２０ｆＦ
であるのに対し、ＭＯＳＴｒのドレイン容量は約１５ｆ
Ｆであった。
のＢｉＣＭＯＳ製造技術のラッチ回路に用いられるサイ
ズ（消費電流量を同一にしている）にて、二つの素子を
比較すると、ＢｉｐＴｒのコレクタ容量は約１２０ｆＦ
であるのに対し、ＭＯＳＴｒのドレイン容量は約１５ｆ
Ｆであった。
【００４８】この容量値の低下が、図１に示したラッチ
回路における節点Ｃ１、Ｃ２の応答速度の改善に働き、
約２０％の遅延時間の改善を実現している。
回路における節点Ｃ１、Ｃ２の応答速度の改善に働き、
約２０％の遅延時間の改善を実現している。
【００４９】また、ＢｉｐＴｒは素子全体の面積も大き
くなるので、ＭＯＳＴｒに置き換えることにより、ラッ
チ回路全体の面積を縮小することができる。面積が小さ
くなる理由は、上記したコレクタ、ドレイン領域の面積
の違いに起因するものである。
くなるので、ＭＯＳＴｒに置き換えることにより、ラッ
チ回路全体の面積を縮小することができる。面積が小さ
くなる理由は、上記したコレクタ、ドレイン領域の面積
の違いに起因するものである。
【００５０】ラッチ回路全体で比較すると、上記従来の
ラッチ回路と比べ、約１０〜３０％は小さくすることが
可能になる。この面積縮小の効果は、各素子間の接続配
線長も短くするため、配線容量による信号の伝搬遅延も
改善できることになる。
ラッチ回路と比べ、約１０〜３０％は小さくすることが
可能になる。この面積縮小の効果は、各素子間の接続配
線長も短くするため、配線容量による信号の伝搬遅延も
改善できることになる。
【００５１】
【実施形態２】次に、本発明の第２の実施形態を図２を
参照して説明する。図２に示すように、本実施形態で
は、前記第１の実施形態に係るラッチ回路における節点
Ｃ１、Ｃ２を入力としたエミッタフォロワ回路の代わり
に、節点Ｃ１、Ｃ２にレベル変換回路ＬＣを接続し、振
幅をＭＯＳＴｒの信号レベルまで広げた出力信号ＭＯＵ
Ｔ、ＭＯＵＴ￣を出力としている。本実施形態は、次段
回路（不図示）にてＭＯＳＴｒレベルの信号を扱う場合
の回路となるが、この場合、ラッチ用のＭＯＳ差動対Ｍ
３１、Ｍ３２のゲートにフィードバックされる信号とし
て、出力信号ＭＯＵＴ、ＭＯＵＴ￣が用いられる。この
場合は節点Ｃ１、Ｃ２の電位振幅差ΔＶに依存せずに、
ＭＯＳ差動対Ｍ３１、Ｍ３２のゲート電位差として大き
な値が確保されることになり、前記第１の実施形態で説
明した出力振幅差ΔＶを大きめにするという条件が不要
とされる。
参照して説明する。図２に示すように、本実施形態で
は、前記第１の実施形態に係るラッチ回路における節点
Ｃ１、Ｃ２を入力としたエミッタフォロワ回路の代わり
に、節点Ｃ１、Ｃ２にレベル変換回路ＬＣを接続し、振
幅をＭＯＳＴｒの信号レベルまで広げた出力信号ＭＯＵ
Ｔ、ＭＯＵＴ￣を出力としている。本実施形態は、次段
回路（不図示）にてＭＯＳＴｒレベルの信号を扱う場合
の回路となるが、この場合、ラッチ用のＭＯＳ差動対Ｍ
３１、Ｍ３２のゲートにフィードバックされる信号とし
て、出力信号ＭＯＵＴ、ＭＯＵＴ￣が用いられる。この
場合は節点Ｃ１、Ｃ２の電位振幅差ΔＶに依存せずに、
ＭＯＳ差動対Ｍ３１、Ｍ３２のゲート電位差として大き
な値が確保されることになり、前記第１の実施形態で説
明した出力振幅差ΔＶを大きめにするという条件が不要
とされる。
【００５２】
【実施形態３】次に、本発明の第３の実施形態を図３を
参照して説明する。図３に示すように、本実施形態に係
るラッチ回路は、前記第１の実施形態に係るラッチ回路
のエミッタフォロワ回路において出力端子ＥＯＵＴ￣、
ＥＯＵＴと定電流源Ｉ４１、Ｉ４２との間に抵抗Ｒ４
３、Ｒ４４をそれぞれ挿入し、抵抗Ｒ４３、Ｒ４４を通
して電圧降下した信号をラッチ用のＭＯＳ差動対Ｍ４
２、Ｍ４１のゲートにそれぞれ入力している。
参照して説明する。図３に示すように、本実施形態に係
るラッチ回路は、前記第１の実施形態に係るラッチ回路
のエミッタフォロワ回路において出力端子ＥＯＵＴ￣、
ＥＯＵＴと定電流源Ｉ４１、Ｉ４２との間に抵抗Ｒ４
３、Ｒ４４をそれぞれ挿入し、抵抗Ｒ４３、Ｒ４４を通
して電圧降下した信号をラッチ用のＭＯＳ差動対Ｍ４
２、Ｍ４１のゲートにそれぞれ入力している。
【００５３】このように抵抗によりＭＯＳ差動対Ｍ４
２、Ｍ４１のゲート電圧を下げることにより、信号電位
差一定の条件ではＭＯＳ差動対Ｍ４２、Ｍ４１の増幅能
力を高くできる。
２、Ｍ４１のゲート電圧を下げることにより、信号電位
差一定の条件ではＭＯＳ差動対Ｍ４２、Ｍ４１の増幅能
力を高くできる。
【００５４】これは差動対を構成する二つのＭＯＳＴｒ
の能力（電流駆動能力）差が大きくなるためであり、こ
れにより、出力振幅ΔＶを小さくすることも可能とな
る。しかしながら、ゲート電圧を下げすぎると、ラッチ
動作用の電流源Ｍ４４のドレイン電圧が下がりすぎて電
流量が減少し、信号振幅自体を設計値より狭めてしま
う。このため、最適なゲート電圧となるように抵抗Ｒ４
３、Ｒ４４の抵抗値が設定される。
の能力（電流駆動能力）差が大きくなるためであり、こ
れにより、出力振幅ΔＶを小さくすることも可能とな
る。しかしながら、ゲート電圧を下げすぎると、ラッチ
動作用の電流源Ｍ４４のドレイン電圧が下がりすぎて電
流量が減少し、信号振幅自体を設計値より狭めてしま
う。このため、最適なゲート電圧となるように抵抗Ｒ４
３、Ｒ４４の抵抗値が設定される。
【００５５】
【実施形態４】次に、本発明の第４の実施形態を図４を
参照して説明する。図４を参照して、本実施形態に係る
ラッチ回路は、図１に示した前記第１の実施形態に係る
ラッチ回路におけるエミッタフォロワ回路を省略してお
り、前記第１の実施形態における節点Ｃ１、Ｃ２が出力
端子ＥＯＵＴ￣、ＥＯＵＴに接続されている。
参照して説明する。図４を参照して、本実施形態に係る
ラッチ回路は、図１に示した前記第１の実施形態に係る
ラッチ回路におけるエミッタフォロワ回路を省略してお
り、前記第１の実施形態における節点Ｃ１、Ｃ２が出力
端子ＥＯＵＴ￣、ＥＯＵＴに接続されている。
【００５６】そして、ラッチ動作用のＭＯＳＴｒ差動対
Ｍ５１、Ｍ５２のゲートにはデータ出力ＥＯＵＴ、ＥＯ
ＵＴ￣が入力されている。
Ｍ５１、Ｍ５２のゲートにはデータ出力ＥＯＵＴ、ＥＯ
ＵＴ￣が入力されている。
【００５７】本実施形態においては、ＢｉｐＴｒによる
エミッタフォロワが省略されているため出力負荷容量が
大きい場合は不利だが、比較的低負荷ならば素子数の削
減および消費電流の削減が可能となる。
エミッタフォロワが省略されているため出力負荷容量が
大きい場合は不利だが、比較的低負荷ならば素子数の削
減および消費電流の削減が可能となる。
【００５８】
【実施形態５】本発明の第５の実施例を図５を参照して
説明する。本実施形態は、図４を参照して説明した前記
第４の実施形態に係るラッチ回路ＥＬを２個設け、これ
らのラッチ回路に対し制御信号ＣＬＫは共通に与え、二
つのラッチ回路のそれぞれに個別のデータ入力ＥＩＮ
１、ＥＩＮ１￣、およびＥＩＮ２、ＥＩＮ２￣を入力
し、二つのラッチ回路はＥ１￣、Ｅ１、およびＥ２￣、
Ｅ２を出力する。
説明する。本実施形態は、図４を参照して説明した前記
第４の実施形態に係るラッチ回路ＥＬを２個設け、これ
らのラッチ回路に対し制御信号ＣＬＫは共通に与え、二
つのラッチ回路のそれぞれに個別のデータ入力ＥＩＮ
１、ＥＩＮ１￣、およびＥＩＮ２、ＥＩＮ２￣を入力
し、二つのラッチ回路はＥ１￣、Ｅ１、およびＥ２￣、
Ｅ２を出力する。
【００５９】これら出力Ｅ１￣、Ｅ１、およびＥ２￣、
Ｅ２は、ダブルエミッタ型のＢｉｐＴｒ Ｑ６１〜Ｑ６
４からなるエミッタフォロワ回路にそれぞれ入力され、
正負の論理の組み合わせにより、ワイヤードＯＲの論理
回路を構成し、エミッタフォロワ回路の出力がＥＯＵＴ
１￣〜ＥＯＵＴ４￣とされ、入力信号の組み合わせによ
り４本の出力のうち１本のみをロウレベルとし、他の３
本をハイレベルとする。
Ｅ２は、ダブルエミッタ型のＢｉｐＴｒ Ｑ６１〜Ｑ６
４からなるエミッタフォロワ回路にそれぞれ入力され、
正負の論理の組み合わせにより、ワイヤードＯＲの論理
回路を構成し、エミッタフォロワ回路の出力がＥＯＵＴ
１￣〜ＥＯＵＴ４￣とされ、入力信号の組み合わせによ
り４本の出力のうち１本のみをロウレベルとし、他の３
本をハイレベルとする。
【００６０】このデコーダ回路動作は、制御信号ＣＬＫ
がロウの時のスルー状態における動きであり、制御信号
ＣＬＫがハイレベルでは入力信号がそれぞれのラッチ回
路でラッチされるためデコーダ出力も固定される。
がロウの時のスルー状態における動きであり、制御信号
ＣＬＫがハイレベルでは入力信号がそれぞれのラッチ回
路でラッチされるためデコーダ出力も固定される。
【００６１】ワイヤードＯＲの電流源はＩ６１〜Ｉ６４
の４個であり、従来のラッチ回路２個分と等しい。すな
わち、本実施形態によれば、消費する電流は増加させる
ことなくラッチ回路にデコーダ回路を組み込むことを可
能とするという作用効果を奏するものである。
の４個であり、従来のラッチ回路２個分と等しい。すな
わち、本実施形態によれば、消費する電流は増加させる
ことなくラッチ回路にデコーダ回路を組み込むことを可
能とするという作用効果を奏するものである。
【００６２】
【発明の効果】以上説明したように、本発明によれば、
ＢｉｐＴｒを用いた低振幅入力のラッチ回路において、
スルー動作用のカレントスイッチにはＢｉｐＴｒ差動対
を用い、ラッチ動作用のカレントスイッチにはＭＯＳＴ
ｒ差動対を用いることにより、それぞれの共通抵抗負荷
に接続している共通節点に付加される容量を削減するこ
とが可能となり、スルー状態での入力から出力エミッタ
フォロワを通した遅延時間にて、従来技術と比べ例えば
約２０％もの高速化を達成することができる。
ＢｉｐＴｒを用いた低振幅入力のラッチ回路において、
スルー動作用のカレントスイッチにはＢｉｐＴｒ差動対
を用い、ラッチ動作用のカレントスイッチにはＭＯＳＴ
ｒ差動対を用いることにより、それぞれの共通抵抗負荷
に接続している共通節点に付加される容量を削減するこ
とが可能となり、スルー状態での入力から出力エミッタ
フォロワを通した遅延時間にて、従来技術と比べ例えば
約２０％もの高速化を達成することができる。
【００６３】同時に、本発明によれば、ラッチ動作用の
カレントスイッチのＢｉｐＴｒ素子をＭＯＳＴｒ素子に
置き換えたことによりレイアウト上の面積の削減も可能
となる。
カレントスイッチのＢｉｐＴｒ素子をＭＯＳＴｒ素子に
置き換えたことによりレイアウト上の面積の削減も可能
となる。
【００６４】さらに、本発明によれば、エミッタフォロ
ワを省略し、上記共通節点をラッチ用ＭＯＳＴｒのゲー
トに直接入力することにより、素子数の削減と消費電流
の削減が可能とされる。また、例えば、本発明に係るラ
ッチ回路をＢｉｐＴｒのワイヤードＯＲ論理回路と組み
合わせることにより、消費電流の増大を抑えたラッチ付
きデコーダ回路が容易に構成できる。
ワを省略し、上記共通節点をラッチ用ＭＯＳＴｒのゲー
トに直接入力することにより、素子数の削減と消費電流
の削減が可能とされる。また、例えば、本発明に係るラ
ッチ回路をＢｉｐＴｒのワイヤードＯＲ論理回路と組み
合わせることにより、消費電流の増大を抑えたラッチ付
きデコーダ回路が容易に構成できる。
【図１】本発明の第１の実施形態の構成を示す図であ
る。
る。
【図２】本発明の第２の実施形態の構成を示す図であ
る。
る。
【図３】本発明の第３の実施形態の構成を示す図であ
る。
る。
【図４】本発明の第４の実施形態の構成を示す図であ
る。
る。
【図５】本発明の第５の実施形態の構成を示す図であ
る。
る。
【図６】本発明を説明するための図であり、一般的なバ
イポーラトランジスタとＭＯＳトランジスタの断面構造
を示す図である。
イポーラトランジスタとＭＯＳトランジスタの断面構造
を示す図である。
【図７】従来例を示すラッチ回路の接続を示す図であ
る。
る。
Ｂ ベース電極 Ｃ コレクタ電極 ＣＬＫ、ＥＣＬＫ、ＥＣＬＫ￣ ラッチ制御信号 Ｄ ドレイン電極 Ｅ エミッタ電極 ＥＬ ラッチ回路 ＥＩＮ、ＥＩＮ１、ＥＩＮ２、ＥＩＮ￣、ＥＩＮ１￣、
ＥＩＮ２￣ 入力信号 ＥＯＵＴ、ＥＯＵＴ￣、ＥＯＵＴ１￣〜ＥＯＵＴ４￣、
ＭＯＵＴ、ＭＯＵＴ出力信号 Ｇ ゲート電極 Ｉ１〜Ｉ６４ 定電流源 ＩＮＶ インバータ回路 Ｍ１〜Ｍ５４ ＭＯＳトランジスタ Ｐ、Ｐ−Ｗｅｌｌ、Ｐ−ｓｕｂ ｐ型不純物拡散層 Ｑ１〜Ｑ６４ バイポーラトランジスタ Ｒ１〜Ｒ４４ 抵抗 Ｓ ソース電極 ＳｉＯ2 酸化シリコン絶縁層 ｎ＋、Ｎ−ｅｐｉ ｎ型不純物拡散層
ＥＩＮ２￣ 入力信号 ＥＯＵＴ、ＥＯＵＴ￣、ＥＯＵＴ１￣〜ＥＯＵＴ４￣、
ＭＯＵＴ、ＭＯＵＴ出力信号 Ｇ ゲート電極 Ｉ１〜Ｉ６４ 定電流源 ＩＮＶ インバータ回路 Ｍ１〜Ｍ５４ ＭＯＳトランジスタ Ｐ、Ｐ−Ｗｅｌｌ、Ｐ−ｓｕｂ ｐ型不純物拡散層 Ｑ１〜Ｑ６４ バイポーラトランジスタ Ｒ１〜Ｒ４４ 抵抗 Ｓ ソース電極 ＳｉＯ2 酸化シリコン絶縁層 ｎ＋、Ｎ−ｅｐｉ ｎ型不純物拡散層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 3/286 H03F 3/45 H03K 3/356 H03K 19/01
Claims (7)
- 【請求項１】ベースを第１、及び第２のデータ入力端子
にそれぞれ接続すると共に、コレクタを第１、及び第２
の抵抗負荷素子にそれぞれ接続し、エミッタを共通接続
してなる第１、及び第２のバイポーラトランジスタから
なる第１の差動対と、前記第１、及び第２のバイポーラトランジスタ のコレク
タにドレインをそれぞれ接続し、ソースを共通接続して
なる第１、及び第２のＭＯＳトランジスタからなる第２
の差動対と、前記第１のバイポーラトランジスタのコレクタと前記第
１のＭＯＳトランジスタとの接続点、及び、前記第２の
バイポーラトランジスタのコレクタと前記第２のＭＯＳ
トランジスタとの接続点から、それぞれ、第１、及び第
２の出力信号を取り出すとともに、前記第１、及び第２
の出力信号を、それぞれ前記第２、及び第１のＭＯＳト
ランジスタのゲートに入力し、 前記第１、及び第２の差動対にそれぞれ電流を供給する
第１、及び第２の電流源をオン・オフ制御する回路手段
と、 を含むことを特徴とするラッチ回路。 - 【請求項２】ベースを第１、及び第２のデータ入力端子
にそれぞれ接続すると共に、コレクタを第１、及び第２
の抵抗負荷素子にそれぞれ接続し、エミッタを共通接続
してなる第１、及び第２のバイポーラトランジスタから
なる第１の差動対と、前記第１、及び第２のバイポーラトランジスタ のコレク
タにドレインをそれぞれ接続し、ソースを共通接続して
なる第１、及び第２のＭＯＳトランジスタからなる第２
の差動対と、前記第１のバイポーラトランジスタのコレクタと前記第
１のＭＯＳトランジスタとの接続点、及び、前記第２の
バイポーラトランジスタのコレクタと前記第２のＭＯＳ
トランジスタとの接続点 を、それぞれベースに接続し、
エミッタから第１、及び第２の出力信号を取り出してな
るエミッタフォロワ構成の第３、及び第４のバイポーラ
トランジスタと、 前記第１、及び第２の差動対にそれぞれ電流を供給する
第１、及び第２の電流源をオン・オフ制御する回路手段
と、 を備え、 前記第３、及び第４のバイポーラトランジスタのエミッ
タを、前記第２、及び第１のＭＯＳトランジスタのゲー
トにそれぞれ接続したことを特徴とするラッチ回路。 - 【請求項３】ベースを第１、及び第２のデータ入力端子
にそれぞれ接続すると共に、コレクタを第１、及び第２
の抵抗負荷素子にそれぞれ接続し、エミッタを共通接続
してなる第１、及び第２のバイポーラトランジスタから
なる第１の差動対と、前記第１、及び第２のバイポーラトランジスタのコレク
タにドレインをそれぞれ接続し、ソースを共通接続して
なる第１、及び第２のＭＯＳトランジスタからなる第２
の差動対と 、前記第１のバイポーラトランジスタのコレクタと前記第
１のＭＯＳトランジスタとの接続点電位、及び、前記第
２のバイポーラトランジスタのコレクタと前記第２のＭ
ＯＳトランジスタとの接続点電位を、それぞれ第１、及
び第２の入力端から入力し、所定の振幅レベルにレベル
変換 するレベル変換手段と、前記第１、及び第２の差動対にそれぞれ電流を供給する
第１、及び第２の電流源をオン・オフ制御する回路手段
と 、を備え 、前記レベル変換手段の第１、及び第２の出力端から、第
１、及び第２の出力信号を取り出すと共に 、前記レベル
変換手段の前記第１、及び第２の出力端を、前記第２、
及び第１のＭＯＳトランジスタのゲートにそれぞれ接続
したことを特徴とするラッチ回路。 - 【請求項４】前記第３、及び第４のバイポーラトランジ
スタのエミッタにそれぞれ第３、及び第４の抵抗素子を
接続し、前記第３、及び第４の抵抗素子により電圧降下
した信号を、前記第２、及び第１のＭＯＳトランジスタ
のゲートにそれぞれ入力することを特徴とする請求項２
記載のラッチ回路。 - 【請求項５】ベースを第１、及び第２のデータ入力端子
にそれぞれ接続すると共に、コレクタを第１、及び第２
の抵抗負荷素子にそれぞれ接続し、エミッタを共通接続
してなる第１、及び第２のバイポーラトランジスタから
なる第１の差動対と、前記第１、及び第２のバイポーラトランジスタのコレク
タにドレインをそれぞれ接続し、ソースを共通接続して
なる第１、及び第２のＭＯＳトランジスタからなる第２
の差動対と 、前記第１のバイポーラトランジスタのコレクタと前記第
１のＭＯＳトランジスタとの接続点、及び、前記第２の
バイポーラトランジスタのコレクタと前記第２のＭＯＳ
トランジスタとの接続点を、それぞれ、第１、及び第２
の出力信号端子に接続し、且つ、前記第１、及び第２の
出力信号端子を、それぞれ、前記第２、及び第１のＭＯ
Ｓトランジスタのゲートに接続し、 前記第１、及び第２の差動対にそれぞれ電流を供給する
第１、及び第２の電流源をオン・オフ制御する回路手段
と、 を含む ことを特徴とするラッチ回路。 - 【請求項６】請求項５記載のラッチ回路を複数備え、前
記複数のラッチ回路の出力をエミッタを共通に接続した
バイポーラトランジスタからなるワイヤードオア論理回
路を接続したことを特徴とするデコーダ機能付きラッチ
回路。 - 【請求項７】スルー動作用のカレントスイッチとして作
用するバイポーラトランジスタ対からなる第１の差動対
と、 ラッチ動作用のカレントスイッチとして作用するＭＯＳ
トランジスタ対からなる第２の差動対と、を備え、 前記第１の差動対をなすバイポーラトランジスタ対のコ
レクタと前記第２の差動対をなすＭＯＳトランジスタ対
のドレインとの各共通接続点をそれぞれ抵抗負荷素子を
介して電源に接続すると共に、前記各共通接続点から直
接に又は出力バッファを介して差動出力信号を取り出
し、前記差動出力信号を前記第２の差動対をなすＭＯＳ
トランジスタ対のゲートに帰還入力し、 ラッチ動作を制御する信号に基づき、前記第１及び第２
の差動対に対してそれぞれ電流を供給する第１、第２の
電流源トランジスタを相補的にオン／オフ制御する、こ
とを特徴とするラッチ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32362795A JP3149759B2 (ja) | 1995-11-17 | 1995-11-17 | ラッチ回路 |
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