JPS59221A - 双安定マルチバイブレ−タ回路 - Google Patents
双安定マルチバイブレ−タ回路Info
- Publication number
- JPS59221A JPS59221A JP58089306A JP8930683A JPS59221A JP S59221 A JPS59221 A JP S59221A JP 58089306 A JP58089306 A JP 58089306A JP 8930683 A JP8930683 A JP 8930683A JP S59221 A JPS59221 A JP S59221A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- terminal
- transistors
- terminals
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
従来技術および産業上の利用分野
本発明は、モノリシック集積回路に集積化でき、優先状
態にバイアスし得る出力端子を有する双安定マルチバイ
ブレータ回路に関するものである。
態にバイアスし得る出力端子を有する双安定マルチバイ
ブレータ回路に関するものである。
このような回路は例えば高速印刷装置用の制御回路や自
動車エンジン用の最近の電子噴射装置に用いることがで
きる。
動車エンジン用の最近の電子噴射装置に用いることがで
きる。
双安定マルチバイブレータは既知のように、２つの可能
な安定内部状態（これらは通常記号”０″および”１”
で表わされる）によって特徴づけられる順次論理回路網
素子であり、これらの内部状態は値０および１のみをと
りうる出力変数によって表わされる出力端子の２つの各
別の状態と関連する。双安？−ルチバイブレータの内部
状態および出力状態は、値１および０のみをとりつる入
力端子の状態を表わす入力変数と関連する入力関数とし
て変化する。
な安定内部状態（これらは通常記号”０″および”１”
で表わされる）によって特徴づけられる順次論理回路網
素子であり、これらの内部状態は値０および１のみをと
りうる出力変数によって表わされる出力端子の２つの各
別の状態と関連する。双安？−ルチバイブレータの内部
状態および出力状態は、値１および０のみをとりつる入
力端子の状態を表わす入力変数と関連する入力関数とし
て変化する。
双安定マルチパイブレークの種々の型は、双安定状態自
体が入力状態或いＦ′ｉ特定の論理関数によっていかに
して決まるかに応じてまた入力の個数に応じて区別する
ことができる。種々のファクタに基づいていかなる技術
や素子を用いるか、また実際の論理関数をいかに維持す
るかに応じて、回路に用いうる双安定マルチバイブレー
タの種類が決まる。
体が入力状態或いＦ′ｉ特定の論理関数によっていかに
して決まるかに応じてまた入力の個数に応じて区別する
ことができる。種々のファクタに基づいていかなる技術
や素子を用いるか、また実際の論理関数をいかに維持す
るかに応じて、回路に用いうる双安定マルチバイブレー
タの種類が決まる。
論理回路に用いるのに％に適した電子素子はトランジス
タである。ａａにバイアスされたトランジスタは実際に
、高電圧および□□□１！流状態から低電圧および高電
流状態に或いはその逆に交互に駆動せしめることができ
る。実質上第１の状態ではトランジスタはエミッタおよ
びコレクタ端子間で開路状態（遮断状態すなわち”オフ
”状蝉すなわち０”状態）にあり、第２の状態ではトラ
ンジスタは短絡回路状態（導通状態すなわち゛オン”状
態すなわち゛１″状態）にある。従って、コレクターエ
ばツタ電圧を、正論理による前述したトランジスタの２
つの異なる状態に相当する値０および１と関連する出力
変数として用いることができる。
タである。ａａにバイアスされたトランジスタは実際に
、高電圧および□□□１！流状態から低電圧および高電
流状態に或いはその逆に交互に駆動せしめることができ
る。実質上第１の状態ではトランジスタはエミッタおよ
びコレクタ端子間で開路状態（遮断状態すなわち”オフ
”状蝉すなわち０”状態）にあり、第２の状態ではトラ
ンジスタは短絡回路状態（導通状態すなわち゛オン”状
態すなわち゛１″状態）にある。従って、コレクターエ
ばツタ電圧を、正論理による前述したトランジスタの２
つの異なる状態に相当する値０および１と関連する出力
変数として用いることができる。
“オフ”状態および“オン”状態を有する理悲的なスイ
ッチの作動に最も近似したトランジスタの作動モードは
、トランジスタが閉状態で飽和作動し、開状態で遮断す
るものである。トランジスタは、ベース−エミッタ電圧
を適切に変えることにより飽和および遮断の２つの異な
る状態に駆動しうる０従ってこのベースーエばツタ電圧
を入力変数として用いることができる。
ッチの作動に最も近似したトランジスタの作動モードは
、トランジスタが閉状態で飽和作動し、開状態で遮断す
るものである。トランジスタは、ベース−エミッタ電圧
を適切に変えることにより飽和および遮断の２つの異な
る状態に駆動しうる０従ってこのベースーエばツタ電圧
を入力変数として用いることができる。
飽和状態を決定するベース−エイツタ電圧レベルは飽和
状態とは全く別個の遮断状態を決定するベース−エミッ
タ電圧よりも大きく、従って出力変数に対して用いたの
と同じ正論理で、出力の値０および１を飽和の場合の入
力変数（高ベース−エミッタ電圧）および遮断の場合の
入力変数（低ペースーエはツタ電圧）とそれぞれ関連さ
せることができる。
状態とは全く別個の遮断状態を決定するベース−エミッ
タ電圧よりも大きく、従って出力変数に対して用いたの
と同じ正論理で、出力の値０および１を飽和の場合の入
力変数（高ベース−エミッタ電圧）および遮断の場合の
入力変数（低ペースーエはツタ電圧）とそれぞれ関連さ
せることができる。
回路に用いるのに最も簡単で経済的な種類の双安定マル
チバイブレータは、セット（作動）およびリセット（ゼ
ロセット）を表わす文字ＳおよびＲで示される２つの入
力端子と、内部状態と＊接一致する出力状態の出力端子
とを有するＲ３型として知られているものである。Ｒ８
型の双安定マルチバイブレータの双方の入力変数が値０
であるものとすると、内部状態は変化しないままに維持
さｎる０入力端子Ｓにおける変数が値０で入力端子Ｒに
おける変数が値１であるものとすると、双安定マルチバ
イブレータは前の状特にかかわらず出力の値０に相当す
る状態″′０＃となり、入力端子Ｓにおける変数が値ｌ
で入力端子Ｒにおける変数が値０であるものとすると、
双安定マルチノ（イブレータＶｉ曲の状態にかかわらず
出力の値１に相当するａｐ”ｉ”となる。２つの入力変
数が同時釦値１を有する状態では双安定マルチバイブレ
ータの状態は短足されない。
チバイブレータは、セット（作動）およびリセット（ゼ
ロセット）を表わす文字ＳおよびＲで示される２つの入
力端子と、内部状態と＊接一致する出力状態の出力端子
とを有するＲ３型として知られているものである。Ｒ８
型の双安定マルチバイブレータの双方の入力変数が値０
であるものとすると、内部状態は変化しないままに維持
さｎる０入力端子Ｓにおける変数が値０で入力端子Ｒに
おける変数が値１であるものとすると、双安定マルチバ
イブレータは前の状特にかかわらず出力の値０に相当す
る状態″′０＃となり、入力端子Ｓにおける変数が値ｌ
で入力端子Ｒにおける変数が値０であるものとすると、
双安定マルチノ（イブレータＶｉ曲の状態にかかわらず
出力の値１に相当するａｐ”ｉ”となる。２つの入力変
数が同時釦値１を有する状態では双安定マルチバイブレ
ータの状態は短足されない。
既知のように、Ｒ８型の双安定マルチバイブレータＦｉ
２つの主トランジスタと２つの補助トランジスタとを有
する回路を以って構成することができ、各主トランジス
タのコレクタＦｉ、適肖な抵抗を経て他方の主トランジ
スタのベースに且つ供給電圧発生器の第１の極に接続さ
れておシ、＠記の２つの補助トランジスタのコレクタは
２つの主トランジスタのベースにそれぞれ接続されてお
り、こｎら補助トランジスタの工εツタは供給電圧発生
器の第２の極に接続されている。
２つの主トランジスタと２つの補助トランジスタとを有
する回路を以って構成することができ、各主トランジス
タのコレクタＦｉ、適肖な抵抗を経て他方の主トランジ
スタのベースに且つ供給電圧発生器の第１の極に接続さ
れておシ、＠記の２つの補助トランジスタのコレクタは
２つの主トランジスタのベースにそれぞれ接続されてお
り、こｎら補助トランジスタの工εツタは供給電圧発生
器の第２の極に接続されている。
２つの主トランジスタの一方のコレクタ端子間変数が生
せしめられる双安定マルチバイブレータの第１の出力端
子を構成する。２つの補助トランジスタのベース端子は
入力端子ＳおよびＲを構成゛する。他方の主トランジス
タのコレクタ端子は、入力端子ＳおよびＲの状態が０，
０或いは０、ｌ或いは１．０の際に第１の出力端子にお
ける変数の補数を生じる第２の出力端子を構成する。
せしめられる双安定マルチバイブレータの第１の出力端
子を構成する。２つの補助トランジスタのベース端子は
入力端子ＳおよびＲを構成゛する。他方の主トランジス
タのコレクタ端子は、入力端子ＳおよびＲの状態が０，
０或いは０、ｌ或いは１．０の際に第１の出力端子にお
ける変数の補数を生じる第２の出力端子を構成する。
現在のいくつかの技術的適用分野、例えば高速印刷装置
用の制御回路や自動車エンジン用の電子噴射装置におい
ては、常規作動状態で双安定マルチバイブレータの状態
を決定する入力変数がとる値にかかわらず、優先状態に
もバイアスしうる出力端子を有する双安定マルチバイブ
レータをモノリシック集積回路に集積化でき、しかも産
業上の点からしてＲ８型の双安定マルチバイブレータと
同様に経済的に製造しうるようにすることが条件とされ
ている。
用の制御回路や自動車エンジン用の電子噴射装置におい
ては、常規作動状態で双安定マルチバイブレータの状態
を決定する入力変数がとる値にかかわらず、優先状態に
もバイアスしうる出力端子を有する双安定マルチバイブ
レータをモノリシック集積回路に集積化でき、しかも産
業上の点からしてＲ８型の双安定マルチバイブレータと
同様に経済的に製造しうるようにすることが条件とされ
ている。
発明の目的
本発明の目的は、上述した条件を満足する前述した種類
の双安定マルチバイブレータを傍供せんとするにある 発明の構成 本発明は、出力端子と、常規作動状態で前記の出力端子
の状態を決定する入力端子と、これら入力端子の状態に
かかわらず前記の出力端子を優先状態にバイアスする回
路手段とを具えたことを特徴とする。
の双安定マルチバイブレータを傍供せんとするにある 発明の構成 本発明は、出力端子と、常規作動状態で前記の出力端子
の状態を決定する入力端子と、これら入力端子の状態に
かかわらず前記の出力端子を優先状態にバイアスする回
路手段とを具えたことを特徴とする。
本発明によれば、常規作動状態において双安定マルチバ
イブレータの状態を決定する入力変数がとる値にかかわ
らず優先状態にもバイアスしうる出力端子を有し、モノ
リシック集積回路に集積化でき、産業上の点からして経
済的な双安定マルチバイブレータを得ることができる。
イブレータの状態を決定する入力変数がとる値にかかわ
らず優先状態にもバイアスしうる出力端子を有し、モノ
リシック集積回路に集積化でき、産業上の点からして経
済的な双安定マルチバイブレータを得ることができる。
図面につき本発明を説明する。
デ１図に示す本発明の一例の双安定マルチバイブレータ
はｎｐｎ型の第１．第２、第８および第４バイポーラト
ランジスタＴ□、Ｔ、、Ｔ８ｔｒよびＴ。
はｎｐｎ型の第１．第２、第８および第４バイポーラト
ランジスタＴ□、Ｔ、、Ｔ８ｔｒよびＴ。
を有する。トランジスタＴ１のコレクタは抵抗Ｒ０を経
て供給電圧発生器の正極十：ｖａａに接続するとともに
抵抗Ｒ□、を経てトランジスタＴ８のベースに接続スる
。トランジスタＴ、のコレクタは抵抗Ｒ８を経て前記の
正極＋Ｖｏｏ Ｋ接続するとと４に抵抗Ｒを経てトラン
ジスタＴ１のベースに接続する。
て供給電圧発生器の正極十：ｖａａに接続するとともに
抵抗Ｒ□、を経てトランジスタＴ８のベースに接続スる
。トランジスタＴ、のコレクタは抵抗Ｒ８を経て前記の
正極＋Ｖｏｏ Ｋ接続するとと４に抵抗Ｒを経てトラン
ジスタＴ１のベースに接続する。
１
トランジスタＴｂよびＴ、のベースはトラン９スタＴ
およびＴ、のコレクタにそれぞれ接続し、これらトラ、
シフ、Ｔ８およびＴ、のエイツタは供給電圧発生器の負
極−Ｖ。ｏＫ接続する。トランジスタＴ１．Ｔ、、Ｔ８
およびＴ４けこれらの接続絆とともＫＨ２型の双安定マ
ルチバイブレータを構成シ、ソのトランジスタＴ８およ
びＴ、のベースがＳ（セット）およびＲ（リセット）で
それぞれ示しである入力端子を七れぞれ構成し５、トラ
ンジスタＴ□およびＴ、のコレクタが出力端子Ｑおよび
Φをそれぞｔ′Ｌ構成する０第１図の１ルチバイブレー
タは更に、 ｎｐｎ型の第６および第６パイボーラトラ
ンジスタＴ、およびＴ６を有している。トランジスタＴ
およびＴ８の工きツタとトランジスタＴ６のベースト
ハトランジスタＴ、のコレクタに接続し、トランジスタ
Ｔ６のコレクタはトランジスタＴ０のベースとトランジ
スタＴ、のコレクタとの間の接続点に接続し、トランジ
スタＴ、およびＴ６の工はツタは負極−Ｖ。０に接続す
る。トランジスタＴ。
およびＴ、のコレクタにそれぞれ接続し、これらトラ、
シフ、Ｔ８およびＴ、のエイツタは供給電圧発生器の負
極−Ｖ。ｏＫ接続する。トランジスタＴ１．Ｔ、、Ｔ８
およびＴ４けこれらの接続絆とともＫＨ２型の双安定マ
ルチバイブレータを構成シ、ソのトランジスタＴ８およ
びＴ、のベースがＳ（セット）およびＲ（リセット）で
それぞれ示しである入力端子を七れぞれ構成し５、トラ
ンジスタＴ□およびＴ、のコレクタが出力端子Ｑおよび
Φをそれぞｔ′Ｌ構成する０第１図の１ルチバイブレー
タは更に、 ｎｐｎ型の第６および第６パイボーラトラ
ンジスタＴ、およびＴ６を有している。トランジスタＴ
およびＴ８の工きツタとトランジスタＴ６のベースト
ハトランジスタＴ、のコレクタに接続し、トランジスタ
Ｔ６のコレクタはトランジスタＴ０のベースとトランジ
スタＴ、のコレクタとの間の接続点に接続し、トランジ
スタＴ、およびＴ６の工はツタは負極−Ｖ。０に接続す
る。トランジスタＴ。
のベースは双安定マルチバイブレータを優先状態にバイ
アスするための端子ＰＲを構成する。
アスするための端子ＰＲを構成する。
第２図に示す双安定マルチバイブレータは第１図に示す
ものに類世するも、第２図に示す双安定マルチバイブレ
ータは更にｎｐｎ ｕの筐７バイボーラトランジスタＴ
、をも有し、このトランジスタＴ７のコレクタおよびベ
ースはトランジスタＴ、のベースとトランジスタＴ□の
コレクタとの間の接続点およびトランジスタＴ、のコレ
クタにそれぞれ接続されておシ、更にトランジスタＴ６
の工ずツタは負極−ｖｃｏに直接接続されずにトランジ
スタＴ７のｌｆフッタともに第２図にブロックｓｗテ示
す回路切換手段を経て負極−ｖｃｏに接続されておル、
この回路切換手段にはトランジスタＴおよびＴ、のエイ
ツタを負極−Ｖｏｏに交互に接続しうるようにする制御
端子０が設けられている。
ものに類世するも、第２図に示す双安定マルチバイブレ
ータは更にｎｐｎ ｕの筐７バイボーラトランジスタＴ
、をも有し、このトランジスタＴ７のコレクタおよびベ
ースはトランジスタＴ、のベースとトランジスタＴ□の
コレクタとの間の接続点およびトランジスタＴ、のコレ
クタにそれぞれ接続されておシ、更にトランジスタＴ６
の工ずツタは負極−ｖｃｏに直接接続されずにトランジ
スタＴ７のｌｆフッタともに第２図にブロックｓｗテ示
す回路切換手段を経て負極−ｖｃｏに接続されておル、
この回路切換手段にはトランジスタＴおよびＴ、のエイ
ツタを負極−Ｖｏｏに交互に接続しうるようにする制御
端子０が設けられている。
次に第１図に示す双安定マルチバイブレータの作動を、
負極−ｖｏｏの基準電位に対する端子ＰＲの電位がトラ
ンジスタ〒５を飽和導通状態にするか或いＦｉ辿断状純
にする２つの場合を区別して説明する。
負極−ｖｏｏの基準電位に対する端子ＰＲの電位がトラ
ンジスタ〒５を飽和導通状態にするか或いＦｉ辿断状純
にする２つの場合を区別して説明する。
第１の場合、すなわちベースーエずツタ電圧が高い場合
には、トランジスタＴ、にトランジスタＴ□およびＴ８
のエイツタ電流が全て流れ、トランジスタＴ が遮断し
、このトランジスタＴ、により、トランジスタＴ０、Ｔ
、、Ｔ、およびＴ、と抵抗Ｒ□、Ｒ１、Ｒ１１およびＲ
２□とを有する構成のＲ８型の双安定マルチバイブレー
タの常規作動に何等影響を及はさない。
には、トランジスタＴ、にトランジスタＴ□およびＴ８
のエイツタ電流が全て流れ、トランジスタＴ が遮断し
、このトランジスタＴ、により、トランジスタＴ０、Ｔ
、、Ｔ、およびＴ、と抵抗Ｒ□、Ｒ１、Ｒ１１およびＲ
２□とを有する構成のＲ８型の双安定マルチバイブレー
タの常規作動に何等影響を及はさない。
トランジスタＴ およびＴ、のベースーエはツタ電圧が
これらトランジスタを遮断せしめるような電圧であるも
のとすると、すなわち入力端子ＳおよびＲと関連する双
方の変数が値Ｏとなる（要するにＳ＝Ｑ、Ｒ＝Ｏとなる
）ものとすると、トランジスタＴ□およびＴ、のバイア
ス状態が変化せず、マルチバイブレータが先存の状態を
維持し、後の状態と関褒して出力変数として取出した出
力端子Ｑおよびｑの電位は変化しない。
これらトランジスタを遮断せしめるような電圧であるも
のとすると、すなわち入力端子ＳおよびＲと関連する双
方の変数が値Ｏとなる（要するにＳ＝Ｑ、Ｒ＝Ｏとなる
）ものとすると、トランジスタＴ□およびＴ、のバイア
ス状態が変化せず、マルチバイブレータが先存の状態を
維持し、後の状態と関褒して出力変数として取出した出
力端子Ｑおよびｑの電位は変化しない。
しかし、入力端子Ｓにおける変数が値１と々す、入力端
子Ｒにおける変数が値０となるものとすると（すなわち
Ｓ＝１、Ｒ＝Ｏとすると）、トランジスタＴ８が飽和状
態とたり、これによりトランジスタＴ□を遮断せしめ、
一方トランジスタＴ、け遮断状態となり、従ってトラン
ジスタＴ、が飽和状□態となる０従って、適肖な値とし
た分圧器抵抗Ｒ０、Ｒｌｓにおける電圧降下によシ出力
端子Ｑの電位を高レベル１ｔで高め、出力端子唖はトラ
ンジスタＴ８の飽和の偽；九に低レベルＯＫなる （要
するに前の状態にかかわらずＱ、 −１、ζ−０となる
）０ 反対の場合、すなわち５＝Ｏ１Ｒ＝１の場合には、トラ
ンジスタ〒８が連断し、トランジスタＴ０が飽和状態と
なり、一方飽和状態のトランジスタＴ、によシトランジ
スタＴ、を遮断せしめる。トランジスタＴ１およびＴ、
の飽和状態におけるコレクタ電流ずツタ電圧は小さいた
め、出力端子Ｑの電位はレベル０まで降下し、一方分圧
器抵抗Ｒｇ、Ｒ２□における電圧降下により出力端子Ｑ
の電位を°レベル１ｔで高める（すなわち前の状態にか
かわらずＱ＝０、Ｑ−１となる）。
子Ｒにおける変数が値０となるものとすると（すなわち
Ｓ＝１、Ｒ＝Ｏとすると）、トランジスタＴ８が飽和状
態とたり、これによりトランジスタＴ□を遮断せしめ、
一方トランジスタＴ、け遮断状態となり、従ってトラン
ジスタＴ、が飽和状□態となる０従って、適肖な値とし
た分圧器抵抗Ｒ０、Ｒｌｓにおける電圧降下によシ出力
端子Ｑの電位を高レベル１ｔで高め、出力端子唖はトラ
ンジスタＴ８の飽和の偽；九に低レベルＯＫなる （要
するに前の状態にかかわらずＱ、 −１、ζ−０となる
）０ 反対の場合、すなわち５＝Ｏ１Ｒ＝１の場合には、トラ
ンジスタ〒８が連断し、トランジスタＴ０が飽和状態と
なり、一方飽和状態のトランジスタＴ、によシトランジ
スタＴ、を遮断せしめる。トランジスタＴ１およびＴ、
の飽和状態におけるコレクタ電流ずツタ電圧は小さいた
め、出力端子Ｑの電位はレベル０まで降下し、一方分圧
器抵抗Ｒｇ、Ｒ２□における電圧降下により出力端子Ｑ
の電位を°レベル１ｔで高める（すなわち前の状態にか
かわらずＱ＝０、Ｑ−１となる）。
入力変数が同時に値１を有すると、トランジ長りＴ お
よびＴ、の双方が飽和し、トランジスタＴ０およびＴ、
の双方が遮断する。双方の出力端子の電位は分圧器Ｒ１
，Ｒ１，およびＲ８、Ｒｆｉｌ’よって決まる電位とな
９、前の状態にかかわらずＱ＝１、ζ＝１となる。
よびＴ、の双方が飽和し、トランジスタＴ０およびＴ、
の双方が遮断する。双方の出力端子の電位は分圧器Ｒ１
，Ｒ１，およびＲ８、Ｒｆｉｌ’よって決まる電位とな
９、前の状態にかかわらずＱ＝１、ζ＝１となる。
しかし、端子ＰＲにおける電位レベルがトランジスタＴ
を導通せしめ得ないようなレベルである場合には、回
路の作動は変更され、この回路が最早や順次回路とみ々
すことができず、所建の一時の出力が同じ瞬時の入力の
値にのみ依存する紹合せ回路とみなしうるようになる。
を導通せしめ得ないようなレベルである場合には、回
路の作動は変更され、この回路が最早や順次回路とみ々
すことができず、所建の一時の出力が同じ瞬時の入力の
値にのみ依存する紹合せ回路とみなしうるようになる。
しかし、容易に理解しうるように、出力端子Ｑは入力の
特定の状態Ｋかかわらず優先状態ＩＫ／（イアスされる
。
特定の状態Ｋかかわらず優先状態ＩＫ／（イアスされる
。
次に入力の種々の可能な状態を説明する。
トランジスタＴ、が遮断されていると、Ｓ＝０、Ｒ＝Ｏ
およびＳ−１，Ｒ＝００双方に対し、トランジスタＴ０
およびＴ、のエミッタ電流は最早やトランジスタＴ６に
流れないためにトランジスタＴ６のペースを流れること
によりこのトランジスタＴ６が飽和状態に導通せしめら
れる。このトランジスタＴ６が飽和することにより（且
つＳ＝１の場合にはトランジスタＴ８が飽和することに
より）トランジスタＴ□を遮断せしめ、従って出力端子
Ｑは分圧器抵抗Ｒ，，Ｒ□、によって設定された電位状
態の結果として状態１にバイアスされるようになる。
およびＳ−１，Ｒ＝００双方に対し、トランジスタＴ０
およびＴ、のエミッタ電流は最早やトランジスタＴ６に
流れないためにトランジスタＴ６のペースを流れること
によりこのトランジスタＴ６が飽和状態に導通せしめら
れる。このトランジスタＴ６が飽和することにより（且
つＳ＝１の場合にはトランジスタＴ８が飽和することに
より）トランジスタＴ□を遮断せしめ、従って出力端子
Ｑは分圧器抵抗Ｒ，，Ｒ□、によって設定された電位状
態の結果として状態１にバイアスされるようになる。
ｓ＝ｏ、Ｒ＝１の場合には、トランジスタＴ４が飽和状
態となり、トランジスタＴ、およびＴ８が遮断状態とな
る。抵抗Ｒ８、Ｒ８□を流れる電流によりトランジスタ
Ｔ１を導通状態に維持する傾向にアシ、トランジスタＴ
□の工ばツタ電流は、トランジスタＴ、に流れないため
にトランジスタＴ６を飽和させるのに充分である。トラ
ンジスタＴ６は飽和状態にあるため、トランジスタＴ□
のペースはこのトランジスタＴ□を遮断しきい値付近で
導通状態に維持するような電位レベルにあり、従ってト
ランジスタＴ□のコレクタ電流は極めて小さく、従って
分圧器抵抗Ｒ１、ＲＩＬ２によって設定される電位状態
により出力端子Ｑを状態１にバイアスする。
態となり、トランジスタＴ、およびＴ８が遮断状態とな
る。抵抗Ｒ８、Ｒ８□を流れる電流によりトランジスタ
Ｔ１を導通状態に維持する傾向にアシ、トランジスタＴ
□の工ばツタ電流は、トランジスタＴ、に流れないため
にトランジスタＴ６を飽和させるのに充分である。トラ
ンジスタＴ６は飽和状態にあるため、トランジスタＴ□
のペースはこのトランジスタＴ□を遮断しきい値付近で
導通状態に維持するような電位レベルにあり、従ってト
ランジスタＴ□のコレクタ電流は極めて小さく、従って
分圧器抵抗Ｒ１、ＲＩＬ２によって設定される電位状態
により出力端子Ｑを状態１にバイアスする。
Ｓ＝１、Ｒ＝１の場合には、トランジスタＴ８およびＴ
、が飽和し、トランジスタＴ１、Ｔ、およびＴ８が遮断
する。この場合にも出力端子Ｑ＃−ｊ分圧器抵抗Ｒ□、
Ｒ１２によって設定される電位状態の結果として状態１
にバイアスされる。
、が飽和し、トランジスタＴ１、Ｔ、およびＴ８が遮断
する。この場合にも出力端子Ｑ＃−ｊ分圧器抵抗Ｒ□、
Ｒ１２によって設定される電位状態の結果として状態１
にバイアスされる。
従って、トランジスタＴ５が遮断している場合には、出
力端子Ｑけ優先状態にバイアスされるも、出力端子党の
状態は入力端子ＳおよびＲの入力状態に依存し、０或い
は１となシうる。
力端子Ｑけ優先状態にバイアスされるも、出力端子党の
状態は入力端子ＳおよびＲの入力状態に依存し、０或い
は１となシうる。
トランジスタＴ６のコレクタがトランジスタＴ２のベー
スとトランジスタＴ□のコレクタとの間のいかなる接続
点に接続されていても、回路構造は第１図の回路構造と
同じである。入出力の細麺が同じであれば、第１図の回
路の作動の説明はＱとＱとを交換しても有効である◇こ
の場合、トランジスタＴ、を遮断させることにより出方
端子Ｑを所定の状態、特に状態ｌにバイアスし、出力端
子Ｑは入力端子ＳおよびＲの状態の関数として状態０或
いはｌになる。
スとトランジスタＴ□のコレクタとの間のいかなる接続
点に接続されていても、回路構造は第１図の回路構造と
同じである。入出力の細麺が同じであれば、第１図の回
路の作動の説明はＱとＱとを交換しても有効である◇こ
の場合、トランジスタＴ、を遮断させることにより出方
端子Ｑを所定の状態、特に状態ｌにバイアスし、出力端
子Ｑは入力端子ＳおよびＲの状態の関数として状態０或
いはｌになる。
第２図に示す回路においては、トランジスタＴ、Ｉが遮
断している場合、制御端子ＣによりトランジスタＴ６お
よびＴ７を交互に飽和状態に導通せしめうるようにし、
これらの双方の場合、作動している回路の部分は第１図
の回路と完全に同じである。
断している場合、制御端子ＣによりトランジスタＴ６お
よびＴ７を交互に飽和状態に導通せしめうるようにし、
これらの双方の場合、作動している回路の部分は第１図
の回路と完全に同じである。
その理由は、第２図のトランジスタＴ６のコレクタはト
ランジスタＴ０のベースとトランジスタＴ。
ランジスタＴ０のベースとトランジスタＴ。
のコレクタとの間の接続点に接続され、トランジスタＴ
、のコレクタはトランジスタＴ８のベースとトランジス
タＴ１のコレクタとの間の接続点に接続されているため
である。前述したところから明らかなように、トランジ
スタＴ６が導通している場合には、出力端子Ｑが優先状
態ｌにバイアスさｎ、トランジスタＴ、が導通している
場合ＫＦｉ。
、のコレクタはトランジスタＴ８のベースとトランジス
タＴ１のコレクタとの間の接続点に接続されているため
である。前述したところから明らかなように、トランジ
スタＴ６が導通している場合には、出力端子Ｑが優先状
態ｌにバイアスさｎ、トランジスタＴ、が導通している
場合ＫＦｉ。
出力端子Ｑが優先状態１にバイアスされる。
要するに、第２図の回路は、トランジスタＴ５が導通し
ている場合には通常のＲ８型の双安定マルチバイブレー
タであり、トランジスタＴ８が遮断している場合には２
つの出力端子ＱおよびＱのうち制御端子Ｃによって決ま
る方の出力端子を入力端子の状態Ｋかかわらず優先状朝
１にバイアスしうる組合せ回路として作動する。
ている場合には通常のＲ８型の双安定マルチバイブレー
タであり、トランジスタＴ８が遮断している場合には２
つの出力端子ＱおよびＱのうち制御端子Ｃによって決ま
る方の出力端子を入力端子の状態Ｋかかわらず優先状朝
１にバイアスしうる組合せ回路として作動する。
このような双安定マルチバイブレータ回路は特に既知の
集積化技術を用いてモノリシック半導体片に集積化する
のに適している。この回路に用いられている抵抗および
トランジスタの個数は少なく、トランジスタの導電型は
全て同じであるため、この回路は産業的な観点からして
経済的なものである。
集積化技術を用いてモノリシック半導体片に集積化する
のに適している。この回路に用いられている抵抗および
トランジスタの個数は少なく、トランジスタの導電型は
全て同じであるため、この回路は産業的な観点からして
経済的なものである。
上述したところでは本発明を２例につき説明したが１本
発明はこれらの例に限足されず、幾多の変更を加えうろ
こと勿論である。例えば、電界効果トランジスタ、特に
ＭＯＳ型の電界効果トランジスタを用いて肖業者に七っ
て既知の適当な回路変更を行なって第１および２図の回
路を構成することができる。
発明はこれらの例に限足されず、幾多の変更を加えうろ
こと勿論である。例えば、電界効果トランジスタ、特に
ＭＯＳ型の電界効果トランジスタを用いて肖業者に七っ
て既知の適当な回路変更を行なって第１および２図の回
路を構成することができる。
第１図は、優先状態にバイアスしうる出力端子を有する
本発明双安定マルチパイプレーク回路の一例を示す回路
図、 第２図は、本発明双安定マルチバイブレータ回路の他の
例を示す回路図である。 Ｔ１、Ｔ３、Ｔ８．Ｔ、、Ｔ、、Ｔ、、Ｔ７・・・ ト
ランジスタ Ｒ，Ｒ，Ｒ％Ｒ・・・抵抗 １ ９ １２１ ２１ Ｓ・・・セット入力端子 Ｒ・・・リセット入力端子
ＰＲ・・・優先端子 Ｃ・・・制御端子。 Ｑ、り・・・出力端子。
本発明双安定マルチパイプレーク回路の一例を示す回路
図、 第２図は、本発明双安定マルチバイブレータ回路の他の
例を示す回路図である。 Ｔ１、Ｔ３、Ｔ８．Ｔ、、Ｔ、、Ｔ、、Ｔ７・・・ ト
ランジスタ Ｒ，Ｒ，Ｒ％Ｒ・・・抵抗 １ ９ １２１ ２１ Ｓ・・・セット入力端子 Ｒ・・・リセット入力端子
ＰＲ・・・優先端子 Ｃ・・・制御端子。 Ｑ、り・・・出力端子。
Claims (1)
- 【特許請求の範囲】 Ｌ 出力端子と、常規作動状態で前記の出、力端子の状
態を決定する入力端子と、これら入力端子の状態にかか
わらず前記の出力端子を優先状態にバイアスする回路手
段とを具えたことを特徴とする双安定マルチバイブレー
タ回路Ｏ Ｌ ！！９許精求の範囲ｌ記載の双安定マルチパイプレ
ーク回路において、この双安定マルチバイブレータ回路
が互いに同じ導電型の第１、第２、第８および第４トラ
ンジスタを有しており、これらトランジスタの各々が第
１および第２端子と制御端子とを有しており、第１トラ
ンジスタの第２端子は供給電圧発生器の第１の極および
第２トランジスタの制御端子にそれぞれ抵抗を経て接続
されておル、第２トランジスタの第２端子は供給電圧発
生器の第１の極および第１トランジスタの制御端子にそ
れぞれ抵抗を経て接続されており、第１トランジスタの
第２端子は双安定マルチパイブレーク回路の第１出力端
子となっており、第８および第４トランジスタの第２端
子は第１トランジスタの制御端子および＠２トランジス
タの制御端子にそれぞれ接続されており、第３および第
４トランジスタの第１端子は供給電圧発生器の第２の極
に接続されており、第８および第４トランジスタの制御
端′子は双安定マルチバイブレータ回路の入力端子とな
っており、前記の回路手段が第６および第６トランジス
タを有しており、これら第５および第６トランジスタは
他のトランジスタの導電型と同じ導電型を有するととも
にその各々は第１および第２端子と制御端子とを有して
おり、第５および第６トランジスタの第１端子は供給電
圧発生器の第２の極に接続されておシ、第５トランジス
タの第２端子は第６トランジスタの制御端子にと第１お
よび＠ｇ）ランジスタの第１端子とに接続されており、
第６トランジスタの第２端子は第１トランジスタの制御
端子と第２トランジスタの第２端子との間のいずれかの
接続点に接続されており、＠５トランジスタの制御端子
は第１・出力端子を予定の優先状態にバイアスするため
の制Ｎ端子となっていることを特徴とする双安定マルチ
バイブレータ回路。 ＆ 特許請求の範囲１記載の双安定マルチバイブレータ
回路において、仁の双安定マルチバイブレータ回路が互
いに同じ導電型の第１、第２．第８および腑４トランジ
スタを有しており、これらトランジスタの各々が第１お
よび＠２端子と制御端子とを有しており、第１トランジ
スタの第ｊｌ端子は供給電圧発生器の第１の極および第
２トランジスタの制御端子にそれぞれ抵抗を経て接続さ
れており、第２トランジスタの第２端子は供給電圧発生
器の第１の極および第１トランジスタの制御端子にそれ
ぞれ抵抗を経て接続されており、第１および第２トラン
ジスタの第２端子はそれぞれ双安定マルチバイブレータ
回路の第１および第２出力端子と慶っており、第８およ
び第４トランジスタの杭２端子は第１トランジスタの制
御端子および第２トランジスタの制御端子にそれぞれ接
続されており、第８および第４トランジスタの第１端子
は供給電圧発生器の第２の極に接続されており、＠８お
よび第令トランジスタの制御端子は双安定マルチバイブ
レータ回路の入力端子となって゛おり、前記の回路手段
が第５、第６および第７トランジスタを有しており、こ
れら第５、第６Ｔｈよび第７トランジスタは他のトラン
ジスタの導電型と同じ導電型を有するとともにその各各
は第１および＠２端子と制御端子とを有しており、第５
トランジスタの第１端子は供給電圧発生器の第２の極に
接続きれており、この供給電圧発生器の第２の極には第
６および第７トランジスタの第１端子が回路切換手段を
経て接続されており、この回路の切換手段には、当該回
路切換手段によシ第６および第７トランジスタの一方の
第１端子を供給電圧発生器の第２の極に選択的に接続し
うるようにするための制御端子が設けられており、第５
トランジスタの第２端子は第１および算、２トランジス
タの第１端子と第６および第７トランジスタの制御端子
とに接続されており、第６および第７トランジスタの＠
２端子は笹１トランジスタの制御端子とｔｉＥ２トラ：
／シスタの第２端子との間のいずれかの接続点および第
２トランジスタの制御端子と第１トランジスタの第２端
子との間のいずｎかの接続点にそれぞれ接続されておシ
、第５トランジスタの制御端子は、第６トランジスタの
＠１端子が供給電圧発生器の第２の極に接続されている
か或いは第７トランジスタの第１端子が供給電圧発生器
の第２の極に接続さｎているかに応じてそれぞれ第１出
力端子或いは第２出力端子を優先状態にバイアスするた
めの制御端子となっていることを特徴とする双安定マル
チバイブレータ回路。 ４４？許請求の範囲２または８記載の双安定マルチバイ
ブレータ回路において、トランジスタをバイポーラトラ
ンジスタとし、Ｉ！１端子、制御端子および第２端子を
それぞれエミッタ、５ 特許請求の範囲１〜４のいずれ
か１つに記載の双安定マルチバイブレータ回路において
、この双安定マルチバイブレータ回路を七ノリ′シック
半導体チップに集積化したことを特徴とする双安定マル
チバイブレータ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT21486A/82 | 1982-05-26 | ||
| IT8221486A IT1210890B (it) | 1982-05-26 | 1982-05-26 | Circuito multivibratore, integrabile monoliticamente, avente un'uscita posizionabile in uno stato preferenziale. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59221A true JPS59221A (ja) | 1984-01-05 |
| JPH0155778B2 JPH0155778B2 (ja) | 1989-11-27 |
Family
ID=11182530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58089306A Granted JPS59221A (ja) | 1982-05-26 | 1983-05-23 | 双安定マルチバイブレ−タ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4553046A (ja) |
| JP (1) | JPS59221A (ja) |
| DE (1) | DE3318957A1 (ja) |
| FR (1) | FR2530895B1 (ja) |
| GB (1) | GB2120888B (ja) |
| IT (1) | IT1210890B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4815823A (en) * | 1987-01-29 | 1989-03-28 | Canon Kabushiki Kaisha | Electro-optical device with plural low resistive portions on each high resistive electrode |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4874966A (en) * | 1987-01-31 | 1989-10-17 | U.S. Philips Corporation | Multivibrator circuit having compensated delay time |
| DE3827739A1 (de) * | 1988-08-16 | 1990-02-22 | Rheinmetall Gmbh | Treibkaefig fuer ein drallstabilisiertes geschoss |
| US5448188A (en) * | 1990-11-30 | 1995-09-05 | Fuji Photo Film Co., Ltd. | Signal processing device for providing a signal corresponding to an input signal and for providing a signal which does not correspond to the input signal |
| US5397944A (en) * | 1993-04-09 | 1995-03-14 | Crystal Semiconductor Corporation | Dense offset calibration circuitry and method |
| US5391935A (en) * | 1993-07-22 | 1995-02-21 | International Business Machines Corporation | Assertive latching flip-flop |
| JPH08195651A (ja) * | 1995-01-17 | 1996-07-30 | Toshiba Corp | 差動型ｒｓラッチ回路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1085572B (de) * | 1958-03-14 | 1960-07-21 | Siemens Ag | Bistabile Kippschaltung mit Transistoren |
| GB1113306A (en) * | 1966-03-25 | 1968-05-15 | Standard Telephones Cables Ltd | Improvements in and relating to electrical bistable circuits |
| US3621289A (en) * | 1967-12-12 | 1971-11-16 | Tokyo Shibaura Electric Co | Master-slave type j-k flip-flop circuits comprised by current switching type logical circuits |
| US3753009A (en) * | 1971-08-23 | 1973-08-14 | Motorola Inc | Resettable binary flip-flop of the semiconductor type |
| US3976949A (en) * | 1975-01-13 | 1976-08-24 | Motorola, Inc. | Edge sensitive set-reset flip flop |
| US3971960A (en) * | 1975-03-05 | 1976-07-27 | Motorola, Inc. | Flip-flop false output rejection circuit |
| JPS52146162A (en) * | 1976-05-29 | 1977-12-05 | Toshiba Corp | Programmable counter |
| US4179628A (en) * | 1977-05-13 | 1979-12-18 | Sanyo Electric Co., Ltd. | Flip-flop having reset preferential function |
| GB1584724A (en) * | 1977-07-14 | 1981-02-18 | Philips Electronic Associated | Integrated injection logic circuits |
| US4274017A (en) * | 1978-12-26 | 1981-06-16 | International Business Machines Corporation | Cascode polarity hold latch having integrated set/reset capability |
| US4306162A (en) * | 1979-10-29 | 1981-12-15 | General Motors Corporation | R-S Flip-flop circuit having a predetermined initial operating condition |
-
1982
- 1982-05-26 IT IT8221486A patent/IT1210890B/it active
-
1983
- 1983-05-23 JP JP58089306A patent/JPS59221A/ja active Granted
- 1983-05-25 DE DE19833318957 patent/DE3318957A1/de active Granted
- 1983-05-26 FR FR838308689A patent/FR2530895B1/fr not_active Expired
- 1983-05-26 US US06/498,595 patent/US4553046A/en not_active Expired - Lifetime
- 1983-05-26 GB GB08314538A patent/GB2120888B/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4815823A (en) * | 1987-01-29 | 1989-03-28 | Canon Kabushiki Kaisha | Electro-optical device with plural low resistive portions on each high resistive electrode |
Also Published As
| Publication number | Publication date |
|---|---|
| GB8314538D0 (en) | 1983-06-29 |
| JPH0155778B2 (ja) | 1989-11-27 |
| FR2530895B1 (fr) | 1989-12-22 |
| IT8221486A0 (it) | 1982-05-26 |
| GB2120888B (en) | 1986-04-16 |
| DE3318957C2 (ja) | 1989-09-21 |
| GB2120888A (en) | 1983-12-07 |
| IT1210890B (it) | 1989-09-29 |
| FR2530895A1 (fr) | 1984-01-27 |
| DE3318957A1 (de) | 1983-12-01 |
| US4553046A (en) | 1985-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5543748A (en) | Flip-flop circuit with resonant tunneling diode | |
| US4420786A (en) | Polarity guard circuit | |
| US2948820A (en) | Multivibrator circuit | |
| CA1235504A (en) | Data storage element having input and output ports isolated from regenerative circuit | |
| JPS59221A (ja) | 双安定マルチバイブレ−タ回路 | |
| JPH02100419A (ja) | Ｅｃｌ回路 | |
| US3665221A (en) | Transistor bridge rectifier circuit | |
| JP2573394B2 (ja) | ヒステリシス回路 | |
| US3631260A (en) | Logic circuit | |
| US20020084806A1 (en) | Low voltage bipolar logic and gate device | |
| JPS5928296B2 (ja) | 電流スイツチ論理回路 | |
| JPH05218799A (ja) | インピーダンス乗算器 | |
| JPH04196811A (ja) | 順序論理回路 | |
| JPH03214808A (ja) | 電圧比較回路 | |
| EP0367115A1 (en) | Integrated circuit device having signal discrimination circuit and method of testing the same | |
| JP2586601B2 (ja) | カレントミラー回路 | |
| JPS586011Y2 (ja) | 直流安定化電源回路 | |
| JPS5827696B2 (ja) | デンシスイツチカイロ | |
| US3204122A (en) | Two-way current steering switching circuit | |
| RU1798911C (ru) | Аналоговый коммутатор | |
| JPS6340915Y2 (ja) | ||
| US3769527A (en) | Circuit arrangement for improving the short circuit resistance of an lsl circuit by automatically limiting circuit power consumption | |
| JP2592990B2 (ja) | 電圧制御回路 | |
| JPH0231528B2 (ja) | ||
| JPH0581084B2 (ja) |