KR840000940A - 디지탈 전이 레지스터 - Google Patents

Abstract

내용 없음

Description

디지탈 전이 레지스터

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명에 따른 디지탈 전이 레지스터의 제1실시예의 회로 계통도.

제3도는 제2도에 따른 디지탈 전이 레지스터의 다른 실시예의 회로 계통도.

제5도는 본 발명에 따른 디지탈 전이 레지스터를 갖춘 주파수 분배기 회로의 회로 계통도.

Claims (11)

1. 신호입력, 기준레벨 입력, 출력 및 클럭신호 입력을 각각 포함하는 일련의 동일한 쌍안정 회로로 구성되고, 제2 및 그 다음의 일련의 쌍안정 회로들의 신호입력들은 선행 쌍안정 회로의 출력에 각각 접속되며 기준레벨 입력들은 공통기준전위점에 각각 결합되고, 클럭신호의 영향을 받는 상태에서 전류펄스로 선택적으로 각각의 일련의 인접 쌍안정 회로쌍의 클럭 신호 입력을 분배하기 위한 장치를 포함하는 디지탈 전이 레지스터 전위점에서 기준전위를 얻기 위해 각각의 저항기를 통해 기준전위점에 각각 접속되는 것을 특징으로 하는 디지탈 전이 레지스터.
2. 제1항에 있어서, 신호 입력, 클럭신호 입력, 일련의 제1쌍안정 회로의 신호입력에 접속된 제1출력을 갖고 있고, 입력 임계회로의 클럭신호 입력과 상기 제1쌍안정 회로의 클럭신호 입력은 클럭신호의 영향을 받는 상태에서 전류펄스로 선택적으로 분배되며, 또한 기준 전위점에 접속된 기준 레벨 입력, 논리신호가 유용하게 되어 최소한 전류가입력 임계회로의 클럭신호 입력에 인가될때 논리신호가 입력 임계회로의 제1출력의 신호의 반전상태로 되는 제2출력을 포함하고 입력임계회로의 출력들은 각각의 다른 저항기를 통해 기준레벨점에 각각 접속되는 입력임계회로를 포함한 것을 특징으로 하는 디지탈 전이 레지스터.
3. 제2항에 있어서, 제1쌍안정 회로의 클럭신호 입력에 인가된 전류 펄스와 동위상인 전류 펄스로 상기 제2출력을 분배하기 위한 장치를 포함한 것을 특징으로 하는 디지탈 전이 레지스터.
4. 상기 항들중의 어느 한 항에 있어서, 각각의 저항기가 쌍안정 회로의 기준레벨 입력으로부터 기준레벨점으로 결합시키고 관련된 기준레벨 입력으로부터 이미 직렬로 그곳에 배치된 쌍안정 회로(존재할경우)에 대응하는 저항기의 탭까지의 접속부를 각각 포함하는 탭을 갖추고 있는 것을 특징으로 하는 디지탈 전이 레지스터.
5. 제2항 또는 제3항에 있어서, 상기 다른 저항기가 탭, 기준레벨 입력으로부터 기준전위점에 상기 제2출력을 접속시키는 저항기의 탭까지의 접속부를 포함하고 있는 제1쌍안정 회로의 기준레벨 입력으로부터 기준레벨점까지의 결합부 및 이 기준레벨 입력으로부터 상기 기준전위점에 상기 제1출력을 접속시키는 저항기의 탭까지의 접속부를 포함하고 있는 제2쌍안정 회로의 기준레벨 입력으로부터 기준전위점까지의 결합부를 갖추고 있는 것을 특징으로 하는 디지탈 전이 레지스터.
6. 상기 항들 중의 어느 한 항에 있어서, 각각의 쌍안정 회로가 동일한 도전형태로 된 제1 및 제2트랜지스터로 구성되고, 에미터는 대응하는 클럭신호 입력에 접속되고, 제1트랜지스터의 베이스는 대응하는 기준레벨 입력에 접속되며, 제2트랜지스터의 베이스는 제1트랜지스터의 콜렉터와 대응하는 신호입력에 접속되고, 상기 신호입력은 각각의 저항기를 통해 모든 쌍안정 회로에 공통인 전력공급단자(V)에 접속되며, 제2트랜지스터의 콜렉터는 대응하는 출력에 접속되는 것을 특징으로 하는 디지탈 전이 레지스터.
7. 제2항 내지 제6항중의 어느 한 항에 있어서, 입력 임계회로가 동일한 도전형태로 된 제1 및 제2 트랜지스터로 구성되고, 에미터는 입력임계회로의 클럭신호 입력에 접속되고, 제1트랜지스터의 콜렉터는 입력임계회로의 제1출력에 접속되며, 제2트랜지스터의 콜렉터는 다른 저항기(R₀)를 통해 전력공급단자(V)에 접속된 입력임계회로의 제2출력에 접속되는 것을 특징으로 하는 디지탈 전이 레지스터.
8. 제7항에 있어서, 제1트랜지스터의 베이스가 기준레벨점에 접속되고, 제2트랜지스터의 베이스가 레지스터 입력에 접속된 것을 특징으로 하는 디지탈 전이 레지스터.
9. 제7항에 있어서, 제2트랜지스터의 베이스가 기준레벨점에 접속되고, 제1트랜지스터의 베이스가 레지스터 입력에 접속된 것을 특징으로 하는 디지탈 전이 레지스터.
10. 제1항에 따른 디지탈 전이 레지스터를 포함하고 있는 프로그램 가능한 주파수 분배기에 있어서, 프로그램 가능한 전이 레지스터를 형성하기 위해 입력 게이트 회로를 포함하고, 이 입력 게이트 회로는 한 쌍안정 회로의 출력에 각각 접속된 다수의 신호 입력, 한 쌍안정 회로의 기준레벨 입력에 각각 접속된 다수의 기준레벨 입력, 제1쌍안정 회로의 입력에 접속된 제1출력, 저항기를 통해 기준 레벨점에 접속된 제2출력, 및 최소한 2개의 클럭신호 입력으로 구성되며, 한 입력은 선택기 스위치의 입력에 따라서 제1쌍안정회로의 클럭신호 입력에 인가된 전류펄스와 반대 동위상으로 된 전류펄스로 구동될 수 있고, 제2출력은 제1쌍안정 회로의 클럭입력에 인가된 전류펄스와 동위상으로 된 전류 펄스로 구동될 수 있는 것을 특징으로 하는 디지탈 전이 레지스터.
11. 제10항에 있어서, 제1, 제2 및 제3트랜지스터의 레이스가 입력 게이트 회로의 한 신호 입력에 각각 접속되고, 제4 및 제5트랜지스터의 베이스는 입력게이트 회로의 기준레벨 입력에 접속되며, 제1 및 제4트랜지스터의 에미터는 입력게이트 회로의 한 클럭신호 입력에 접속되고, 제2, 제3 및 제5트랜지스터의 에미터는 입력게이트 회로의 다른 클럭신호 입력에 접속되며, 제1, 제2 및 제3트랜지스터의 콜렉터는 저항기를 통해 전력공급단자에 접속되는 제2출력에 접속되고, 제4 및 제5트랜지스터의 콜렉터는 입력게이트회로의 제1출력에 접속되는 것을 특징으로 하는 디지탈 전이 레지스터.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.