JPH02183320A

JPH02183320A - 電圧安定化回路

Info

Publication number: JPH02183320A
Application number: JP330689A
Authority: JP
Inventors: Kazumasa Nawata; 名和田　一正
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-01-10
Filing date: 1989-01-10
Publication date: 1990-07-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要コ半導体集積回路内に備えられ、半導体回路に安定した電
圧を供給する電圧安定化回路に関し、構成を簡単にし、
かつ、消費電力を低くすることを目的とし、一端が第１電源電圧端子に接続される第１抵抗と、一端
が該第１抵抗の他端に接続された第２抵抗と、ベースと
コレクタが共通に該第２抵抗の他端に接続されエミッタ
が第２電源電圧端子に接続される第１トランジスタと、
エミッタが該第１抵抗と該第２抵抗の接続点に接続され
ベースが該第１トランジスタのベースに接続されコレク
タが第３電源電圧端子に接続される第２トランジスタと
を有し、該第１トランジスタと該第２トランジスタはこ
れらの一方がＰＮＰ型で他方がＮＰＮ型であり、該第１
トランジスタのコレクタとエミッタ間から安定した電圧
を取り出すように構成する。

Ｌ浬菜上の利用分野」本発明は、半導体集積回路内に備えられ、半導体回路に
安定した電圧を供給する電圧安定化回路に関する。

［従来の技術］半導体集積回路の高集積化に伴いその消費電力が増大し
ているため、低消費電力化が要請されている。この要請
に応える一方法として、電源電圧の低圧化が考えられる
。この場合、ノイズマージンが低下するので、半導体集
積回路に供給する電源電圧の変動を出来るだけ押さえて
これを安定化する必要がある。

第３図は半導体集積回路内に備えられた従来の電圧安定
化回路ＩＯを示す。抵抗Ｒ１は、その−端が電源電圧入
力端子１２に接続され、他端が抵抗Ｒ７を介してＮＰＮ
型トランジスタＴ、のコレクタに接続されている。Ｎｌ
’ｌｌ型トランジスタＴ１は、そのベースがコレクタに
接続され、エミッタが電源電圧入力端子１６に接続され
ている。抵抗Ｒ３と抵抗Ｒ２の接続点にはＰＮＰ型トラ
ンジスタＴ、のエミッタが接続され、このＩｌ　Ｎ　Ｐ
型トランジスタＴ、のコレクタは電源電圧入力端子１４
に接続されている。

ＰＮＰＮＰ型トランジスタＴベースはＮＰＮ型トランジ
スタＴ３のベース及びコレクタに共通に接続され、この
ＮＰＮ型トランジスタＴ３のエミッタは電源電圧入力端
子１６に接続されている。また、電源電圧入力端子Ｉ２
とＮＰＮ型トランジスタＴ３のコレクタ間には抵抗Ｒ３
が接続されている。

電源電圧入力端子Ｉ２は電源電圧入力端子１４．１６に
対し正電位にされる。また、通常は電源電圧入力端子１
４と１６とが共通に接続される。この電圧安定化回路１
０は動作時において、ＮＰＮ型トランジスタＴ１、Ｐ　
Ｎ　Ｉｌ型トランジスタＴ、及びＮＰＮ型トランジスタ
Ｔ３がオン状態になり、各トランジスタのベースとエミ
ッタ間の電圧ＶＢＥは０７〜０．８Ｖ程度の一定電圧に
なる。したがって、電圧安定化回路１０の入力端子１２
．１４．１６に加えられる電源電圧が変動しても、抵抗
Ｒ７の端子間電圧は一定電圧ＶＢＥとなり、抵抗Ｒ７に
一定の電流が流れる。このため、抵抗Ｒ７に接続された
ＮＰＮ型トランジスタＴＩにも一定の電流が流れ、ＩＩ
ＰＮ型トランジスタＴ１のコレクタとエミッタ間の電圧
が一定値ＶＢＥになる。この電圧ＶＢＥが安定化電圧で
あり、不図示の半導体回路に印加される。

［発明が解決しようとする課題］しかし、ＮＰＮ型トランジスタＴ、、　ＰＮＰ型トラン
ジスタＴ、及びＮＰＮ型トランジスタＴ３の３つのトラ
ンジスタを用い、かつ、これら全てがオン状態であるの
で、構成か複雑であり、かつ、消費電力が比較的大きい
。

本発明の目的は、上記問題点に鑑み、構成が簡単で低消
費電力の電圧安定化回路を提供することにある。

［課題を解決するための手段］第１図は本発明の原理構成を示す回路図である。

図中、Ｒ１は第１抵抗であり、一端が第１電源電圧端子
１２に接続されている。

Ｒ３は第２抵抗であり、一端が第１抵抗抵抗Ｒ１の他端
に接続されている。

Ｔ、は第１トランジスタであり、ベースとコレクタが共
通に第２抵抗抵抗Ｒ２の他端に接続され、エミッタが第
２電源電圧端子１４に接続されている。

Ｔ３は第２トランジスタであり、エミッタが第１抵抗Ｒ
１と第２抵抗Ｒ２の接続点に接続され、ベースが第１ト
ランジスタＴ１のベースに接続され、コレクタが第３電
源電圧端子１６に接続されている。

第１図は第１トランジスタＴ、がＮＰＮ型で第２トラン
ジスタＴ２がＰＮＰ型である場合を示すが、本発明はベ
ースとエミッタ間の電圧ＶＢＥを利用しているので、逆
に、第１トランジスタがＰＮＰ型で第２トランジスタが
ＮＰＮ型であってもよい。

また、第２電源電圧入力端子１４と第３電源電圧入力端
子！６は共通に接続されていてもよい。

１作用〕手記構成の電圧安定化回路は、動作時において、トラン
ジスタＴ３、Ｔ、及びＴ、がオン状態になり、各トラン
ジスタのベースとエミッタ間の電圧ｖＩｌ−〇７〜０．
８Ｖ程度の一定電圧になる。したかって、電圧安定化回
路の入力端子１２．１４．１６に加えられる電源電圧が
変動しても、抵抗Ｒ２の端子間電圧は一定電圧ＶＩＩＥ
となり、抵抗Ｒ７に一定の電流が流れる。このため、抵
抗Ｒ７に接続されたトランジスタＴ、にも一定の電流が
流れ、このトランジスタＴ、のコレクタとエミッタ間の
電圧が一定値ＶＩＣＥになる。この電圧ＶＩＣＥが安定
化電圧として不図示の半導体回路に印加される。

本発明の電圧安定化回路は、第３図に示す従来の電圧安
定化回路と比較すると、抵抗Ｒ３及びトランジスタＴ３
を用いていないので構成が簡単になっており、また、抵
抗Ｒ３及びトランジスタＴ３を流れる電流か存在しない
ので消費電力が低くなっている。

［実施例］以下、図面に基づいて本発明の一実施例を説明する。

第２図は電圧安定化回路ＩＯＡをＥ　ＣＬ　（ＣＭ　Ｌ
　）オアゲート１８に接続した例を示す。

第１図と同一構成要素には同一符号を付してその説明を
省略する。この電圧安定化回路１０Ａは、第１図に示す
電源電圧入力端子１４と電源電圧入力端子Ｉ６とが共通
に接続されている。

電源電圧入力端子１２は、ＩＥＣＬオアゲート１８の抵
抗Ｒ３、Ｒ４及びＲ５の一端に共通に接続されている。

ＮＰＮ型トランジスタＴ１のコレクタは、ＥＣＬオアゲ
ートＩ８のＮＰＮ型トランジスタＴ７及びＴ８のベース
に共通に接続されている。また、電源電圧入力端子１４
はＮＰＮ型トランジスタＴ７及びＴ８のエミッタに共通
に接続されている。抵抗Ｒ３の他端はＮＰＮ型トランジ
スタＴ７のコレクタ及びＮＰＮ型トランジスタＴ４のベ
ースに接続され、抵抗Ｒ４の他端はオア出力端子２０及
びＮＰＮ型トランジスタＴ４のコレクタに接続され、抵
抗Ｒ５の他端はＮＰＮ型トランンスタＴ５、Ｔ６のコレ
クタ及びノア出力端子２２に共通に接続されている。ま
た、ＮＰＮ型トランジスタＴ４、Ｔ５及びＴ。のエミッ
タは共通にＮ　ｌ）　Ｎ型トランノスタＴ８のコレクタ
に接続され、ＮＰＮ型トランジスタＴ５及び１゛６０ベ
ースはそれぞれオア入力端子２４．２６に接続されてい
る。

Ｎ　ｌ）　Ｎ型トランジスタＴ、のコレクタとエミッタ
間は安定化された電圧ｖＢＦとなっているので、ＮＰＮ
型トランジスタＴ７、Ｔ８のベースとエミッタ間には一
定電圧ＶＢＥが加えられ、ＮＰＮ型トランジスタＴ７、
Ｔ８のコレクタとエミッタ間には一定の電流が流れる。

したがって、ＮＰＮ型トランジスタＴ７のコレクタに接
続された抵抗Ｒ３にも一定の電流が流れてＮＰＮ型トラ
ンジスタＴ４のベース電圧■１が一定になり、また、Ｎ
ＰＮ型トランジスタＴ８のコレクタに間接的に接続され
た抵抗Ｒ４又は抵抗Ｒ５にも選択的に一定の電流が流れ
る。

よって、オア入力端子２４又はオア入力端子２６に加え
られる電圧ＶがＶ＞Ｖ、となると、ＮＰＮ型トランジス
タＴ、又はＴ６がオン状態になって電流が抵抗Ｒ５、Ｎ
ＰＮ型トランジスタＴ５又はＴ６、次いでＮＰＮ型トラ
ンジスタＴ８を流れ、ノア出力端子２２の電圧が低レベ
ル、オア出力端子２０の電圧が高レベルとなる。また、
オア入力端子２４．２６に加えられる電圧がいずれも■
、より低ければ、ＮＰＮ型トランジスタＴ４がオンにな
り、電流は抵抗Ｒ５側に流れずに抵抗Ｉ（４側を流れ、
次いでＮＰＮ型トランジスタＴ４、１゛８を流れる。

このＥＣＬオアゲート１８は、電源電圧入力端子１２と
１４間の電圧が２ｖ程度の電圧でも問題なく正常に動作
する。

［発明の効果］以」二説明したように、本発明に係る電圧安定化回路に
よれば、従来の電圧安定化回路に比し抵抗及びトランジ
スタの個数を少なくすることができるので構成が簡単に
なっており、また、その分だけ消費電力を低減すること
ができるという優れた効果を奏し、半導体集積回路の高
集積化に寄与するところが大きい。

【図面の簡単な説明】

第１図は本発明の原理構成を示す電圧安定化回路図、第２図はこの電圧安定化回路をＥＣＬオアゲートに接続
した回路図、第３図は従来の電圧安定化回路図である。図中、ｌＯは電圧安定化回路１２．１４．１６は電源電圧入力端子１８はＥＣＬオアゲート２０はオア出力端子２２はノア出力端子２４．２６はオア入力端子ＲＩ−Ｒｓは抵抗Ｔ３、Ｔ３、Ｔ４〜Ｔ、はＮＰＮ型トランジスタＴ、は
ＰＮＰ型トランジスタ１２第１電説電圧入力瑞子本発明の電圧安定化回路第］図

Claims

【特許請求の範囲】一端が第１電源電圧端子（１２）に接続される第１抵抗
（Ｒ＿１）と、一端が該第１抵抗の他端に接続された第２抵抗（Ｒ＿２
）と、ベースとコレクタが共通に該第２抵抗の他端に接続され
、エミッタが第２電源電圧端子に接続される第１トラン
ジスタ（Ｔ＿１）と、エミッタが該第１抵抗と該第２抵抗の接続点に接続され
、ベースが該第１トランジスタのベースに接続され、コ
レクタが第３電源電圧端子に接続される第２トランジス
タ（Ｔ＿２）とを有し、該第１トランジスタと該第２ト
ランジスタはこれらの一方がＰＮＰ型で他方がＮＰＮ型
であり、該第１トランジスタのコレクタとエミッタ間か
ら安定した電圧を取り出すようにしたことを特徴とする
、半導体集積回路内に備えられた電圧安定化回路。