JPS5912824Y2 - トランジスタ回路 - Google Patents
トランジスタ回路Info
- Publication number
- JPS5912824Y2 JPS5912824Y2 JP13592877U JP13592877U JPS5912824Y2 JP S5912824 Y2 JPS5912824 Y2 JP S5912824Y2 JP 13592877 U JP13592877 U JP 13592877U JP 13592877 U JP13592877 U JP 13592877U JP S5912824 Y2 JPS5912824 Y2 JP S5912824Y2
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- JP
- Japan
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- transistor
- transistors
- group
- base
- electrode
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Description
【考案の詳細な説明】
本考案は１つの人力信号により、複数個のトランジスタ
を実質的に同時（以下、単に同時と表わす）にＯＮある
いはＯＦＦさせるためのトランジスタ回路に関するもの
である。
を実質的に同時（以下、単に同時と表わす）にＯＮある
いはＯＦＦさせるためのトランジスタ回路に関するもの
である。
従来、一般には、上記の動作をさせるための回路の一例
として、第１図に示すようなトランジスタ回路を用いて
いた。
として、第１図に示すようなトランジスタ回路を用いて
いた。
すなわち、人力信号Ｅｉが入ってくる、抵抗Ｒ１を介し
て電源Ｖｃｃに接続されたトランジスタＴ１のコレクタ
に、ＯＮあるいはＯＦＦを同時にさせたいトランジスタ
下２乃至Ｔ４のベースを直接接続したので゛は、トラン
ジスタ下２乃至Ｔ４のそれぞれの負荷状態の差等により
トランジスタ下２乃至Ｔ４のうち完全にＯＮしないもの
が出てくるおそれがあるので、それぞれ抵抗Ｒ２乃至Ｒ
４を介してトランジスタ下２乃至Ｔ４のベースをトラン
ジスタＴ１のコレクタに接続した回路である。
て電源Ｖｃｃに接続されたトランジスタＴ１のコレクタ
に、ＯＮあるいはＯＦＦを同時にさせたいトランジスタ
下２乃至Ｔ４のベースを直接接続したので゛は、トラン
ジスタ下２乃至Ｔ４のそれぞれの負荷状態の差等により
トランジスタ下２乃至Ｔ４のうち完全にＯＮしないもの
が出てくるおそれがあるので、それぞれ抵抗Ｒ２乃至Ｒ
４を介してトランジスタ下２乃至Ｔ４のベースをトラン
ジスタＴ１のコレクタに接続した回路である。
この回路は入力信号ＥｉによりトランジスタＴ１がＯＮ
の時、トランジスタ下２乃至Ｔ４はＯＦＦ、トランジス
タＴ１がＯＦＦの時トランジスタ下２乃至Ｔ４はＯＮす
るようにした回路である。
の時、トランジスタ下２乃至Ｔ４はＯＦＦ、トランジス
タＴ１がＯＦＦの時トランジスタ下２乃至Ｔ４はＯＮす
るようにした回路である。
しかし、この方法によると、動作電流が微少の時、挿入
されるＲ２乃至Ｒ４の抵抗値を大きくする必要があり、
ＩＣチップの面積を大きくする必要がでてくるので、Ｉ
Ｃ化するには不利である。
されるＲ２乃至Ｒ４の抵抗値を大きくする必要があり、
ＩＣチップの面積を大きくする必要がでてくるので、Ｉ
Ｃ化するには不利である。
本考案の目的は上記の欠点をなくし、従来の抵抗のかわ
りに能動素子を用いて、確実なスイッチング動作を行な
うことができるトランジスタ回路を得ることである。
りに能動素子を用いて、確実なスイッチング動作を行な
うことができるトランジスタ回路を得ることである。
以下、本考案の一実施例を第２図を参照しながら説明す
る。
る。
第２図も第１図の場合と同じく、同時に０Ｎ−ＯＦＦさ
せたいトランジスタはＴ２乃至Ｔ４であり、トランジス
タＴ５乃至Ｔ７は、エミッタ、およびベースが共通で、
エミッタは、入力信号Ｅｉが入ってくるトランジスタＴ
１のコレクタに接続されており、共通ベースはトランジ
スタＴ２のベースに、トランジスタＴ５乃至Ｔ７のコレ
クタは、それぞれトランジスタ下２乃至Ｔ４のベースに
接続されておりカレントミラー回路を構成している。
せたいトランジスタはＴ２乃至Ｔ４であり、トランジス
タＴ５乃至Ｔ７は、エミッタ、およびベースが共通で、
エミッタは、入力信号Ｅｉが入ってくるトランジスタＴ
１のコレクタに接続されており、共通ベースはトランジ
スタＴ２のベースに、トランジスタＴ５乃至Ｔ７のコレ
クタは、それぞれトランジスタ下２乃至Ｔ４のベースに
接続されておりカレントミラー回路を構成している。
この例の場合トランジスタ下２乃至Ｔ４をＯＮさせるた
めの入力電圧（以下単にＯＮ入力電圧と表わす）が等し
い時、トランジスタＴ７がＯＮするとトランジスタＴ５
、Ｔ６もＯＮし、したがってトランジスタ下２乃至Ｔ４
もＯＮすることになる。
めの入力電圧（以下単にＯＮ入力電圧と表わす）が等し
い時、トランジスタＴ７がＯＮするとトランジスタＴ５
、Ｔ６もＯＮし、したがってトランジスタ下２乃至Ｔ４
もＯＮすることになる。
一般に、ベース・エミッタ間の電圧■ＢＥと、エミッタ
電流ＩＥとは ＩＥ＝Ｉｓｅｘｐ （ＶＢＥ／ｈ） −（１）Ｔ：絶対
温度 ”、’ ｈ ＝ ｋＴ／ ｑ ｑ：電子−個の電荷 に：ボルツマン定数 ＩＳ：飽和電流 の関係にあり、第２図の例の場合トランジスタＴ７がＯ
Ｎ状態の時、トランジスタＴ５、Ｔ６のそれぞれのベー
ス・エミッタ間電圧ＶＢＥは、トランジスタＴ７のベー
ス・エミッタ間電圧ｖＢＥに等しく、トランジスタＴ５
乃至Ｔ７の電気的特性が同じならばトランジスタＴ５乃
至Ｔ７のコレクタ電流はすべて等しくなり、また特性が
違う場合でも、（１）式で決まる電流が流れるので、ト
ランジスタ下２乃至Ｔ４の負荷状態に関係なく、カレン
トミラー回路を構成するトランジスタのみによって決ま
る電流を供給できることになる。
電流ＩＥとは ＩＥ＝Ｉｓｅｘｐ （ＶＢＥ／ｈ） −（１）Ｔ：絶対
温度 ”、’ ｈ ＝ ｋＴ／ ｑ ｑ：電子−個の電荷 に：ボルツマン定数 ＩＳ：飽和電流 の関係にあり、第２図の例の場合トランジスタＴ７がＯ
Ｎ状態の時、トランジスタＴ５、Ｔ６のそれぞれのベー
ス・エミッタ間電圧ＶＢＥは、トランジスタＴ７のベー
ス・エミッタ間電圧ｖＢＥに等しく、トランジスタＴ５
乃至Ｔ７の電気的特性が同じならばトランジスタＴ５乃
至Ｔ７のコレクタ電流はすべて等しくなり、また特性が
違う場合でも、（１）式で決まる電流が流れるので、ト
ランジスタ下２乃至Ｔ４の負荷状態に関係なく、カレン
トミラー回路を構成するトランジスタのみによって決ま
る電流を供給できることになる。
次に、第３図を例にとり、０Ｎ−ＯＦＦさせたい複数個
のトランジスタのＯＮ入力電圧が異なる場合を考えてみ
よう。
のトランジスタのＯＮ入力電圧が異なる場合を考えてみ
よう。
第３図において、カレントミラー回路を構成するトラン
ジスタＴ５乃至Ｔ７の共通ベースはトランジスタＴ８を
介して、トランジスタＴ２のベースに接続されている。
ジスタＴ５乃至Ｔ７の共通ベースはトランジスタＴ８を
介して、トランジスタＴ２のベースに接続されている。
したがって、トランジスタＴ２をＯＮさせるには、仮に
トランジスタ下２乃至Ｔ４自体のＯＮ入力電圧が等しい
場合でも、トランジスタＴ８のベース・エミッタ間電圧
ＶＢＥ分だけ、トランジスタＴ３゜Ｔ４をＯＮさせるに
必要な電圧より高くする必要がある。
トランジスタ下２乃至Ｔ４自体のＯＮ入力電圧が等しい
場合でも、トランジスタＴ８のベース・エミッタ間電圧
ＶＢＥ分だけ、トランジスタＴ３゜Ｔ４をＯＮさせるに
必要な電圧より高くする必要がある。
第３図の様に結線すると、トランジスタＴ５乃至Ｔ７よ
りなるカレントミラー回路は、トランジスタＴ７がＯＮ
しないと、ＯＮ状態にならない。
りなるカレントミラー回路は、トランジスタＴ７がＯＮ
しないと、ＯＮ状態にならない。
トランジスタＴ７がＯＮするためにはトランジスタＴ８
がＯＮＬなけれがならず、トランジスタＴ８がＯＮする
ためには、トランジスタＴ２がＯＮＩなければならない
。
がＯＮＬなけれがならず、トランジスタＴ８がＯＮする
ためには、トランジスタＴ２がＯＮＩなければならない
。
トランジスタＴ２がＯＮするのに十分な電圧がカレント
ミラー回路のコレクタにかかつている状態であれば、ト
ランジスタＴ３．Ｔ４は完全にＯＮしうるので、結局、
トランジスタ下２乃至Ｔ４はすべてＯＮすることになる
。
ミラー回路のコレクタにかかつている状態であれば、ト
ランジスタＴ３．Ｔ４は完全にＯＮしうるので、結局、
トランジスタ下２乃至Ｔ４はすべてＯＮすることになる
。
このような、トランジスタのＯＮ入力電圧が異なる状態
は、それぞれのトランジスタの負荷状態等の差により十
分考えられることであり、この様な場合には、カレント
ミラー回路のベースを、その最もＯＮ入力電圧の高いト
ランジスタのベースに接続すればよいという事になる。
は、それぞれのトランジスタの負荷状態等の差により十
分考えられることであり、この様な場合には、カレント
ミラー回路のベースを、その最もＯＮ入力電圧の高いト
ランジスタのベースに接続すればよいという事になる。
なお第３図において抵抗Ｒ１の代りに定電流源を用いた
のは、一般に動作電流が微少な場合には定電流源を用い
るので、その−例を示すためである。
のは、一般に動作電流が微少な場合には定電流源を用い
るので、その−例を示すためである。
以上、本考案の実施例を、同時にＯＮあるいはＯＦＦさ
せたいトランジスタがＮＰＮ型の場合について説明した
が、同時にＯＮあるいはＯＦＦさせたいトランジスタが
ＰＮＰ型の場合であれば、ＮＰＮ型のトランジスタによ
りカレントミラー回路を形威し、入力信号が入ってくる
トランジスタを、ＰＮＰ型のものにし、電源Ｖｃｃを適
切に加えれば前記の同時にＯＮあるいはＯＦＦさせたい
トランジスタがＮＰＮ型の場合と同様な動作が行なえる
。
せたいトランジスタがＮＰＮ型の場合について説明した
が、同時にＯＮあるいはＯＦＦさせたいトランジスタが
ＰＮＰ型の場合であれば、ＮＰＮ型のトランジスタによ
りカレントミラー回路を形威し、入力信号が入ってくる
トランジスタを、ＰＮＰ型のものにし、電源Ｖｃｃを適
切に加えれば前記の同時にＯＮあるいはＯＦＦさせたい
トランジスタがＮＰＮ型の場合と同様な動作が行なえる
。
この様に、カレントミラー回路を用いることにより、複
数個のトランジスタを同時にＯＮあるいはＯＦＦさせる
ことが可能になり、しかも能動素子のみで回路が構成で
きるので、ＩＣ化に際して、非常に有利である。
数個のトランジスタを同時にＯＮあるいはＯＦＦさせる
ことが可能になり、しかも能動素子のみで回路が構成で
きるので、ＩＣ化に際して、非常に有利である。
第１図は従来の回路図、第２図は本考案の一実施例を示
す回路図、第３図は本考案の他の一実施例を示す回路図
である。 １・・・定電流源、Ｖｃｃ・・・直流電源、Ｒ１乃至Ｒ
４・・・抵抗、ＧＮＤ・・・接地点、Ｅｉ・・・人力信
号、Ｔ１乃至Ｔ４およびＴ８・・・ＮＰＮ型トランジス
タ、Ｔ５乃至Ｔ７・・・ＰＮＰ型トランジスタ。
す回路図、第３図は本考案の他の一実施例を示す回路図
である。 １・・・定電流源、Ｖｃｃ・・・直流電源、Ｒ１乃至Ｒ
４・・・抵抗、ＧＮＤ・・・接地点、Ｅｉ・・・人力信
号、Ｔ１乃至Ｔ４およびＴ８・・・ＮＰＮ型トランジス
タ、Ｔ５乃至Ｔ７・・・ＰＮＰ型トランジスタ。
Claims (1)
- エミッタ、ベース、コレクタ電極を各々有する一導電型
の複数個のトランジスタを有する第１のトランジスタ群
と、エミッタ、ベース、コレクタ電極を各々有し、エミ
ッタ、ベース電極を各々共通接続する、前記−導電型の
トランジスタと等しい個数の反対導電型のトランジスタ
を有する第２のトランジスタ群と、前記第２のトランジ
スタ群の各トランジスタのコレクタ電極を各々対応する
前記第１のトランジスタ群のトランジスタのベース電極
に接続する手段と、前記第２のトランジスタ群の共通エ
ミッタ電極を入力信号に接続する手段とを具備し、前記
第２のトランジスタ群の共通ベース電極を、前記第１の
トランジスタ群のトランジスタがＮＰＮ型の場合はこれ
ら第１のトランジスタ群のトランジスタのうちＯＮさせ
るのに最も高いベース電圧を必要とするトランジスタの
ベース電極に、前記第１のトランジスタ群のトランジス
タがＰＮＰ型の場合はこれら第１のトランジスタ群のト
ランジスタのうちＯＮさせるのに最も低いベース電圧を
必要とするトランジスタのベース電極に接続することを
特徴とするトランジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13592877U JPS5912824Y2 (ja) | 1977-10-12 | 1977-10-12 | トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13592877U JPS5912824Y2 (ja) | 1977-10-12 | 1977-10-12 | トランジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5462648U JPS5462648U (ja) | 1979-05-02 |
| JPS5912824Y2 true JPS5912824Y2 (ja) | 1984-04-17 |
Family
ID=29106696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13592877U Expired JPS5912824Y2 (ja) | 1977-10-12 | 1977-10-12 | トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5912824Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595743A (ja) * | 1982-07-01 | 1984-01-12 | Mitsubishi Electric Corp | カレントホツギング防止回路 |
-
1977
- 1977-10-12 JP JP13592877U patent/JPS5912824Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5462648U (ja) | 1979-05-02 |
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