JP2805893B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2805893B2 JP2805893B2 JP1254303A JP25430389A JP2805893B2 JP 2805893 B2 JP2805893 B2 JP 2805893B2 JP 1254303 A JP1254303 A JP 1254303A JP 25430389 A JP25430389 A JP 25430389A JP 2805893 B2 JP2805893 B2 JP 2805893B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- bipolar transistor
- npn
- type bipolar
- pnp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Bipolar Transistors (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し特にバイポーラトラン
ジスタで構成されるスイッチング回路に関する。
ジスタで構成されるスイッチング回路に関する。
従来のバイポーラトランジスタで構成されるスイッチ
ング回路は、カットオフ時間を短縮するため、第３図に
示す様にNPN型バイポーラトランジスタ１のコレクタ，
ベース間にショットキーダイオード６を接続すること
で、過大入力が印加された場合NPN型バイポーラトラン
ジスタ１が飽和状態にいたるのを防止していた。
ング回路は、カットオフ時間を短縮するため、第３図に
示す様にNPN型バイポーラトランジスタ１のコレクタ，
ベース間にショットキーダイオード６を接続すること
で、過大入力が印加された場合NPN型バイポーラトラン
ジスタ１が飽和状態にいたるのを防止していた。
上述した従来の回路構成では、バイポーラトランジス
タ以外にショットキーダイオードを必要とし、半導体集
積回路（以降ICと記す）において、スイッチング回路の
示る部分が少ない場合など、〔例えばTTLへのインター
フェイス回路を内蔵する場合〕ショートキーダイオード
を形成するために必要な製造行程の増加が効率良く利用
できない欠点がある。
タ以外にショットキーダイオードを必要とし、半導体集
積回路（以降ICと記す）において、スイッチング回路の
示る部分が少ない場合など、〔例えばTTLへのインター
フェイス回路を内蔵する場合〕ショートキーダイオード
を形成するために必要な製造行程の増加が効率良く利用
できない欠点がある。
また、ショットキーダイオードの順方向電圧電流特性
が、バイポーラに比較しバラツキが大きく、ICの歩留を
悪化させる欠点がある。
が、バイポーラに比較しバラツキが大きく、ICの歩留を
悪化させる欠点がある。
本発明の半導体集積回路は、NPN型バイポーラトラン
ジスタのベースと、NPN型バイポーラトランジスタのエ
ミッタおよびNPN型トランジスタのエミッタとPNP型バイ
ポーラトランジスタのコレクタが接続され、PNP型バイ
ポーラトランジスタのベースがNPN型バイポーラトラン
ジスタが飽和しないように設定された基準電圧源に接続
されていることを有している。
ジスタのベースと、NPN型バイポーラトランジスタのエ
ミッタおよびNPN型トランジスタのエミッタとPNP型バイ
ポーラトランジスタのコレクタが接続され、PNP型バイ
ポーラトランジスタのベースがNPN型バイポーラトラン
ジスタが飽和しないように設定された基準電圧源に接続
されていることを有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図であり、NPN型バ
イポーラトランジスタ１のベースとPNP型バイポーラト
ランジスタ２のエミッタおよびNPN型トランジスタのエ
ミッタとPNP型バイポーラトランジスタ２のコレクタが
接続され、PNP型バイポーラトランジスタ２のベースが
基準電圧源３に接続されている。
イポーラトランジスタ１のベースとPNP型バイポーラト
ランジスタ２のエミッタおよびNPN型トランジスタのエ
ミッタとPNP型バイポーラトランジスタ２のコレクタが
接続され、PNP型バイポーラトランジスタ２のベースが
基準電圧源３に接続されている。
ここで基準電圧源３の電位（以降VBと記す）は入力が
論理レベルのHiとなった場合、NPN型バイポーラトラン
ジスタ１が飽和状態にいたらないように、過剰となる入
力電流をPNP型バイポーラトランジスタ２が動作して除
けるような電位に設定する。以下に第１図の場合におけ
る簡単な設計例を示す。
論理レベルのHiとなった場合、NPN型バイポーラトラン
ジスタ１が飽和状態にいたらないように、過剰となる入
力電流をPNP型バイポーラトランジスタ２が動作して除
けるような電位に設定する。以下に第１図の場合におけ
る簡単な設計例を示す。
Vcc:電源電圧,Rl:抵抗４の抵抗値,VL:NPN型トランジ
スタ１が飽和状態にならないような論理上のLOWレベル
電域,VBeNPN:NPNトランジスタ１のベース，エミッタ間
電圧、VBePNP:PNPトランジスタ２のベース，エミッタ間
電圧、IC:NPNトランジスタ１のコレクタ電流， とした場合、コレクタ電流ICの設定値は となり、（１）式で決定されたコレクタ電流（IC）にお
けるNPNトランジスタ１のベース，エミッタ間電圧（V
BeNPN）と、過剰入力電流をPNPトランジスタ２に流した
場合のPNPトランジスタ２のベース，エミッタ間電圧（V
BePNP）より、基準電圧（VB）を以下の（２）式のよう
に設定する。
スタ１が飽和状態にならないような論理上のLOWレベル
電域,VBeNPN:NPNトランジスタ１のベース，エミッタ間
電圧、VBePNP:PNPトランジスタ２のベース，エミッタ間
電圧、IC:NPNトランジスタ１のコレクタ電流， とした場合、コレクタ電流ICの設定値は となり、（１）式で決定されたコレクタ電流（IC）にお
けるNPNトランジスタ１のベース，エミッタ間電圧（V
BeNPN）と、過剰入力電流をPNPトランジスタ２に流した
場合のPNPトランジスタ２のベース，エミッタ間電圧（V
BePNP）より、基準電圧（VB）を以下の（２）式のよう
に設定する。
VB＝VBeNPN−VBePNP ……（２） 第２図は本発明の他の実施例の回路図であり、前の実
施例の基準電圧を外部で設定するのではなく、抵抗によ
る分圧によってVBeNPNより設定する自己バイアス型の回
路構成である。
施例の基準電圧を外部で設定するのではなく、抵抗によ
る分圧によってVBeNPNより設定する自己バイアス型の回
路構成である。
以上説明したように本発明は、スイッチング回路にお
いて、ショットキーダイオードを使用せずに、通常多く
使用されるPNP型バイポーラトランジスタを用いて、NPN
型トランジスタが飽和状態になるのを防止できる効果が
あり、ICにおいて、スイッチング回路の占める部分が少
ない場合など、ショットキーダイオードを形成する製造
行程が省略可能となり、製造コストを低減できる効果が
ある。
いて、ショットキーダイオードを使用せずに、通常多く
使用されるPNP型バイポーラトランジスタを用いて、NPN
型トランジスタが飽和状態になるのを防止できる効果が
あり、ICにおいて、スイッチング回路の占める部分が少
ない場合など、ショットキーダイオードを形成する製造
行程が省略可能となり、製造コストを低減できる効果が
ある。
第１図は本発明の一実施例の回路図、第２図は実施例２
に回路図、第３図は、従来のスイッチング回路図であ
る。 １……NPN型バイポーラトランジスタ、２……PNP型バイ
ポーラトランジスタ、３……基準電圧、４……抵抗、５
……定電流源、６……ショットキーダイオード。
に回路図、第３図は、従来のスイッチング回路図であ
る。 １……NPN型バイポーラトランジスタ、２……PNP型バイ
ポーラトランジスタ、３……基準電圧、４……抵抗、５
……定電流源、６……ショットキーダイオード。
Claims (1)
- 【請求項１】バイポーラトランジスタで構成されるスイ
ッチング回路において、NPN型バイポーラトランジスタ
のベースと、PNP型バイポーラトランジスタのエミッタ
および、NPN型トランジスタのエミッタとPNP型バイポー
ラトランジスタのコレクタが接続され、PNP型バイポー
ラトランジスタのベースがNPN型バイポーラトランジス
タが飽和しないように設定された基準電圧源に接続され
ていることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254303A JP2805893B2 (ja) | 1989-09-28 | 1989-09-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254303A JP2805893B2 (ja) | 1989-09-28 | 1989-09-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03117021A JPH03117021A (ja) | 1991-05-17 |
| JP2805893B2 true JP2805893B2 (ja) | 1998-09-30 |
Family
ID=17263115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1254303A Expired - Lifetime JP2805893B2 (ja) | 1989-09-28 | 1989-09-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2805893B2 (ja) |
-
1989
- 1989-09-28 JP JP1254303A patent/JP2805893B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03117021A (ja) | 1991-05-17 |
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