JPS58166740A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS58166740A
JPS58166740A JP4957182A JP4957182A JPS58166740A JP S58166740 A JPS58166740 A JP S58166740A JP 4957182 A JP4957182 A JP 4957182A JP 4957182 A JP4957182 A JP 4957182A JP S58166740 A JPS58166740 A JP S58166740A
Authority
JP
Japan
Prior art keywords
transistor
base
collector
type
emitter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4957182A
Other languages
English (en)
Inventor
Norihide Kinugasa
教英 衣笠
Shigeru Yano
茂 矢野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electronics Corp, Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electronics Corp
Priority to JP4957182A priority Critical patent/JPS58166740A/ja
Publication of JPS58166740A publication Critical patent/JPS58166740A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/761PN junctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体集積回路のトランジスタの寄生現象(
ラッチアップ現象)を解消する半導体装置に関するもの
である。
従来の半導体装置について図面を参照して説明する。
第1図は半導体集積回路の一部を構成する半導体装置の
回路図である。第1図においてQlは工Q2Uコレクタ
にトランジスタQ1のベースが接続さn、前記コレクタ
がダイオードD1に介して接地さn1エミツタが電圧電
源v1に接続さn入力端子v2がベースに接続さ扛たP
NP型トランジスタである。
第2図は第1図の回路を集積回路で実現した場合のNP
NPNPトランジスタ及びその周辺の、半導体装置の断
面図である。第2図において1はアルミ電極1′が接続
さtfcNPN型トランジスタQ1のエミッタ、2はア
ルミ電極2′が接続さnたトランジスタQ1のベース、
3はアルミ電極4′が接続さnたコレクタコンタクト4
を含むトランジスタQ1のコレクタ、6はトランジスタ
Q1等が設けらfているP型頭域の基板部、eiN型の
埋込み層、TiPNP型トランジスタQ2のベース領域
となるN型エピタキシャル層である。
また第3図は、第1図の回路において寄生現象が起り寄
生トランジスタが生じた場合の回路図であるOQlはN
PN型トランジスタ、Q2はPNP型トランジスタであ
る。Q3はベースがトランジスタQ1のコレクタに接続
さnエミッタがトランジスタQ1のベースに接続さfし
たPNP型トランジスタ、Q4はエミッタがトランジス
タQ1のコレクタに接続さ匙、コレクタがトランジスタ
Q2のベースに接続さn1ベースがトランジスタQ3の
コレクタに接続さ扛、前記ベースが抵抗R2を介してト
ランジスタQ1のエミッタに接続さ1.た(接地した)
NPN型トランジスタである。第1図において入力端子
v2の電圧によってトランジスタQ2が導通すると、ト
ランジスタQ2のコレクタ電流がトランジスタQ1のベ
ースに流肚込みトランジスタQ1が導通する。ところが
トランジスタQ1の導通電流が増すと抵抗R1の電圧降
下によってトランジスタQ1のコレクタ電圧が下りトラ
ンジスタQ1が飽和する恐nがある。トランジスタQ1
が飽和し、かつ、第2図の半導体装置の断面図のように
トランジスタQ1とトランジスタQ2とが隣接している
場合、第2図におけるトランジスタQ1のベース2をエ
ミッタとし、同図トランジスタQ1のコレクタ3をベー
スとし、基板部5をコレクタとして第3図におけるPN
PNPN型トランジスタQ3じる。そしてトランジスタ
Q3のベース3とエミッタ2との間の電圧が順方向バイ
アスになるとトランジスタQ3は導通シ、トランジスタ
Q3のコレクタ5を通じて電流が流扛る。その結果トラ
ンジスタQ3のコレクタ5すなわち基板部5の抵抗成分
に電圧降下が起りトランジスタQ3のコレクタ5の電位
がアース電位より高くなり、第3図における抵抗R2が
生じる。またトランジスタQ1が飽和しているためトラ
ンジスタQ1のコレクタ3の電位はほぼアース電位に等
しいので、第2図におけるトランジスタQ1のコレクタ
コンタクト4全エミツタとし、トランジスタQ3のコレ
クタ6をベースとし、トランジスタQ2のベース層7を
コレクタとして第3図における寄生のラテラルNPN型
トランジスタQ4が生じる。トランジスタQ4において
ベース6とエミッタ4との間の電圧が順方向バイアスと
なるまでベース5すなわち基板部5の電位が高くなると
トランジスタQ4が導通して隣接するトランジスタQ2
のH型のベース層であるN型エピタキシャル層7の島の
電位を低レベルに引き込んでしまう。その結果トランジ
スタQ1と隣接するトランジスタQ2が導通する。すな
わち寄生トランジスタQs+  Q4i介して正帰還が
かかることになりトランジスタQ2は入カカノトオフの
状態でも導通状態を保ち、飽和したトランジスタQ1の
ベースに電流を供給しつづけるのでもとの状態に復帰し
なくなり入力端子v2によるトランジスタQ1の制御が
困難になる。
本発明は、上記欠点に鑑み、飽和するNPN型トランジ
スタが隣接する素子のN型エビタギンヤル層の電位に影
響全骨けない半導体装置を提供するものである。
以下、本発明の一実施例について図面を参照して説明す
る。
第4図は11本発明の一実施例における半導体装置の断
面図であり、第1図の回路全集積回路で実現した場合の
トランジスタQ1及びその周辺の半導体装置を示したも
のである。第4図において、1はアルミ電極1′が接続
さtた第1図におけるNPNPNPトランジスタのエミ
ッタ、2はアルミ電極2′が接続さlrしたトランジス
タQ1のベース、3はアルミ電極4′が接続さ扛タコレ
クタコンタクト4を含むトランジスタQ1のコレクタ、
6はP型領域の基板部、6はに型の埋込み層、7は第1
図におけるPNPNPNトランジスタのベース領域とな
るN型エピタキシャル層、8はトランジスの りQlとトランジスタQ2との間にトランジスタ及び抵
抗等の素子を含まないN型エピタキシャル層、9はエピ
タキシャル層8に設けら扛たコンタクト領域、1oはコ
ンタクト領域9と基板部6と全結線するアルミ配線であ
る。また第5図は第1図の回路を第4図の半導体装置で
実現した場合に生じる寄生トランジスタを含めた回路図
である。
トランジスタQ1はNPN型トランジスタ、Q2は入力
端子v2がベースに接続さ扛たPNP型トランジスタ、
R1は電圧電源v1とトランジスタQ1のコレクタの間
に挿入さnた抵抗、Q3はPNP型の寄生トランジスタ
、94はNPN型の寄生トランジスタ、Q6iJベース
がトランジスタQ4のベースに接続さn1エミツタがト
ランジスタQ4のコレクタに接続さ扛、コレクタがトラ
ンジスタQ2のベースに接続さtlかつ前記ベースと前
記エミッタとが短絡さnたNPN型の寄生トランジスタ
である。
トランジスタQ2のコレクタ電流によって動作したトラ
ンジスタQ1が飽和すると、第4図におけるトランジス
タQ1のベース2をエミッタとし、トランジスタQ1の
コレクタコンタクト4をベースとし、基板部5をコレク
タとして第6図におけるPNP型の寄生トランジスタQ
3が生じ導通する。又トランジスタQ1が飽和している
ためトランジスタQ1のコレクタ3の電位がほぼアース
電位に等しいのでトランジスタQ1のコレクタコンタク
ト4全エミツタとし、基板部5をベースとし、トランジ
スタQ1とトランジスタQ2との間に設けら扛たN型エ
ピタキシャル層8をコレクタ電流てNPN型の寄生トラ
ンジスタQ4が生じ導通する。そしてトランジスタQ4
が導通すると、N型のエピタキシャル層8の電位が低レ
ベルに引き込壕するため、コンタクト領域9をエミッタ
とし、基板部5をベースとし、N型エピタキシャル層7
をコレクタとしてNPN型の寄生トランジスタQ6が生
じる。ところがアルミ配線1oにより、トランジスタQ
5のエミッタ9とベース6が短絡さ扛ているため、トラ
ンジスタQ50ベース6の電位がエミッタ9と同様に低
レベルとすり、トランジスタQ6のコレクタ7からエミ
ッタ9及びベース6に電流が流扛ナクする。その結果ト
ランジスタQ5のベース7の電位を低レベルに引き込む
ことナク、トランジスタQ2の動作は入力端子v2の電
圧によって制御でき、飽和したトランジスタQ1の入力
端子v2による制御も可能となり、もとの状態に復帰さ
せることができる。
以上のように、隣接するトランジスタQ1とQ2との間
にトランジスタ及び抵抗等の素子を含壕ないN型エピタ
キシャル層8と、エピタキシャル層8及び基板部5を結
線するアルミ配線とを設けることによりトランジスタQ
1が飽和した際に生じるW 生現象によるトランジスタ
Q2へのiT−帰還がかからず、トランジスタQ2及び
Qlの制(財)が入力端子v2によりできる。
なお、第1,2図において、トランジスタQ1のコレク
タ4がトランジスタQ1のベース2に直接接続さnてい
なくてもトランジスタQ2が導通した時トランジスタQ
2のコレクタ電流が間接的にトランジスタQ1のベース
2に供給さnるような回路構成であるときも本発明は同
様の効果を有する。
以上のように本発明は、NPN型トランジスタとそのト
ランジスタに隣接するトランジスタとの間にトランジス
タ及び抵抗等の素子を含まないN型エピタキシャル層の
分離島を設け、その分離島をP型の基板またはアース電
位に接続することにより、前記NPN型トランジスタが
飽和したとき、他の隣接素子のエピタキシャル層の電位
に影響を及ぼさないようにでき、寄生現象全回避するこ
とが可能である。
【図面の簡単な説明】
1 。 第1図は半導体装置の回路図、第2図は第1図の回路を
集積回路で実現した場合の従来の半導体装置の部分断面
図、第3図は第2図の従来の半導体装置によって生じた
寄生トランジスタを含めた第1図の半導体装置の回路図
、第4図は本発明の一実施例における、第1図の回路を
集積回路で実現した半導体装置の部分断面図、第6図は
第4図の不発明の一実施例における半導体装置によって
生じた寄生トランジスタを含めた第1図の半導体装置の
回路図である。 Qll  Q2.Q3t  Q4+  Q5・・・・・
・トランジスタ、Vl、V2・・・・・・電源、R1,
R2・・・・・・抵抗、1.3+ 4+ 7+ 8+ 
9・旧・・N型層、6・・・・・・P型層、1o・・・
・・・アルミ配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名11
図 1s 2 図 第  3  図

Claims (1)

    【特許請求の範囲】
  1. P型基板にN型のエピタキシャル層を設けた接合分離型
    の半導体装置に、NPN型トランジスタと、そのトラン
    ジスタに隣接する素子との間に、トランジスタ及び抵抗
    等の素子を含まないエピタキシャル層の分離島を設け、
    前記分離島を前記基板またはアース電位に接続した半導
    体装置。
JP4957182A 1982-03-26 1982-03-26 半導体装置 Pending JPS58166740A (ja)

Priority Applications (1)

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JP4957182A JPS58166740A (ja) 1982-03-26 1982-03-26 半導体装置

Applications Claiming Priority (1)

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JP4957182A JPS58166740A (ja) 1982-03-26 1982-03-26 半導体装置

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JPS58166740A true JPS58166740A (ja) 1983-10-01

Family

ID=12834890

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JP4957182A Pending JPS58166740A (ja) 1982-03-26 1982-03-26 半導体装置

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JP (1) JPS58166740A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62145858A (ja) * 1985-12-20 1987-06-29 Mitsubishi Electric Corp 半導体集積回路装置
JPS6337644A (ja) * 1986-07-31 1988-02-18 Mitsubishi Electric Corp 半導体集積回路装置
KR20030066291A (ko) * 2002-02-01 2003-08-09 미쓰비시덴키 가부시키가이샤 반도체장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62145858A (ja) * 1985-12-20 1987-06-29 Mitsubishi Electric Corp 半導体集積回路装置
JPS6337644A (ja) * 1986-07-31 1988-02-18 Mitsubishi Electric Corp 半導体集積回路装置
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