JPS58166740A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58166740A JPS58166740A JP4957182A JP4957182A JPS58166740A JP S58166740 A JPS58166740 A JP S58166740A JP 4957182 A JP4957182 A JP 4957182A JP 4957182 A JP4957182 A JP 4957182A JP S58166740 A JPS58166740 A JP S58166740A
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- JP
- Japan
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- transistor
- base
- collector
- type
- emitter
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体集積回路のトランジスタの寄生現象（
ラッチアップ現象）を解消する半導体装置に関するもの
である。
ラッチアップ現象）を解消する半導体装置に関するもの
である。
従来の半導体装置について図面を参照して説明する。
第１図は半導体集積回路の一部を構成する半導体装置の
回路図である。第１図においてＱｌは工Ｑ２Ｕコレクタ
にトランジスタＱ１のベースが接続さｎ、前記コレクタ
がダイオードＤ１に介して接地さｎ１エミツタが電圧電
源ｖ１に接続さｎ入力端子ｖ２がベースに接続さ扛たＰ
ＮＰ型トランジスタである。
回路図である。第１図においてＱｌは工Ｑ２Ｕコレクタ
にトランジスタＱ１のベースが接続さｎ、前記コレクタ
がダイオードＤ１に介して接地さｎ１エミツタが電圧電
源ｖ１に接続さｎ入力端子ｖ２がベースに接続さ扛たＰ
ＮＰ型トランジスタである。
第２図は第１図の回路を集積回路で実現した場合のＮＰ
ＮＰＮＰトランジスタ及びその周辺の、半導体装置の断
面図である。第２図において１はアルミ電極１′が接続
さｔｆｃＮＰＮ型トランジスタＱ１のエミッタ、２はア
ルミ電極２′が接続さｎたトランジスタＱ１のベース、
３はアルミ電極４′が接続さｎたコレクタコンタクト４
を含むトランジスタＱ１のコレクタ、６はトランジスタ
Ｑ１等が設けらｆているＰ型頭域の基板部、ｅｉＮ型の
埋込み層、ＴｉＰＮＰ型トランジスタＱ２のベース領域
となるＮ型エピタキシャル層である。
ＮＰＮＰトランジスタ及びその周辺の、半導体装置の断
面図である。第２図において１はアルミ電極１′が接続
さｔｆｃＮＰＮ型トランジスタＱ１のエミッタ、２はア
ルミ電極２′が接続さｎたトランジスタＱ１のベース、
３はアルミ電極４′が接続さｎたコレクタコンタクト４
を含むトランジスタＱ１のコレクタ、６はトランジスタ
Ｑ１等が設けらｆているＰ型頭域の基板部、ｅｉＮ型の
埋込み層、ＴｉＰＮＰ型トランジスタＱ２のベース領域
となるＮ型エピタキシャル層である。
また第３図は、第１図の回路において寄生現象が起り寄
生トランジスタが生じた場合の回路図であるＯＱｌはＮ
ＰＮ型トランジスタ、Ｑ２はＰＮＰ型トランジスタであ
る。Ｑ３はベースがトランジスタＱ１のコレクタに接続
さｎエミッタがトランジスタＱ１のベースに接続さｆし
たＰＮＰ型トランジスタ、Ｑ４はエミッタがトランジス
タＱ１のコレクタに接続さ匙、コレクタがトランジスタ
Ｑ２のベースに接続さｎ１ベースがトランジスタＱ３の
コレクタに接続さ扛、前記ベースが抵抗Ｒ２を介してト
ランジスタＱ１のエミッタに接続さ１．た（接地した）
ＮＰＮ型トランジスタである。第１図において入力端子
ｖ２の電圧によってトランジスタＱ２が導通すると、ト
ランジスタＱ２のコレクタ電流がトランジスタＱ１のベ
ースに流肚込みトランジスタＱ１が導通する。ところが
トランジスタＱ１の導通電流が増すと抵抗Ｒ１の電圧降
下によってトランジスタＱ１のコレクタ電圧が下りトラ
ンジスタＱ１が飽和する恐ｎがある。トランジスタＱ１
が飽和し、かつ、第２図の半導体装置の断面図のように
トランジスタＱ１とトランジスタＱ２とが隣接している
場合、第２図におけるトランジスタＱ１のベース２をエ
ミッタとし、同図トランジスタＱ１のコレクタ３をベー
スとし、基板部５をコレクタとして第３図におけるＰＮ
ＰＮＰＮ型トランジスタＱ３じる。そしてトランジスタ
Ｑ３のベース３とエミッタ２との間の電圧が順方向バイ
アスになるとトランジスタＱ３は導通シ、トランジスタ
Ｑ３のコレクタ５を通じて電流が流扛る。その結果トラ
ンジスタＱ３のコレクタ５すなわち基板部５の抵抗成分
に電圧降下が起りトランジスタＱ３のコレクタ５の電位
がアース電位より高くなり、第３図における抵抗Ｒ２が
生じる。またトランジスタＱ１が飽和しているためトラ
ンジスタＱ１のコレクタ３の電位はほぼアース電位に等
しいので、第２図におけるトランジスタＱ１のコレクタ
コンタクト４全エミツタとし、トランジスタＱ３のコレ
クタ６をベースとし、トランジスタＱ２のベース層７を
コレクタとして第３図における寄生のラテラルＮＰＮ型
トランジスタＱ４が生じる。トランジスタＱ４において
ベース６とエミッタ４との間の電圧が順方向バイアスと
なるまでベース５すなわち基板部５の電位が高くなると
トランジスタＱ４が導通して隣接するトランジスタＱ２
のＨ型のベース層であるＮ型エピタキシャル層７の島の
電位を低レベルに引き込んでしまう。その結果トランジ
スタＱ１と隣接するトランジスタＱ２が導通する。すな
わち寄生トランジスタＱｓ＋ Ｑ４ｉ介して正帰還が
かかることになりトランジスタＱ２は入カカノトオフの
状態でも導通状態を保ち、飽和したトランジスタＱ１の
ベースに電流を供給しつづけるのでもとの状態に復帰し
なくなり入力端子ｖ２によるトランジスタＱ１の制御が
困難になる。
生トランジスタが生じた場合の回路図であるＯＱｌはＮ
ＰＮ型トランジスタ、Ｑ２はＰＮＰ型トランジスタであ
る。Ｑ３はベースがトランジスタＱ１のコレクタに接続
さｎエミッタがトランジスタＱ１のベースに接続さｆし
たＰＮＰ型トランジスタ、Ｑ４はエミッタがトランジス
タＱ１のコレクタに接続さ匙、コレクタがトランジスタ
Ｑ２のベースに接続さｎ１ベースがトランジスタＱ３の
コレクタに接続さ扛、前記ベースが抵抗Ｒ２を介してト
ランジスタＱ１のエミッタに接続さ１．た（接地した）
ＮＰＮ型トランジスタである。第１図において入力端子
ｖ２の電圧によってトランジスタＱ２が導通すると、ト
ランジスタＱ２のコレクタ電流がトランジスタＱ１のベ
ースに流肚込みトランジスタＱ１が導通する。ところが
トランジスタＱ１の導通電流が増すと抵抗Ｒ１の電圧降
下によってトランジスタＱ１のコレクタ電圧が下りトラ
ンジスタＱ１が飽和する恐ｎがある。トランジスタＱ１
が飽和し、かつ、第２図の半導体装置の断面図のように
トランジスタＱ１とトランジスタＱ２とが隣接している
場合、第２図におけるトランジスタＱ１のベース２をエ
ミッタとし、同図トランジスタＱ１のコレクタ３をベー
スとし、基板部５をコレクタとして第３図におけるＰＮ
ＰＮＰＮ型トランジスタＱ３じる。そしてトランジスタ
Ｑ３のベース３とエミッタ２との間の電圧が順方向バイ
アスになるとトランジスタＱ３は導通シ、トランジスタ
Ｑ３のコレクタ５を通じて電流が流扛る。その結果トラ
ンジスタＱ３のコレクタ５すなわち基板部５の抵抗成分
に電圧降下が起りトランジスタＱ３のコレクタ５の電位
がアース電位より高くなり、第３図における抵抗Ｒ２が
生じる。またトランジスタＱ１が飽和しているためトラ
ンジスタＱ１のコレクタ３の電位はほぼアース電位に等
しいので、第２図におけるトランジスタＱ１のコレクタ
コンタクト４全エミツタとし、トランジスタＱ３のコレ
クタ６をベースとし、トランジスタＱ２のベース層７を
コレクタとして第３図における寄生のラテラルＮＰＮ型
トランジスタＱ４が生じる。トランジスタＱ４において
ベース６とエミッタ４との間の電圧が順方向バイアスと
なるまでベース５すなわち基板部５の電位が高くなると
トランジスタＱ４が導通して隣接するトランジスタＱ２
のＨ型のベース層であるＮ型エピタキシャル層７の島の
電位を低レベルに引き込んでしまう。その結果トランジ
スタＱ１と隣接するトランジスタＱ２が導通する。すな
わち寄生トランジスタＱｓ＋ Ｑ４ｉ介して正帰還が
かかることになりトランジスタＱ２は入カカノトオフの
状態でも導通状態を保ち、飽和したトランジスタＱ１の
ベースに電流を供給しつづけるのでもとの状態に復帰し
なくなり入力端子ｖ２によるトランジスタＱ１の制御が
困難になる。
本発明は、上記欠点に鑑み、飽和するＮＰＮ型トランジ
スタが隣接する素子のＮ型エビタギンヤル層の電位に影
響全骨けない半導体装置を提供するものである。
スタが隣接する素子のＮ型エビタギンヤル層の電位に影
響全骨けない半導体装置を提供するものである。
以下、本発明の一実施例について図面を参照して説明す
る。
る。
第４図は１１本発明の一実施例における半導体装置の断
面図であり、第１図の回路全集積回路で実現した場合の
トランジスタＱ１及びその周辺の半導体装置を示したも
のである。第４図において、１はアルミ電極１′が接続
さｔた第１図におけるＮＰＮＰＮＰトランジスタのエミ
ッタ、２はアルミ電極２′が接続さｌｒしたトランジス
タＱ１のベース、３はアルミ電極４′が接続さ扛タコレ
クタコンタクト４を含むトランジスタＱ１のコレクタ、
６はＰ型領域の基板部、６はに型の埋込み層、７は第１
図におけるＰＮＰＮＰＮトランジスタのベース領域とな
るＮ型エピタキシャル層、８はトランジスの りＱｌとトランジスタＱ２との間にトランジスタ及び抵
抗等の素子を含まないＮ型エピタキシャル層、９はエピ
タキシャル層８に設けら扛たコンタクト領域、１ｏはコ
ンタクト領域９と基板部６と全結線するアルミ配線であ
る。また第５図は第１図の回路を第４図の半導体装置で
実現した場合に生じる寄生トランジスタを含めた回路図
である。
面図であり、第１図の回路全集積回路で実現した場合の
トランジスタＱ１及びその周辺の半導体装置を示したも
のである。第４図において、１はアルミ電極１′が接続
さｔた第１図におけるＮＰＮＰＮＰトランジスタのエミ
ッタ、２はアルミ電極２′が接続さｌｒしたトランジス
タＱ１のベース、３はアルミ電極４′が接続さ扛タコレ
クタコンタクト４を含むトランジスタＱ１のコレクタ、
６はＰ型領域の基板部、６はに型の埋込み層、７は第１
図におけるＰＮＰＮＰＮトランジスタのベース領域とな
るＮ型エピタキシャル層、８はトランジスの りＱｌとトランジスタＱ２との間にトランジスタ及び抵
抗等の素子を含まないＮ型エピタキシャル層、９はエピ
タキシャル層８に設けら扛たコンタクト領域、１ｏはコ
ンタクト領域９と基板部６と全結線するアルミ配線であ
る。また第５図は第１図の回路を第４図の半導体装置で
実現した場合に生じる寄生トランジスタを含めた回路図
である。
トランジスタＱ１はＮＰＮ型トランジスタ、Ｑ２は入力
端子ｖ２がベースに接続さ扛たＰＮＰ型トランジスタ、
Ｒ１は電圧電源ｖ１とトランジスタＱ１のコレクタの間
に挿入さｎた抵抗、Ｑ３はＰＮＰ型の寄生トランジスタ
、９４はＮＰＮ型の寄生トランジスタ、Ｑ６ｉＪベース
がトランジスタＱ４のベースに接続さｎ１エミツタがト
ランジスタＱ４のコレクタに接続さ扛、コレクタがトラ
ンジスタＱ２のベースに接続さｔｌかつ前記ベースと前
記エミッタとが短絡さｎたＮＰＮ型の寄生トランジスタ
である。
端子ｖ２がベースに接続さ扛たＰＮＰ型トランジスタ、
Ｒ１は電圧電源ｖ１とトランジスタＱ１のコレクタの間
に挿入さｎた抵抗、Ｑ３はＰＮＰ型の寄生トランジスタ
、９４はＮＰＮ型の寄生トランジスタ、Ｑ６ｉＪベース
がトランジスタＱ４のベースに接続さｎ１エミツタがト
ランジスタＱ４のコレクタに接続さ扛、コレクタがトラ
ンジスタＱ２のベースに接続さｔｌかつ前記ベースと前
記エミッタとが短絡さｎたＮＰＮ型の寄生トランジスタ
である。
トランジスタＱ２のコレクタ電流によって動作したトラ
ンジスタＱ１が飽和すると、第４図におけるトランジス
タＱ１のベース２をエミッタとし、トランジスタＱ１の
コレクタコンタクト４をベースとし、基板部５をコレク
タとして第６図におけるＰＮＰ型の寄生トランジスタＱ
３が生じ導通する。又トランジスタＱ１が飽和している
ためトランジスタＱ１のコレクタ３の電位がほぼアース
電位に等しいのでトランジスタＱ１のコレクタコンタク
ト４全エミツタとし、基板部５をベースとし、トランジ
スタＱ１とトランジスタＱ２との間に設けら扛たＮ型エ
ピタキシャル層８をコレクタ電流てＮＰＮ型の寄生トラ
ンジスタＱ４が生じ導通する。そしてトランジスタＱ４
が導通すると、Ｎ型のエピタキシャル層８の電位が低レ
ベルに引き込壕するため、コンタクト領域９をエミッタ
とし、基板部５をベースとし、Ｎ型エピタキシャル層７
をコレクタとしてＮＰＮ型の寄生トランジスタＱ６が生
じる。ところがアルミ配線１ｏにより、トランジスタＱ
５のエミッタ９とベース６が短絡さ扛ているため、トラ
ンジスタＱ５０ベース６の電位がエミッタ９と同様に低
レベルとすり、トランジスタＱ６のコレクタ７からエミ
ッタ９及びベース６に電流が流扛ナクする。その結果ト
ランジスタＱ５のベース７の電位を低レベルに引き込む
ことナク、トランジスタＱ２の動作は入力端子ｖ２の電
圧によって制御でき、飽和したトランジスタＱ１の入力
端子ｖ２による制御も可能となり、もとの状態に復帰さ
せることができる。
ンジスタＱ１が飽和すると、第４図におけるトランジス
タＱ１のベース２をエミッタとし、トランジスタＱ１の
コレクタコンタクト４をベースとし、基板部５をコレク
タとして第６図におけるＰＮＰ型の寄生トランジスタＱ
３が生じ導通する。又トランジスタＱ１が飽和している
ためトランジスタＱ１のコレクタ３の電位がほぼアース
電位に等しいのでトランジスタＱ１のコレクタコンタク
ト４全エミツタとし、基板部５をベースとし、トランジ
スタＱ１とトランジスタＱ２との間に設けら扛たＮ型エ
ピタキシャル層８をコレクタ電流てＮＰＮ型の寄生トラ
ンジスタＱ４が生じ導通する。そしてトランジスタＱ４
が導通すると、Ｎ型のエピタキシャル層８の電位が低レ
ベルに引き込壕するため、コンタクト領域９をエミッタ
とし、基板部５をベースとし、Ｎ型エピタキシャル層７
をコレクタとしてＮＰＮ型の寄生トランジスタＱ６が生
じる。ところがアルミ配線１ｏにより、トランジスタＱ
５のエミッタ９とベース６が短絡さ扛ているため、トラ
ンジスタＱ５０ベース６の電位がエミッタ９と同様に低
レベルとすり、トランジスタＱ６のコレクタ７からエミ
ッタ９及びベース６に電流が流扛ナクする。その結果ト
ランジスタＱ５のベース７の電位を低レベルに引き込む
ことナク、トランジスタＱ２の動作は入力端子ｖ２の電
圧によって制御でき、飽和したトランジスタＱ１の入力
端子ｖ２による制御も可能となり、もとの状態に復帰さ
せることができる。
以上のように、隣接するトランジスタＱ１とＱ２との間
にトランジスタ及び抵抗等の素子を含壕ないＮ型エピタ
キシャル層８と、エピタキシャル層８及び基板部５を結
線するアルミ配線とを設けることによりトランジスタＱ
１が飽和した際に生じるＷ 生現象によるトランジスタ
Ｑ２へのｉＴ−帰還がかからず、トランジスタＱ２及び
Ｑｌの制（財）が入力端子ｖ２によりできる。
にトランジスタ及び抵抗等の素子を含壕ないＮ型エピタ
キシャル層８と、エピタキシャル層８及び基板部５を結
線するアルミ配線とを設けることによりトランジスタＱ
１が飽和した際に生じるＷ 生現象によるトランジスタ
Ｑ２へのｉＴ−帰還がかからず、トランジスタＱ２及び
Ｑｌの制（財）が入力端子ｖ２によりできる。
なお、第１，２図において、トランジスタＱ１のコレク
タ４がトランジスタＱ１のベース２に直接接続さｎてい
なくてもトランジスタＱ２が導通した時トランジスタＱ
２のコレクタ電流が間接的にトランジスタＱ１のベース
２に供給さｎるような回路構成であるときも本発明は同
様の効果を有する。
タ４がトランジスタＱ１のベース２に直接接続さｎてい
なくてもトランジスタＱ２が導通した時トランジスタＱ
２のコレクタ電流が間接的にトランジスタＱ１のベース
２に供給さｎるような回路構成であるときも本発明は同
様の効果を有する。
以上のように本発明は、ＮＰＮ型トランジスタとそのト
ランジスタに隣接するトランジスタとの間にトランジス
タ及び抵抗等の素子を含まないＮ型エピタキシャル層の
分離島を設け、その分離島をＰ型の基板またはアース電
位に接続することにより、前記ＮＰＮ型トランジスタが
飽和したとき、他の隣接素子のエピタキシャル層の電位
に影響を及ぼさないようにでき、寄生現象全回避するこ
とが可能である。
ランジスタに隣接するトランジスタとの間にトランジス
タ及び抵抗等の素子を含まないＮ型エピタキシャル層の
分離島を設け、その分離島をＰ型の基板またはアース電
位に接続することにより、前記ＮＰＮ型トランジスタが
飽和したとき、他の隣接素子のエピタキシャル層の電位
に影響を及ぼさないようにでき、寄生現象全回避するこ
とが可能である。
１ 。
第１図は半導体装置の回路図、第２図は第１図の回路を
集積回路で実現した場合の従来の半導体装置の部分断面
図、第３図は第２図の従来の半導体装置によって生じた
寄生トランジスタを含めた第１図の半導体装置の回路図
、第４図は本発明の一実施例における、第１図の回路を
集積回路で実現した半導体装置の部分断面図、第６図は
第４図の不発明の一実施例における半導体装置によって
生じた寄生トランジスタを含めた第１図の半導体装置の
回路図である。 Ｑｌｌ Ｑ２．Ｑ３ｔ Ｑ４＋ Ｑ５・・・・・
・トランジスタ、Ｖｌ、Ｖ２・・・・・・電源、Ｒ１，
Ｒ２・・・・・・抵抗、１．３＋ ４＋ ７＋ ８＋
９・旧・・Ｎ型層、６・・・・・・Ｐ型層、１ｏ・・・
・・・アルミ配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１１
図 １ｓ ２ 図 第 ３ 図
集積回路で実現した場合の従来の半導体装置の部分断面
図、第３図は第２図の従来の半導体装置によって生じた
寄生トランジスタを含めた第１図の半導体装置の回路図
、第４図は本発明の一実施例における、第１図の回路を
集積回路で実現した半導体装置の部分断面図、第６図は
第４図の不発明の一実施例における半導体装置によって
生じた寄生トランジスタを含めた第１図の半導体装置の
回路図である。 Ｑｌｌ Ｑ２．Ｑ３ｔ Ｑ４＋ Ｑ５・・・・・
・トランジスタ、Ｖｌ、Ｖ２・・・・・・電源、Ｒ１，
Ｒ２・・・・・・抵抗、１．３＋ ４＋ ７＋ ８＋
９・旧・・Ｎ型層、６・・・・・・Ｐ型層、１ｏ・・・
・・・アルミ配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１１
図 １ｓ ２ 図 第 ３ 図
Claims (1)
- Ｐ型基板にＮ型のエピタキシャル層を設けた接合分離型
の半導体装置に、ＮＰＮ型トランジスタと、そのトラン
ジスタに隣接する素子との間に、トランジスタ及び抵抗
等の素子を含まないエピタキシャル層の分離島を設け、
前記分離島を前記基板またはアース電位に接続した半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4957182A JPS58166740A (ja) | 1982-03-26 | 1982-03-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4957182A JPS58166740A (ja) | 1982-03-26 | 1982-03-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58166740A true JPS58166740A (ja) | 1983-10-01 |
Family
ID=12834890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4957182A Pending JPS58166740A (ja) | 1982-03-26 | 1982-03-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58166740A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145858A (ja) * | 1985-12-20 | 1987-06-29 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS6337644A (ja) * | 1986-07-31 | 1988-02-18 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| KR20030066291A (ko) * | 2002-02-01 | 2003-08-09 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
-
1982
- 1982-03-26 JP JP4957182A patent/JPS58166740A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145858A (ja) * | 1985-12-20 | 1987-06-29 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS6337644A (ja) * | 1986-07-31 | 1988-02-18 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| KR20030066291A (ko) * | 2002-02-01 | 2003-08-09 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
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