JP3262841B2 - 第１回路接続点を第２あるいは第３の回路接続点に後者の電位に関連して接続し、特に基板の電位に関する集積回路の絶縁領域の電位を制御するための切換回路 - Google Patents

第１回路接続点を第２あるいは第３の回路接続点に後者の電位に関連して接続し、特に基板の電位に関する集積回路の絶縁領域の電位を制御するための切換回路

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、第１回路接続点を第２
あるいは第３の回路接続点に後者の電位に関連して接続
し、特に、基板の電位に関して集積回路の絶縁領域の電
位を制御するための切換回路に関する。
【０００２】
【従来の技術】コレクタに存在する共振負荷に対して、
ＮＰＮトランジスタあるいはダーリントンのような、パ
ワー素子を駆動する制御素子のある回路について考察す
る。制御素子が切換動作を実行する場合、パワー素子の
コレクタの電位は負の値をとる。
【０００３】ハイブリッド回路、すなわち制御素子を完
成する集積回路から物理的に絶縁されたパワー素子を有
する回路である場合には、この事は問題にはならない
が、制御素子とパワー素子が同じシリコンチップ上に集
積されて垂直型構造を達成する場合には非常に有害であ
る。通常運転の状態では、制御素子を完成する集積回路
の一部の絶縁領域 (すなわち「Ｐ井戸」領域) は利用で
きる最低電位、実際にはアースに接続している。
【０００４】パワー素子の動作中、そのコレクタは、集
積化実施態様では集積回路の基板と一致するので、正電
圧であり、そして集積構造において形成される寄生トラ
ンジスタは遮断される。何らかの理由で、例えば、制御
素子が切換動作を実行する場合、伝導閾値より高い値に
対して基板がアースより低くなると、寄生トランジスタ
は導通し、そして制御素子から電流を排出する。この事
によって制御素子およびパワー素子の両者の誤動作を生
じる。
【０００５】この欠点を取り除くために、理論上は、パ
ワー素子の絶縁領域を、基板によって到達できる最大の
アースより低い値の負電圧に接続すれば十分なのである
が、最低電位は通常、容器によって構成されたアースの
それであるので、集積回路において負の電力源が常に入
手できるというわけにはいかない。この欠点を取除くこ
とのできる回路は、フランスにおいて１９８９年１１月
２９日、エッセジーエッセ トムソンマイクロエレクト
ロニクスおよびジーメンスオートモーティブ (SGS-THOM
SON MICROELECTRONICS et SIEMENS AUTOMOTIVE) の名前
で出願された特許出願第８９／１６１４４号に記述され
ている。
【０００６】この出願では集積回路のダイナミック絶縁
回路について述べている。この回路は、上述のタイプ
の、すなわち共振負荷に対してパワー素子を駆動する制
御素子を備える集積回路において、集積回路の基板によ
って取られる電圧の値に関して第１電圧レベルを発生す
るのに適した第１段と、基板それ自体によって取られた
電圧の値に関連して、絶縁領域をアースあるいは基板に
それぞれ接続するのに適したスイッチの機能を有する第
１と第２のトランジスタを備える第２段とを完成するた
めにＭＯＳ素子を利用するよう備えられている。しか
し、多くの回路成分を必要とするので、そして第２トラ
ンジスタの伝導を得る態様のために非常に複雑である。
切換機能を有する第２トランジスタの切換閾値はその
上、基板の電圧に関連して得られる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、上述
の欠点を、回路構造および必要とされる成分の数の両者
に関して特に簡素であり、そして負と正の基板電圧それ
ぞれに対して、制御素子の絶縁領域を基板およびアース
に交互に接続するのに適した切換回路によって取除くこ
とである。本発明のより一般的な目的は、第１回路の接
続点を第２あるいは第３の回路の接続点に、後者の電位
に関連して接続する切換回路を完成することである。
【０００８】
【課題を解決するための手段】この発明によれば、その
ような目的は、特に基板の電位に関して集積回路の絶縁
電位を制御するために、第１回路接続点を第２あるいは
第３の回路接続点に後者の電位に関連して接続し．特に
基板の電位に関し集積回路の絶縁領域の電位を制御する
ための切り換え回路であって、この回路は前記第１接続
点に接続したコレクタと前記第２接続点に接続したエミ
ッタを有するＮＰＮ型の第１バイポーラトランジスタ
と、前記第１接続点に接続したコレクタと前記第３接続
点に接続したエミッタを有するＮＰＮ型の第２バイポー
ラトランジスタと、該第２トランジスタのベースを一定
のプリセットバイアス電圧に保持する手段とを備え、前
記３つの回路接続点は、基板と、該基板と一致し、かつ
前記第３接点を構成するコレクタを有するパワー素子
と、前記第一接続点を構成する絶縁領域に入れられたパ
ワー素子の制御素子と、接地された接続点を構成する第
２接続点を備える集積回路の一部を形成し、したがって
前記第１と第２とのトランジスタを通じて、集積回路の
基板そしてパワー素子のコレクタの電圧に従って、前記
集積回路の絶縁領域を、基板あるいはアースに交互に接
続することによって達成することができる。
【０００９】このようにして、共振負荷に対するパワー
素子および対応制御素子を垂直型の単一集積化構造にお
いて完成させることに関連して上述の問題を解決するこ
とができる。
【００１０】
【実施例】本発明の特徴は、添付の図面に、非限定的例
示の意味で示された実施例によって、一層明らかにされ
るであろう。以下の説明は、そのコレクタに加えられた
共振負荷に対する、パワートランジスタあるいはダーリ
ントンのようなパワー素子と、前記パワー素子に対する
制御素子と、本発明による切換回路とから成る集積回路
に関する。
【００１１】図１に示される第１例示の切換回路は、ス
イッチの機能を有するＮＰＮ型の第１バイポーラトラン
ジスタＴ１を備え、そのコレクタは電圧Ｖiso の、例え
ば、パワー素子の制御素子を含む集積回路の絶縁領域に
よって構成された第１回路接点１に接続し、そのエミッ
タはアース電圧の第２回路接続点に接続し、そしてその
ベースは抵抗Ｒ１を通って給電Ｖccに接続されている。
【００１２】この回路はまた、スイッチの機能を有する
ＮＰＮ型の第２バイポーラトランジスタＴ２を備えてお
り、そのコレクタは電圧Visoに接続し、そのエミッタは
電圧Vsubの、例えば、パワー素子のコレクタに一致し
た、集積回路の基板によって構成された第３回路接続点
３に接続し、そしてそのベースは一方では抵抗Ｒ２を通
じて給電Vcc に、かつ他方ではベースバイアスダイオー
ドＤ１を介してアースに接続しており、このダイオード
Ｄ１はトランジスタＴ２のベースをプリセット定電圧、
例えば＋１Vbe(トランジスタＴ２のベース・エミッタ電
圧) に保持する。
【００１３】第３回路接続点３にかかる、従って集積回
路の基板にかかる電圧Vsubが０より高い場合、トランジ
スタＴ１は飽和状態にあり、そしてVcesat (Ｔ１)(トラ
ンジスタＴ１のコレクタ・エミッタ飽和電圧) 以下で、
第１回路接続点１、従って集積回路の絶縁領域を第２回
路接続点２、従って回路のアースに接続する。しかし、
トランジスタＴ２のベースの電位はダイオードＤ１によ
って＋１Vbeに固定されているので、トランジスタＴ２
は遮断状態にある、すなわち、導通状態になり得るため
には、第２トランジスタＴ２はベースとエミッタ間にお
いて少なくとも＋１Vbe でなければならない。
【００１４】基板電圧が０以下あるいは０である場合、
そのベースは常に＋１Vbe であるので、トランジスタＴ
２は飽和状態になる。これは、回路接続点１、すなわち
集積回路の絶縁領域を、本来はVcesat (Ｔ２) より低
い、回路接続点３、すなわち基板の同電位Vsubに誘導し
ようとする目的を持っている。その結果、トランジスタ
Ｔ１のコレクタはそのエミッタのそれより低い電位にあ
り、従ってトランジスタＴ１は逆バイアスされている。
【００１５】また、数単位台の、逆バイアストランジス
タの利得は、数百単位台の、順バイアストランジスタの
それよりはるかに小さいので、回路接続点１において、
すなわちトランジスタＴ１の一部の集積回路の絶縁領域
において、必要とされる電流は確かに、回路接続点１か
ら回路接続点３に向かって、すなわち絶縁領域から基板
に向かって、トランジスタＴ２が排出する電流に関して
無視できるので、トランジスタＴ１は開路のように良好
な概算によって動作する。
【００１６】図２の回路は、発明による第２例示の切換
回路を表す。これは図１に示された第１例示の切換回路
のそれとは、第３のトランジスタＴ３が付されている点
で異なり、そのベースとエミッタはそれぞれ、トランジ
スタＴ２のベースとエミッタに接続し、そしてそのコレ
クタはトランジスタＴ１のベースおよび、抵抗Ｒ１を通
じて電源電圧Ｖccに接続している。
【００１７】なお上述の集積回路に関して、その動作を
分析すると、基板電圧Vsubが０より高い場合、第２と第
３のトランジスタＴ２とＴ３は遮断されるが、それは、
図１の回路に関してそれらのベースは、それらのベース
に接続したダイオードＤ１の存在によって、電位１Vbe
に連結しているからである。従って、トランジスタＴ３
の遮断はトランジスタＴ１の飽和を含んでおり、そのベ
ース電圧は電源電圧Vcc と抵抗Ｒ１にかかる電圧間の差
に等しく、その結果、絶縁領域を回路のアースに連結す
る。
【００１８】基板電圧Vsubが０より小さいかまたは０で
ある場合、トランジスタＴ２とＴ３は、それらのベース
が常に＋１Ｖbeであるので、飽和状態になる。従って、
トランジスタＴ２の飽和は、絶縁領域を基板の同電位へ
結果的に連結することを意味する。トランジスタＴ３の
飽和によってトランジスタＴ１のベース電圧の電位を０
より小さいかまたは０の値に低下させ、その結果、トラ
ンジスタＴ１は遮断される。
【００１９】２つの回路について、トランジスタＴ１は
常に導通しているので、図１の回路は図２のそれより動
作が速く、一方、図２のそれは一層明確なトランジスタ
Ｔ１の遮断性という利点を持っている。技術的特性の理
由から、図１, ２の回路はそれぞれ、図３, ４の回路に
変更されている。
【００２０】図１の回路の変更例である図３の回路は、
トランジスタＴ４, Ｔ５, Ｔ６および抵抗Ｒ３を導入し
た点でのみ図１のそれと異なる。トランジスタＴ４はコ
レクタを給電Vcc に接続され、そしてエミッタをトラン
ジスタＴ２のベースに、そして抵抗Ｒ３を通ってアース
に接続されている。トランジスタＴ４のベースは抵抗Ｒ
２を通って給電Vcc に接続している。トランジスタＴ４
のベースにおける回路接続点Ｂでは、２つのトランジス
タＴ５とＴ６のコネクタが接続している。トランジスタ
Ｔ５のコレクタはそのベースに接続し、そのエミッタは
トランジスタＴ６のベースに接続している。トランジス
タＴ６のエミッタは接地されている。
【００２１】同様に、図２の回路の変更例である図４の
回路は、同じトランジスタＴ４, Ｔ５, Ｔ６および抵抗
Ｒ３を、図３ですでに説明したと全く同じように回路に
挿入され、接続されて導入した点でのみ、図２の回路と
異なる。図３および４の回路に導入された変化を完成す
る理由は、下記の通りである。パワー素子の急冷中、そ
のコレクタにかかる電圧、従って集積回路の基板電圧Vs
ubは、４００−５００ボルトに達することができる。こ
れらの条件下では、開路であり、かつ基板の状態に対す
るセンサとして作用するトランジスタＴ２は、５００ボ
ルトより大きい逆電圧Vbe (Ｔ２) を表すこれらの高電
圧に耐えるような構造によって完成されねばならない。
【００２２】図１, ２の回路の集積形状で実施例を表す
図８, ９および１０に関して後で詳細に説明されるよう
に、トランジスタＴ２は集積回路の絶縁領域の外側に完
成され、そして非常に低い電流利得 (＝２) を有するの
で、トランジスタＴ４によってそれを駆動することが必
要である。そこで、 Ｉc２＝hfe２*Ｉb２
【００２３】但し、Ｉb2Ｉe4はほぼｈfe＊Ｉb4であ
り、そして代入すると Ｉc2＝ｈfe２＊ｈfe４＊Ｉb4 但しＩc2はトランジスタＴ２のコレクタ電流、Ｉb2はト
ランジスタＴ２のベース電流、Ｉe4はトランジスタＴ４
のエミッタ電流である。さらに、ｈfe２とhfe ４はトラ
ンジスタＴ２とＴ４の電流利得である。
【００２４】トランジスタＴ５とＴ６はダイオードＤ１
の代わりに挿入されており、回路の切換閾値を約０ボル
トに保持し続ける。トランジスタＴ２は約0.5ボルトのV
beで動作するので、接続点Ｂの電位は1.2ボルトであ
り、従って、接続点Ｂにおいて1.４ボルトの電位を与え
ることになる直列接続の２つのダイオードを利用するこ
とは不可能であった。
【００２５】そのコレクタは接続点Ｂに接続され、その
エミッタはアースに接続され、そしてそのベースは、直
列に置かれ、そしてもう１端は接続点Ｂとアースとにそ
れぞれ接続した２つの抵抗間の中間接続点に接続されて
いるトランジスタによって構成された電圧増倍器を利用
することもできるであろう。しかし、この増倍器は、２
つのトランジスタＴ５, Ｔ６によって取られるそれより
大きい範囲を取るという欠点を持つことになってしま
う。図３, ４の回路に対して、その第１はダイオード接
続となっている２つの縦続するトランジスタＴ５, Ｔ６
を利用すると、点Ｂの電圧の値は約1.28が得られる。
【００２６】この電圧は、トランジスタＴ５のVbe, 0.
７ボルトとトランジスタＴ６のVbe,約0.58ボルトの和で
ある。トランジスタＴ６のVbe が0.７ボルトではない理
由は、トランジスタＴ６はダイオード接続ではないの
で、そのVbe はコレクタ電流に関連するからである。図
３の回路を完成する別の方法は、トランジスタＴ４のエ
ミッタとアース間に接続された抵抗Ｒ３の代わりに、対
応する直列抵抗を有し、電流Ｉc４を限流するために約
１０オームの値を有する小抵抗Ｒ４と直列の、ダイオー
ドＤ２と導入する方法である。
【００２７】図３, ４で示された回路で開始する対応す
る回路の解決法は図５, ６でそれぞれ示される。この変
更を導入することによって回路の性能を改善している
が、その理由はそれによって、両回路とも破線で表示さ
れた、図５の回路におけるトランジスタＴ２のエミッタ
・ベース容量、および図６の回路におけるトランジスタ
Ｔ２, Ｔ３のそれがアースに放電されて、以前の例での
場合のように絶縁領域にではないからである。この事は
実際に、トランジスタＴ１の飽和によって課される限度
以上に電圧Visoを上昇させることを意味する。
【００２８】図５, ６の回路の動作は次のように分析す
ることができる。基板電圧Vsubが０より小さい場合、第
２トランジスタＴ２は飽和状態になり、そのベースを負
電位にする。その結果、ダイオードＤ２は遮断される。
この場合、図３の回路に関しては、トランジスタＴ４の
エミッタには抵抗Ｒ３のみがあり、Ｒ３を介してアース
に電流が分散しないので、Ｔ２の伝導段の間、一層有利
である。
【００２９】そして基板が０より高いかまたは０の電位
になる場合、ダイオード２が導通し始め、そして図５の
場合のトランジスタＴ２のベースとエミッタ間の容量を
(図６の場合はトランジスタＴ２とＴ３のベースとエミ
ッタ間の容量) 、直列抵抗Ｒ４とダイオードＤ２の直列
抵抗の値によって課されたかなり小さい時定数を有して
アースに放電させる。
【００３０】集積回路の形状での実施態様を考える場
合、図７は左から図８, ９の１方または他方に、破線で
示される側を並べて、整列されると考えられるべきであ
る。図７, ８では、パワー素子のコレクタを表す、ｎ+
型の基板５３上にｎ- 型のエピタキシャル層４が重畳さ
れている。ｎ- 型のエピタキシャル層４の内側にＰ井戸
領域と称されるＰ型の絶縁領域５がある。
【００３１】図７では、領域５の内側に、ＰＮＰ型の横
方向トランジスタＴ１０のベースを構成するのに適した
ｎ+ 型の領域６がある。領域６の内側にはｎ型領域７が
あり、そしてこの内側には、横方向トランジスタのコレ
クタを構成するのに適したＰ型の領域８, １０、そして
同じ横方向トランジスタのエミッタを構成するのに適し
たＰ型の領域９がある。
【００３２】再び図７では、領域５の内側に、ＮＰＮ型
の縦方向トランジスタＴ１１のコレクタを構成するのに
適したｎ+ 型の領域１１がある。領域１１の内側にはｎ
型の領域１２があり、そしてこの内側に縦方向トランジ
スタＴ１１のベースを構成するのに適したＰ型の領域１
３がある。領域１３の内側には、縦方向トランジスタの
エミッタを構成するのに適したｎ+ 型の領域１４があ
る。
【００３３】ＰＮＰ型の横方向トランジスタＴ１０とＮ
ＰＮ型の縦方向トランジスタＴ１１は共に、パワー素子
の制御素子を構成する。領域５はまた、領域１１で表さ
れるコレクタと領域４で表されるエミッタを有する第１
寄生トランジスタＴＰ７および、第３寄生トランジスタ
ＴＰ９とＳＣＲ形状になっている第２寄生トランジスタ
ＴＰ８のベース領域を表している。寄生トランジスタＴ
Ｐ８のエミッタは領域４で表され、寄生トランジスタＴ
Ｐ８のコレクタは領域６で表され、そして寄生トランジ
スタＴＰ９のベースに接続され、寄生トランジスタＴＰ
９のコレクタは寄生トランジスタＴＰ８のベースに接続
され、寄生トランジスタＴＰ９のエミッタは領域９で表
される。
【００３４】図１の回路の集積化実施態様に対応する図
８では、領域５内にｎ型の領域１８があり、この領域１
８はその中に、集積回路の表面に向かうｎ++型および深
層のｎ+ 型の領域１９と、Ｐ型の領域２０とを含んでい
る。領域２０の内側にｎ+ 型の領域２１がある。領域２
０, ２１はダイオードＤ１の領域Ｐと領域ｎを表す。領
域５の内側にはまた、ｎ型の領域２２があり、この内側
に、表面に向かうｎ ++型および深層のｎ+ 型の領域２３
がある。領域２２の内側に、拡散抵抗Ｒ２を構成するの
に適したＰ型領域２４がある。
【００３５】領域５の内側にはまた、ｎ型領域２５があ
り、そしてこの内側に、表面に向かうｎ++型および深層
のｎ+ 型の領域２６がある。領域２５の内側に、拡散抵
抗Ｒ１を構成するのに適したＰ型領域２７がある。領域
５の内側にはまた、ｎ型領域２８があり、そしてこの内
側に、表面に向かうｎ++型および深層のｎ+ 型の領域２
９がある。領域２８の内側に、Ｐ型領域３０があり、そ
してこの内側にｎ+ 型領域３１がある。領域３０, ３１
および２９はそれぞれトランジスタＴ１のベース、エミ
ッタおよびコレクタを表す。
【００３６】領域４のｎ型のサブ領域１６には、Ｐ型領
域１５が含まれ、そしてこの内側に、パワー素子Ｑ１の
ベースおよびエミッタをそれぞれ表すのに適したｎ++型
領域１７がある。上述のように、パワー素子のコレクタ
は基板５３で表される。サブ領域１６の内側にはまた、
Ｐ型領域３２があり、そしてこの内側にはｎ++型領域３
３がある。領域３２, ５３および３３はそれぞれ、トラ
ンジスタＴ２のベース、エミッタおよびコレクタを表
す。
【００３７】集積回路の表面には酸化物層３７があり、
それを通って集積回路の領域への種々のアクセス接点が
形成されている。図９は、トランジスタＴ２が完成され
る態様のみが図８と異なる。トランジスタＴ２のベース
領域は、表面に向かうＰ+ 型および深層のＰ型の領域３
４で表される。領域３４の内側にはｎ型領域３５があ
り、そしてこの内側には、トランジスタＴ２のコレクタ
を形成するのに適した、表面に向かうｎ++型および深層
のｎ+ 型領域３６がある。トランジスタＴ２のエミッタ
は基板５３で表される。
【００３８】図１０について、これは図２の回路の集積
化表現に対応し、そして領域３４の内側にｎ型領域３８
があり、そしてその内側に表面に向かうｎ++型および深
層のｎ+ 型の領域３９があることのために図９とは異な
る。領域３４, ５３および３９はそれぞれ、トランジス
タＴ３のベース、コレクタおよびエミッタを表す。制御
素子とパワー素子を有して同一シリコンチップに集積化
切換回路があることによって、制御素子の切換動作中、
パワー素子のコレクタにアースより小さい電圧を生じさ
せ、常に存在する、制御素子の寄生トランジスタＴＰ
７, ＴＰ８,ＴＰ９ (図７) の伝導を生じさせないよう
にして、従って制御素子およびパワー素子それ自体への
損傷あるいはそれらの誤動作を素子することに注目すべ
きである。
【図面の簡単な説明】
【図１】本発明の実施例に使用する第１例示の切換回路
である。
【図２】本発明の実施例に使用する第２例示の切換回路
である。
【図３】図１に示された第１例示の切換回路の第１改良
例を示す回路図である。
【図４】図２に示された第２例示の切換回路の第１改良
例を示す回路図である。
【図５】図１に示された第１例示の切換回路の第２改良
例を示す回路図である。
【図６】図２に示された第２例示の切換回路の第２改良
例を示す回路図である。
【図７】単一シリコンチップ上にパワー素子と、制御素
子と、図１に示す態様による切換回路とを備える実施例
の集積回路の一部を示す図である。
【図８】図７に示される集積回路部分に隣接する部分を
示す図である。
【図９】図８に示されたものの代わりとなる実施例を示
す図である。
【図１０】図２に示された切換回路とパワー素子の集積
化状態での実施例を示す図である。
【符号の説明】
１，２，３ 接続点（ノード） ５ 絶縁領域 ５３ 基板 Ｄ１，Ｄ２ ダイ
オード Ｑ１ パワー素子 Ｒ３，Ｒ４ 抵抗 Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 セルジオ パラーラ イタリア共和国、95021 アチカステッ ロ、 フラツ．アチテレッツア、ビア リボルノ、103 (56)参考文献 特開 平４−262617（ＪＰ，Ａ) 特開 平４−372217（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１回路接続点を第２あるいは第３の回
    路接続点に後者の電位に関連して接続し．特に基板の電
    位に関し集積回路の絶縁領域の電位を制御するための切
    り換え回路であって、この回路は前記第１接続点（１）
    に接続したコレクタと前記第２接続点（２）に接続した
    エミッタを有するＮＰＮ型の第１バイポーラトランジス
    タ (Ｔ１) と、前記第１接続点（１）に接続したコレク
    タと前記第３接続点（３）に接続したエミッタを有する
    ＮＰＮ型の第２バイポーラトランジスタ（Ｔ２）と、該
    第２トランジスタ（２）のベースを一定のプリセットバ
    イアス電圧に保持する手段 (Ｄ１、Ｔ５、Ｔ６) とを備
    え、前記３つの回路接続点 (１、２．３) は、基板（５
    ３）と、該基板（５３）と一致し、かつ前記第３接点
    （３）を構成するコレクタを有するパワー素子（Ｑ１）
    と、前記第一接続点（１）を構成する絶縁領域（５）に
    入れられたパワー素子の制御素子と、接地された接続点
    を構成する第２接続点（２）を備える集積回路の一部を
    形成し、したがって前記第１と第２とのトランジスタ
    （Ｔ１、Ｔ２）を通じて、集積回路の基板（５３）そし
    てパワー素子（Ｑ１）のコレクタの電圧に従って、前記
    集積回路の絶縁領域（５）を、基板（５３）あるいはア
    ースに交互に接続するように構成されることを特徴とす
    る切換回路。
  2. 【請求項２】 前記第２トランジスタ（Ｔ２）のベース
    を一定のプリセットバイアス電圧に保持する前記手段
    （Ｄ１，Ｔ５，Ｔ６）は前記第２トランジスタ（Ｔ２）
    とア−ス間に挿入されたダイオード手段（Ｄ１）によっ
    て構成されることを特徴とする請求項１の切換回路。
  3. 【請求項３】 前記第２バイポーラトランジスタ（Ｔ
    ２）のベースは、電圧（Ｖcc）を有する給電に接続した
    コレクタと、抵抗（Ｒ３）を通ってアースに接続したエ
    ミッタとを有するＮＰＮ型の別のバイポーラトランジス
    タ（Ｔ４）のエミッタに接続され、そして別のトランジ
    スタ（Ｔ４）は前記第２のトランジスタ（Ｔ２）を駆動
    してその利得を増加するのに適していることを特徴とす
    る請求項１の切換回路。
  4. 【請求項４】 第２トランジスタ（Ｔ２）のベースを一
    定のプリセットバイアス電圧に保持する前記手段（Ｄ
    １，Ｔ５，Ｔ６）は前記別のトランジスタ（Ｔ４）のベ
    ースとアース間に縦続して配置されたＮＰＮ型の一対の
    バイポーラトランジスタ（Ｔ５，Ｔ６）によって構成さ
    れ、その第１（Ｔ５）はダイオ−ド接続されていること
    を特徴とする請求項３の切換回路。
  5. 【請求項５】 前記抵抗（Ｒ３）はダイオード（Ｄ２）
    に取り替えられることを特徴とする請求項３の切換回
    路。
  6. 【請求項６】 前記抵抗（Ｒ３）はダイオード（Ｄ２）
    と小さな値を有する抵抗（Ｒ４）との直列回路によって
    取り替えられることを特徴とする請求項３の切換回路。
  7. 【請求項７】 前記第１トランジスタ（Ｔ１）のベース
    は、第３回路接続点（３）に接続したエミッタと、前記
    第２トランジスタ（Ｔ２）ベースに接続したベースとを
    有するＮＰＮ型の第３バイポーラトランジスタ（Ｔ３）
    のコレクタに接続されており、第３接続点（３）の電圧
    が０より小さいかまたは０で、前記第１トランジスタ
    （Ｔ１）のベース電位を０より小さいかまたは０に低下
    させ、従ってそれを遮断する場合、前記第３トランジス
    タ（Ｔ３）は飽和状態になるのに適していることを特徴
    とする請求項１の切換回路。
  8. 【請求項８】 前記第２と第３のトランジスタ（Ｔ２，
    Ｔ３）は５００ボルト台の逆ベース／エミッタ電圧に耐
    えるように完成されることを特徴とする請求項７の切換
    回路。
JP16792892A 1991-06-27 1992-06-25 第１回路接続点を第２あるいは第３の回路接続点に後者の電位に関連して接続し、特に基板の電位に関する集積回路の絶縁領域の電位を制御するための切換回路 Expired - Fee Related JP3262841B2 (ja)

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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5694075A (en) * 1994-12-30 1997-12-02 Maxim Integrated Products Substrate clamp for non-isolated integrated circuits
EP1028468A1 (en) * 1999-02-09 2000-08-16 STMicroelectronics S.r.l. Biasing circuit for isolation region in integrated power circuit
US6573562B2 (en) * 2001-10-31 2003-06-03 Motorola, Inc. Semiconductor component and method of operation
EP3430723A4 (en) * 2016-03-15 2019-03-06 Ideal Power Inc. BIPOLAR DOUBLE-BASED CONNECTED TRANSISTORS COMPRISING PASSIVE COMPONENTS THAT PREVENT ACCIDENTAL START-UP

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2148747A1 (de) * 1971-09-30 1973-04-19 Itt Ind Gmbh Deutsche Schaltungsanordnung fuer einen elektronischen schwellwertschalter
US3979606A (en) * 1975-09-05 1976-09-07 Rca Corporation Current level detector
US4086503A (en) * 1976-06-21 1978-04-25 Westinghouse Electric Corporation Control circuit initiating conduction of an opto-isolator unit
SU702519A1 (ru) * 1978-05-04 1979-12-05 Калининградское Производственно-Конструкторское Объединение "Стрела" Реле
SU764097A1 (ru) * 1978-05-24 1980-09-15 Предприятие П/Я Р-6644 Генератор напр жени смещени подложки в мдп-интегральных схемах
DE2929515C2 (de) * 1979-07-20 1981-07-30 Siemens AG, 1000 Berlin und 8000 München Schaltungsanordnung zur unterbrechungsfreien Spannungsumschaltung
US4401897A (en) * 1981-03-17 1983-08-30 Motorola, Inc. Substrate bias voltage regulator
US4471237A (en) * 1982-08-13 1984-09-11 Rca Corporation Output protection circuit for preventing a reverse current
US4473758A (en) * 1983-02-07 1984-09-25 Motorola Inc. Substrate bias control circuit and method
US4617473A (en) * 1984-01-03 1986-10-14 Intersil, Inc. CMOS backup power switching circuit
US4665459A (en) * 1985-04-01 1987-05-12 Motorola, Inc. Method and circuit for dissipating stored inductive energy
US4771189A (en) * 1986-05-02 1988-09-13 Ford Microelectronics, Inc. FET gate current limiter circuit
FR2616602B1 (fr) * 1987-06-12 1989-10-13 Thomson Semiconducteurs Circuit de remise sous tension pour circuit integre en technologie mos
FR2636778B1 (fr) * 1988-08-31 1990-12-14 Sgs Thomson Microelectronics Transistor mos composite et application a une diode roue libre
US5208488A (en) * 1989-03-03 1993-05-04 Kabushiki Kaisha Toshiba Potential detecting circuit
FR2655196B1 (fr) * 1989-11-29 1992-04-10 Sgs Thomson Microelectronics Circuit d'isolation dynamique de circuits integres.
US5120993A (en) * 1990-02-05 1992-06-09 Texas Instruments Incorporated Substrate bias voltage detection circuit
US5187389A (en) * 1991-05-03 1993-02-16 National Semiconductor Corporation Noise resistant low voltage brownout detector with shut off option

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