JPH0733463Y2 - データ伝送回路 - Google Patents
データ伝送回路Info
- Publication number
- JPH0733463Y2 JPH0733463Y2 JP8250588U JP8250588U JPH0733463Y2 JP H0733463 Y2 JPH0733463 Y2 JP H0733463Y2 JP 8250588 U JP8250588 U JP 8250588U JP 8250588 U JP8250588 U JP 8250588U JP H0733463 Y2 JPH0733463 Y2 JP H0733463Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- data transmission
- transistors
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Description
【考案の詳細な説明】 産業上の利用分野 本考案はデータ伝送回路に関し、トライステート出力の
データ伝送回路に関する。
データ伝送回路に関する。
最近、電話回線を利用したデータ伝送が普及しつつあ
り、家庭内でも２線式のホームバスを用いてデータ伝送
を行なうデータ伝送回路が開発されている。
り、家庭内でも２線式のホームバスを用いてデータ伝送
を行なうデータ伝送回路が開発されている。
従来の技術 第２図は従来のデータ伝送回路の一例の回路図を示す。
同図中、論理回路10A,10B夫々はバイポーラトランジス
タで構成されており、出力用のトランジスタQ1a，Q2a，
Q1b，Q2b夫々をオン・オフして端子11A,11Bより第３図
（Ａ）に示す如き信号を伝送線路（ホームバス）に送出
する。破線12で囲む部分は全てＰ型基板のモノリシック
半導体集積回路で構成されている。
タで構成されており、出力用のトランジスタQ1a，Q2a，
Q1b，Q2b夫々をオン・オフして端子11A,11Bより第３図
（Ａ）に示す如き信号を伝送線路（ホームバス）に送出
する。破線12で囲む部分は全てＰ型基板のモノリシック
半導体集積回路で構成されている。
伝送線路には複数のデータ伝送回路が接続され、これら
を負荷13として表わしている。
を負荷13として表わしている。
考案が解決しようとする課題 論理回路10A,10BがトランジスタQ1a，Q2a，Q1b，Q2bを
全てオフして端子11A,11Bをハイインピーダンス状態と
した場合について考える。
全てオフして端子11A,11Bをハイインピーダンス状態と
した場合について考える。
トランジスタQ1a〜Q2bは第４図（Ａ）に示す如く、Ｐ型
基板15上にコレクタ領域となるＮ型エビタキシャル層16
を形成し、ベース領域となるＰ型拡散層17及びエミッタ
領域となるN+型拡散層18及びコレクタ領域となるN+型拡
散層19を形成し、各素子間はＰ型基板15に達するＰ型分
離領域20により分離されており、Ｐ型基板15は接地され
ている。
基板15上にコレクタ領域となるＮ型エビタキシャル層16
を形成し、ベース領域となるＰ型拡散層17及びエミッタ
領域となるN+型拡散層18及びコレクタ領域となるN+型拡
散層19を形成し、各素子間はＰ型基板15に達するＰ型分
離領域20により分離されており、Ｐ型基板15は接地され
ている。
ここで、端子11A,11Bに他のデータ伝送回路が出力した
第３図（Ａ）の如き信号が入来すると、信号の負極性パ
ルス部においてトランジスタQ2a，Q2bのコレクタ領域の
Ｎ型エピタキシャル層16とＰ型分離領域20との間が順方
向にバイアスされる。つまり、トランジスタQ2a，Q2bは
第４図（Ｂ）に示す如くコレクタがダイオードＤを介し
て接地されているのと等価である。なお、第４図
（Ａ），（Ｂ）でEPは負極性パルスの発生源を表わして
いる。
第３図（Ａ）の如き信号が入来すると、信号の負極性パ
ルス部においてトランジスタQ2a，Q2bのコレクタ領域の
Ｎ型エピタキシャル層16とＰ型分離領域20との間が順方
向にバイアスされる。つまり、トランジスタQ2a，Q2bは
第４図（Ｂ）に示す如くコレクタがダイオードＤを介し
て接地されているのと等価である。なお、第４図
（Ａ），（Ｂ）でEPは負極性パルスの発生源を表わして
いる。
このため、従来のデータ伝送回路は信号の負極性パルス
部に対して低インピーダンスとなり、伝送線路上の第３
図（Ａ）に示す信号が同図（Ｂ）に示す如く変形してし
まうという問題があった。
部に対して低インピーダンスとなり、伝送線路上の第３
図（Ａ）に示す信号が同図（Ｂ）に示す如く変形してし
まうという問題があった。
本考案は上記の点に鑑みなされたもので、信号の負極性
パルス部に対しても高いインピーダンスを有し、信号の
変形を生じることのないデータ伝送回路を提供すること
を目的とする。
パルス部に対しても高いインピーダンスを有し、信号の
変形を生じることのないデータ伝送回路を提供すること
を目的とする。
課題を解決するための手段 本考案のデータ伝送回路は、 論理回路の出力する第１の信号をベースに供給されてオ
ン・オフしエミッタより伝送線路に電源側出力を行なう
NPN形の第１のトランジスタと、論理回路の出力する第
２の信号をベースに供給されてオン・オフしコレクタよ
り伝送線路に接地側出力を行なうNPN形の第２のトラン
ジスタとを有し、非出力時に第１及び第２のトランジス
タを遮断し伝送線路に対してハイインピーダンス状態と
なる。
ン・オフしエミッタより伝送線路に電源側出力を行なう
NPN形の第１のトランジスタと、論理回路の出力する第
２の信号をベースに供給されてオン・オフしコレクタよ
り伝送線路に接地側出力を行なうNPN形の第２のトラン
ジスタとを有し、非出力時に第１及び第２のトランジス
タを遮断し伝送線路に対してハイインピーダンス状態と
なる。
上記第２のトランジスタを除く論理回路及び第１のトラ
ンジスタを全てＰ型基板のモノリシック半導体集積回路
で構成され、 第２のトランジスタは半導体集積回路から分離した外付
けトランジスタで構成され、 第２のトランジスタのベースに半導体集積回路内のPNP
形トランジスタのコレクタ及びNPN形トランジスタのエ
ミッタを接続して第２の信号を供給する。
ンジスタを全てＰ型基板のモノリシック半導体集積回路
で構成され、 第２のトランジスタは半導体集積回路から分離した外付
けトランジスタで構成され、 第２のトランジスタのベースに半導体集積回路内のPNP
形トランジスタのコレクタ及びNPN形トランジスタのエ
ミッタを接続して第２の信号を供給する。
作用 本考案においては、第２のトランジスタが半導体集積回
路から分離された外付けであるため伝送線路の負極性パ
ルス部が半導体集積回路のＰ型基板に流れることがな
く、第２のトランジスタのベースに現われる負極性パル
ス部もPNP形トランジスタのPN接合及びNPNトランジスタ
のPN接合で阻止され、第２のトランジスタは伝送線路に
対して高インピーダンスとなる。
路から分離された外付けであるため伝送線路の負極性パ
ルス部が半導体集積回路のＰ型基板に流れることがな
く、第２のトランジスタのベースに現われる負極性パル
ス部もPNP形トランジスタのPN接合及びNPNトランジスタ
のPN接合で阻止され、第２のトランジスタは伝送線路に
対して高インピーダンスとなる。
実施例 第１図は本考案のデータ伝送回路の一実施例の回路図を
示す。
示す。
同図中、論理回路20A,20Bは各種の論理演算を行ない、
端子a,b,cより信号を出力する。論理回路20A,20B夫々の
端子ａにはPNP形トランジスタQ5a，Q5bのベースが接続
され、トランジスタQ5a，Q5bのエミッタは電源電圧VCC
が接続され、コレクタは出力用のNPN形トランジスタ
Q6a，Q6bのベースに接続されている。トランジスタ
Q6a，Q6bのコレクタは電源電圧VCCが供給され、エミッ
タは端子21A,21Bに接続されている。
端子a,b,cより信号を出力する。論理回路20A,20B夫々の
端子ａにはPNP形トランジスタQ5a，Q5bのベースが接続
され、トランジスタQ5a，Q5bのエミッタは電源電圧VCC
が接続され、コレクタは出力用のNPN形トランジスタ
Q6a，Q6bのベースに接続されている。トランジスタ
Q6a，Q6bのコレクタは電源電圧VCCが供給され、エミッ
タは端子21A,21Bに接続されている。
論理回路20A,20B夫々の端子ｂにはPNP形トランジスタQ
7a，Q7bのベースが接続され、トランジスタQ7a，Q7bの
エミッタは電源電圧VCCが供給され、コレクタはNPN形ト
ランジスタのエミッタに接続されている。また、論理回
路20A,20B夫々の端子ｃにはPNP形トランジスタQ9a，Q9b
のベースが接続され、トランジスタQ9a，Q9bのエミッタ
は電源電圧VCCが供給され、コレクタはNPN形トランジス
タQ10aのエミッタ及び端子22A,22Bに接続されている。
7a，Q7bのベースが接続され、トランジスタQ7a，Q7bの
エミッタは電源電圧VCCが供給され、コレクタはNPN形ト
ランジスタのエミッタに接続されている。また、論理回
路20A,20B夫々の端子ｃにはPNP形トランジスタQ9a，Q9b
のベースが接続され、トランジスタQ9a，Q9bのエミッタ
は電源電圧VCCが供給され、コレクタはNPN形トランジス
タQ10aのエミッタ及び端子22A,22Bに接続されている。
トランジスタQ8a，Q8bとトランジスタQ10a，Q10bとはベ
ースを共通接続され、トランジスタQ8a，Q8b夫々のベー
ス・エミッタ間が共通接続され、トランジスタQ8a，
Q8b，Q10a，Q10bのコレクタは接地されており、トラン
ジスタQ8a，Q10aと、Q8b，Q10bとは夫々カレントミラー
回路を構成している。通常カレントミラー回路は２つの
トランジスタのエミッタを接地した形で構成するが、本
考案ではコレクタとエミッタとを通常構成と逆にして使
用している。この場合、各トランジスタは小信号電流増
幅率βが異なるだけで通常構成と同様の動作を行なう。
ースを共通接続され、トランジスタQ8a，Q8b夫々のベー
ス・エミッタ間が共通接続され、トランジスタQ8a，
Q8b，Q10a，Q10bのコレクタは接地されており、トラン
ジスタQ8a，Q10aと、Q8b，Q10bとは夫々カレントミラー
回路を構成している。通常カレントミラー回路は２つの
トランジスタのエミッタを接地した形で構成するが、本
考案ではコレクタとエミッタとを通常構成と逆にして使
用している。この場合、各トランジスタは小信号電流増
幅率βが異なるだけで通常構成と同様の動作を行なう。
破線23で囲む部分はＰ型基板のモノリシック半導体集積
回路で構成されている。この集積回路の端子22A,22Bに
は出力用のディスクリートNPN形トランジスタQ11a，Q
11bのベースが接続され、トランジスタQ11a，Q11bのコ
レクタは端子21A,21Bを介してトランジスタQ6a，Q6bの
エミッタに接続され、トランジスタQ11a，Q11bのエミッ
タは接地されている。上記の破線23で囲む集積回路とト
ランジスタQ11a，Q11bとでデータ伝送回路が構成されて
おり、端子21A,21Bには伝送線路が接続され、この伝送
線路に他のデータ伝送回路が負荷24として接続されてい
る。
回路で構成されている。この集積回路の端子22A,22Bに
は出力用のディスクリートNPN形トランジスタQ11a，Q
11bのベースが接続され、トランジスタQ11a，Q11bのコ
レクタは端子21A,21Bを介してトランジスタQ6a，Q6bの
エミッタに接続され、トランジスタQ11a，Q11bのエミッ
タは接地されている。上記の破線23で囲む集積回路とト
ランジスタQ11a，Q11bとでデータ伝送回路が構成されて
おり、端子21A,21Bには伝送線路が接続され、この伝送
線路に他のデータ伝送回路が負荷24として接続されてい
る。
論理回路20A,20Bは端子ｂよりトランジスタQ7a，Q7bに
一定電流を供給してトランジスタQ8a，Q10aとQ8b，Q10b
とのカレントミラー回路を動作させている。また、論理
回路20A,20Bが端子ａよりＨレベル（又はＬレベル）の
信号を出力するとトランジスタQ5a，Q6a，トランジスタ
Q5b，Q6bがオフ（又はオン）し、端子ｃよりＨレベル
（又はＬレベル）の信号を出力するとトランジスタ
Q9a，Q11a，トランジスタQ9b，Q11bがオフ（又はオン）
する。このデータ伝送回路は信号を出力しないときトラ
ンジスタQ6a，Q11a，Q6b，Q11bを全てオフとして端子21
A,21Bをハイインピーダンス状態とする。
一定電流を供給してトランジスタQ8a，Q10aとQ8b，Q10b
とのカレントミラー回路を動作させている。また、論理
回路20A,20Bが端子ａよりＨレベル（又はＬレベル）の
信号を出力するとトランジスタQ5a，Q6a，トランジスタ
Q5b，Q6bがオフ（又はオン）し、端子ｃよりＨレベル
（又はＬレベル）の信号を出力するとトランジスタ
Q9a，Q11a，トランジスタQ9b，Q11bがオフ（又はオン）
する。このデータ伝送回路は信号を出力しないときトラ
ンジスタQ6a，Q11a，Q6b，Q11bを全てオフとして端子21
A,21Bをハイインピーダンス状態とする。
上記のハイインピーダンス状態で伝送線路に第３図
（Ａ）に示す信号が入来しても、トランジスタQ11a，Q
11bはディスクリート形で破線23で囲む集積回路のＰ型
基板と分離されており、負極性パルス部が上記Ｐ型基板
に流れることがない。
（Ａ）に示す信号が入来しても、トランジスタQ11a，Q
11bはディスクリート形で破線23で囲む集積回路のＰ型
基板と分離されており、負極性パルス部が上記Ｐ型基板
に流れることがない。
また、負極性パルス部がトランジスタQ11a，Q11bのコレ
クタ・ベース間のNP接合を通ってベースに現われても、
トランジスタQ11a，Q11bにはPNP形トランジスタQ9a，Q
9bのコレクタ、及びNPN形トランジスタQ10a，Q10bのエ
ミッタが接続され、PNP形トランジスタのＰ型のコレク
タはＮ型領域内に設けられており、NPN形トランジスタ
は第４図（Ａ）に示す如くN+型のコレクタがＰ型のベー
ス内に設けられてベースがＮ型のコレクタ内に設けられ
ているため、上記トランジスタQ11a，Q11bは負極性パル
ス部に対して高インピーダンスである。
クタ・ベース間のNP接合を通ってベースに現われても、
トランジスタQ11a，Q11bにはPNP形トランジスタQ9a，Q
9bのコレクタ、及びNPN形トランジスタQ10a，Q10bのエ
ミッタが接続され、PNP形トランジスタのＰ型のコレク
タはＮ型領域内に設けられており、NPN形トランジスタ
は第４図（Ａ）に示す如くN+型のコレクタがＰ型のベー
ス内に設けられてベースがＮ型のコレクタ内に設けられ
ているため、上記トランジスタQ11a，Q11bは負極性パル
ス部に対して高インピーダンスである。
従って、第３図（Ａ）に示す信号が同図（Ｂ）の如く変
形することを防止できる。
形することを防止できる。
考案の効果 上述の如く、本考案のデータ伝送回路によれば、伝送線
路上の信号の負極性パルス部に対しても高いインピーダ
ンスを有し、上記信号の変形を防止でき、実用上きわめ
て有用である。
路上の信号の負極性パルス部に対しても高いインピーダ
ンスを有し、上記信号の変形を防止でき、実用上きわめ
て有用である。
第１図は本考案回路の一実施例の回路図、第２図は従来
回路の一例の回路図、第３図は従来回路を説明するため
の波形図、第４図はNPN形トランジスタを説明するため
の図である。 20A,20B……論理回路、21A,21B……端子、23……半導体
集積回路を囲む破線、24……負荷、Q5a〜Q11b，Q5b〜Q
11b……トランジスタ。
回路の一例の回路図、第３図は従来回路を説明するため
の波形図、第４図はNPN形トランジスタを説明するため
の図である。 20A,20B……論理回路、21A,21B……端子、23……半導体
集積回路を囲む破線、24……負荷、Q5a〜Q11b，Q5b〜Q
11b……トランジスタ。
Claims (1)
- 【請求項１】論理回路の出力する第１の信号をベースに
供給されてオン・オフしエミッタより伝送線路に電源側
出力を行なうNPN形の第１のトランジスタと、該論理回
路の出力する第２の信号をベースに供給されてオン・オ
フしコレクタより該伝送線路に接地側出力を行なうNPN
形の第２のトランジスタとを有し、非出力時に該第１及
び第２のトランジスタを遮断し該伝送線路に対してハイ
インピーダンス状態となるデータ伝送回路において、 該第２のトランジスタを除く論理回路及び第１のトラン
ジスタを全てＰ型基板のモノリシック半導体集積回路で
構成し、 該第２のトランジスタを該半導体集積回路から分離した
外付けトランジスタで構成し、 該第２のトランジスタのベースに該半導体集積回路内の
PNP形トランジスタのコレクタ及びNPN形トランジスタの
エミッタを接続して該第２の信号を供給するよう構成し
てなるデータ伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8250588U JPH0733463Y2 (ja) | 1988-06-22 | 1988-06-22 | データ伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8250588U JPH0733463Y2 (ja) | 1988-06-22 | 1988-06-22 | データ伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH024325U JPH024325U (ja) | 1990-01-11 |
| JPH0733463Y2 true JPH0733463Y2 (ja) | 1995-07-31 |
Family
ID=31307258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8250588U Expired - Lifetime JPH0733463Y2 (ja) | 1988-06-22 | 1988-06-22 | データ伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0733463Y2 (ja) |
-
1988
- 1988-06-22 JP JP8250588U patent/JPH0733463Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH024325U (ja) | 1990-01-11 |
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