JPH0244805A - 集積電流ミラー回路 - Google Patents
集積電流ミラー回路Info
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- JPH0244805A JPH0244805A JP1146918A JP14691889A JPH0244805A JP H0244805 A JPH0244805 A JP H0244805A JP 1146918 A JP1146918 A JP 1146918A JP 14691889 A JP14691889 A JP 14691889A JP H0244805 A JPH0244805 A JP H0244805A
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- 239000000758 substrate Substances 0.000 claims description 14
- 230000000694 effects Effects 0.000 abstract description 2
- 230000003071 parasitic effect Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000002452 interceptive effect Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/87—Thyristor diodes, e.g. Shockley diodes, break-over diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0761—Vertical bipolar transistor in combination with diodes only
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本１は、各々ベース、コレクタ及びエミッタを有する第
１及び第２トランジスタを具え、それらのベースを相互
接続すると共に第１トランジスタのコレクタに接続して
成る集積電流ミラー回路に関するものである。
１及び第２トランジスタを具え、それらのベースを相互
接続すると共に第１トランジスタのコレクタに接続して
成る集積電流ミラー回路に関するものである。
電流ミラー回路自体は種々のものが既知であり、説明を
要しないであろう。電流ミラー回路を縦形トランジスタ
を用いて実現しようとする場合、縦形トランジスタ内に
コレクタ領域と、コレクタ領域を基板から分離する中間
層との間に形成される寄生キャパシタンスが回路の正し
い動作に悪影響を及ぼす問題が生ずる。コレクタ領域の
導電型と反対導電型の前記中間層は、コレクタ領域とこ
の中間層との間の接合及び基板とこの中間層との間の接
合がターンオンし得ないような電圧にする必要があり、
この目的のために、中間層は通常、正電源端子又は当該
縦形トランジスタのエミッタに接続される。この結果、
電流ミラー回路の場合には、コレクタ領域と中間層との
間の寄生キャパシタンスがトランジスタの主電流通路と
並列になり、電流ミラー回路の入力電流と出力電流との
間の伝達関数に不所望な高周波数の極を生ずる。更に、
電源ラインから出力電流端子へと妨害信号を導く不所望
な容量性接続路を形成する。
要しないであろう。電流ミラー回路を縦形トランジスタ
を用いて実現しようとする場合、縦形トランジスタ内に
コレクタ領域と、コレクタ領域を基板から分離する中間
層との間に形成される寄生キャパシタンスが回路の正し
い動作に悪影響を及ぼす問題が生ずる。コレクタ領域の
導電型と反対導電型の前記中間層は、コレクタ領域とこ
の中間層との間の接合及び基板とこの中間層との間の接
合がターンオンし得ないような電圧にする必要があり、
この目的のために、中間層は通常、正電源端子又は当該
縦形トランジスタのエミッタに接続される。この結果、
電流ミラー回路の場合には、コレクタ領域と中間層との
間の寄生キャパシタンスがトランジスタの主電流通路と
並列になり、電流ミラー回路の入力電流と出力電流との
間の伝達関数に不所望な高周波数の極を生ずる。更に、
電源ラインから出力電流端子へと妨害信号を導く不所望
な容量性接続路を形成する。
本発明の目的は縦形トランジスタを用いて上述の問題を
生じない集積電流ミラーを実現する方法を提供すること
にある。
生じない集積電流ミラーを実現する方法を提供すること
にある。
本発明は、各々ベース、コレクタ及びエミッタを有する
第１及び第２トランジスタを具え、それらのベースを相
互接続すると共に第１トランジスタのコレクタに接続し
て成る集積電流ミラー回路において、前記第１及び第２
トランジスタを第１導電型の基板から第２導電型の中間
層により分離された第１導電型のコレクタを有する縦形
トランジスタとして構成し、前記中間層と両トランジス
タの相互接続ベースとを接続したことを特徴とする。
第１及び第２トランジスタを具え、それらのベースを相
互接続すると共に第１トランジスタのコレクタに接続し
て成る集積電流ミラー回路において、前記第１及び第２
トランジスタを第１導電型の基板から第２導電型の中間
層により分離された第１導電型のコレクタを有する縦形
トランジスタとして構成し、前記中間層と両トランジス
タの相互接続ベースとを接続したことを特徴とする。
図面を参照して本発明の実施例を詳細に説明する。
第１図は例えばドイツ国特許第３６０９６２９号明細書
に開示されているタイプの既知の集積縦形トランジスタ
を示す。この縦形トランジスタ構造はｐ型基板１を具え
、その上にｎ型分離領域２が位置し、その上にｐ型コレ
クタ領域３が位置する。ｎ型ベース領域４はコレクタ領
域３上に位置し、ｎ十高ドープ領域５を経てベース端子
６に接続される。ベース領域４内にｐ型エミッタ領域７
が形成され、その上にエミッタ端子８が設けられる。コ
レクタ領域３はｐ＋ドープ領域９を経てコレクタ端子Ｉ
Ｏに接続される。中間層２はｎ＋ドープ領域１１を経て
端子１２に接続される。基板はｐ＋ドープ領域１３を経
て基板端子１４に接続することができる。
に開示されているタイプの既知の集積縦形トランジスタ
を示す。この縦形トランジスタ構造はｐ型基板１を具え
、その上にｎ型分離領域２が位置し、その上にｐ型コレ
クタ領域３が位置する。ｎ型ベース領域４はコレクタ領
域３上に位置し、ｎ十高ドープ領域５を経てベース端子
６に接続される。ベース領域４内にｐ型エミッタ領域７
が形成され、その上にエミッタ端子８が設けられる。コ
レクタ領域３はｐ＋ドープ領域９を経てコレクタ端子Ｉ
Ｏに接続される。中間層２はｎ＋ドープ領域１１を経て
端子１２に接続される。基板はｐ＋ドープ領域１３を経
て基板端子１４に接続することができる。
第２図はこの縦型トランジスタの２つの等価回路図を示
すものである。第２ａ図のトランジスタＴは第１図のコ
レクタ領域３と、ベース領域４と、エミック領域７とで
構成され、エミツク端子３とベース端子６とコレクタ端
子ＩＯとを具えている。
すものである。第２ａ図のトランジスタＴは第１図のコ
レクタ領域３と、ベース領域４と、エミック領域７とで
構成され、エミツク端子３とベース端子６とコレクタ端
子ＩＯとを具えている。
第１図から明らかなように、領域２及び３間にｐｎ接合
が形成されると共に領域１及び２間に逆向きのｐｎ接合
が形成される。第２ａ図ではこれらの接合を容量性ダイ
オード素子Ｄ１及びＤ２として記号的に示しである。こ
れら２つの接合の組合せは第２ｂ図に示すように寄生ト
ランジスタＴ、とみなすこともできる。
が形成されると共に領域１及び２間に逆向きのｐｎ接合
が形成される。第２ａ図ではこれらの接合を容量性ダイ
オード素子Ｄ１及びＤ２として記号的に示しである。こ
れら２つの接合の組合せは第２ｂ図に示すように寄生ト
ランジスタＴ、とみなすこともできる。
第２ａ図および第２ｂ図から明らかなように、寄生素子
０１．０２またはＴ、の影響は中間層２を端子１２を経
て比較的高い電圧にすることにより除去される。即ち、
この結果２つの寄生接合がカントオフされる。この手段
を電流ミラー回路に含まれる２つの斯るトランジスタに
ついて実施すると、この場合の等価回路図は第３図に示
すようになる。
０１．０２またはＴ、の影響は中間層２を端子１２を経
て比較的高い電圧にすることにより除去される。即ち、
この結果２つの寄生接合がカントオフされる。この手段
を電流ミラー回路に含まれる２つの斯るトランジスタに
ついて実施すると、この場合の等価回路図は第３図に示
すようになる。
第３図においてＴ６及びＴ、は電流ミラー回路内に含ま
れる第１及び第２のトランジスタである。
れる第１及び第２のトランジスタである。
両トランジスタは電源ライン＋Ｖに結合されたエミッタ
と、相互接続され且つトランジスタＴａ Ｏコレクタに
接続されたベースを有している。入力電流１ ｉｌ、は
トランジスタＴ、を流れ、出力電流ｆｏｕｌ はトラン
ジスタＴ、を流れる。これら両ト一 ランジスタＴ８及びＴ、を集積縦型トランジスタとして
構成し、且つ中間分離層２を関連する接続端子を経て電
源ライン＋Ｖに接続すると、第３図に示すように寄生容
量ダイオード旧。及びＤｌｂがトランジスタＴ。及びＴ
、の主電流通路と並列に配置される。これらの両寄生キ
ャパンタンスＤＩ。
と、相互接続され且つトランジスタＴａ Ｏコレクタに
接続されたベースを有している。入力電流１ ｉｌ、は
トランジスタＴ、を流れ、出力電流ｆｏｕｌ はトラン
ジスタＴ、を流れる。これら両ト一 ランジスタＴ８及びＴ、を集積縦型トランジスタとして
構成し、且つ中間分離層２を関連する接続端子を経て電
源ライン＋Ｖに接続すると、第３図に示すように寄生容
量ダイオード旧。及びＤｌｂがトランジスタＴ。及びＴ
、の主電流通路と並列に配置される。これらの両寄生キ
ャパンタンスＤＩ。
及びＣ１５はＩ ｉｎ及び１゜Ｕ５間の伝達関数に不所
望な高周波数の極を生ずる。更に、電源ライン＋Ｖ」二
に現れる高周波スプリアス信号が寄生キャパシタンスＤ
１．を経て出力電流Ｉ。Ｕ、上に重畳され得る。
望な高周波数の極を生ずる。更に、電源ライン＋Ｖ」二
に現れる高周波スプリアス信号が寄生キャパシタンスＤ
１．を経て出力電流Ｉ。Ｕ、上に重畳され得る。
第４図はこれらの問題を除去し得る本発明の手段を示す
ものである。第４図にも電源ライン＋Ｖに接続された電
流ミラー回路内に含まれる２つのトランジスタＴａ及び
Ｔ、を示しである。しかし、ここでは各トランジスタの
分離層２を関連する接続端子を経て両トランジスタＴａ
及びＴｂの相互接続ベースに接続する。この結果、キャ
パシタンス０１ａは実際上短絡され、従って最早何の影
響も及ぼさない（このためこのキャパシタンスは破線で
示しである。）。キャパシタンスＤｌｂ はトランジス
タＴ５のベース−コレクタ接合間に配置される。このよ
うにすると人力１１．、及び出力Ｉ。ｕｔ間の高周波数
伝達関数の前記不所望な極が事実上除去される。更に電
源ライン＋Ｖから出力Ｉ。ｕｔへの妨害信号の容量性通
路も事実」二除去される。更に、電流ミラー回路の入力
端子と出力端子との間にキャパシタンス［１１ｂを経て
高周波直接接続が形成され、この高周波直接接続はバイ
パス又はフィードフォーワード接続として知られている
。
ものである。第４図にも電源ライン＋Ｖに接続された電
流ミラー回路内に含まれる２つのトランジスタＴａ及び
Ｔ、を示しである。しかし、ここでは各トランジスタの
分離層２を関連する接続端子を経て両トランジスタＴａ
及びＴｂの相互接続ベースに接続する。この結果、キャ
パシタンス０１ａは実際上短絡され、従って最早何の影
響も及ぼさない（このためこのキャパシタンスは破線で
示しである。）。キャパシタンスＤｌｂ はトランジス
タＴ５のベース−コレクタ接合間に配置される。このよ
うにすると人力１１．、及び出力Ｉ。ｕｔ間の高周波数
伝達関数の前記不所望な極が事実上除去される。更に電
源ライン＋Ｖから出力Ｉ。ｕｔへの妨害信号の容量性通
路も事実」二除去される。更に、電流ミラー回路の入力
端子と出力端子との間にキャパシタンス［１１ｂを経て
高周波直接接続が形成され、この高周波直接接続はバイ
パス又はフィードフォーワード接続として知られている
。
第５図はこの回路配置を縦形トランジスタ構造を用い、
比較的小数の異なるドープ領域を用いてどのように集積
回路に実現し得るかを示すものである。第５図において
、ｐ型基板は２１で示しである。この基板上にｎ型中間
層２２を配置し、その上に２個のｐ型コレクク領域２３
ａ及び２３ｂを形成する。この層」二にη型エピタキシ
ャル層２４を形成する。このエピタキシャル層２４内に
、２個の深い環状拡散領域２５及び２６により２つの別
個のベース領域２７及び２８を限界する。別個のｎ十ド
ープ領域２９及び３０によりベース接点Ｂａ及びＢ５を
形成する。
比較的小数の異なるドープ領域を用いてどのように集積
回路に実現し得るかを示すものである。第５図において
、ｐ型基板は２１で示しである。この基板上にｎ型中間
層２２を配置し、その上に２個のｐ型コレクク領域２３
ａ及び２３ｂを形成する。この層」二にη型エピタキシ
ャル層２４を形成する。このエピタキシャル層２４内に
、２個の深い環状拡散領域２５及び２６により２つの別
個のベース領域２７及び２８を限界する。別個のｎ十ド
ープ領域２９及び３０によりベース接点Ｂａ及びＢ５を
形成する。
これらベース領域内にｐドープ領域によりエミック領域
３１及び３２を形成し、これら領域にそれぞれエミッタ
端子Ｅａ及び巳、を設ける。前記深い環状ドープ領域２
５及び２６にはコレクタ端子Ｃａ及びＣ５を設ける。別
の深い環状ｎ＋ドープ領域３３を中間層２２まで延在さ
せ、その上面に端子Ｂｈを設ける。必要に応じ、基板ま
で延在する更に別の深いドープ領域３４を設けることが
できると共にこの領域に基板接点Ｓ。を設けることがで
きる。
３１及び３２を形成し、これら領域にそれぞれエミッタ
端子Ｅａ及び巳、を設ける。前記深い環状ドープ領域２
５及び２６にはコレクタ端子Ｃａ及びＣ５を設ける。別
の深い環状ｎ＋ドープ領域３３を中間層２２まで延在さ
せ、その上面に端子Ｂｈを設ける。必要に応じ、基板ま
で延在する更に別の深いドープ領域３４を設けることが
できると共にこの領域に基板接点Ｓ。を設けることがで
きる。
第５図に示すように、接点Ｂ、、 Ｃａ、 Ｂ、、 Ｂ
、を相互接続する外部接続導体３５を設ける。第２接続
導体３６は接点Ｂ。及びＢ、を相互接続する。第４図と
第５図を比較すると、電源電圧子Ｖを接続導体３６に供
給する必要があるだけで人力及び出力電流１、。及びＩ
。１１．が２つのコレクタ端子Ｃａ及びＣＩ。
、を相互接続する外部接続導体３５を設ける。第２接続
導体３６は接点Ｂ。及びＢ、を相互接続する。第４図と
第５図を比較すると、電源電圧子Ｖを接続導体３６に供
給する必要があるだけで人力及び出力電流１、。及びＩ
。１１．が２つのコレクタ端子Ｃａ及びＣＩ。
を経て流れることがわかる。
第６図は電流ミラー回路が出力トランジスタに結合され
た電力出力段に本発明の原理を用いた回路を示すもので
ある。ここでも電流ミラー回路はトランジスタＴ、及び
Ｔ５を具え、出力段はトランジスタＴｃを具えている。
た電力出力段に本発明の原理を用いた回路を示すもので
ある。ここでも電流ミラー回路はトランジスタＴ、及び
Ｔ５を具え、出力段はトランジスタＴｃを具えている。
本発明の原理に従ってコレクタ分離中間層をトランジス
タＴ６及びＴｂの相互接続ベースに結合すると、トラン
ジスタＴａの寄生構造は完全に除去される。トランジス
タＴｂの寄生構造（本例では寄生トランジスタＴ１．と
して示しである）は第６図に示すように配置される。こ
の寄生構造のエミッタはトランジスタＴ、のコレクタに
結合され、ベースはトランジスタＴ、及びＴ、の相互接
続ベースに結合され、コレクタは基板接点に接続される
。
タＴ６及びＴｂの相互接続ベースに結合すると、トラン
ジスタＴａの寄生構造は完全に除去される。トランジス
タＴｂの寄生構造（本例では寄生トランジスタＴ１．と
して示しである）は第６図に示すように配置される。こ
の寄生構造のエミッタはトランジスタＴ、のコレクタに
結合され、ベースはトランジスタＴ、及びＴ、の相互接
続ベースに結合され、コレクタは基板接点に接続される
。
出力トランジスタＴｃのコレクターエミッタ電圧がその
ベース−エミッタ電圧（４０，６Ｖ）より小さくなると
、寄生トランジスタＴｐｂが導通状態になる。従って、
トランジスタＴ、のコレクタ電流の一部が前記寄生トラ
ンジスタＴＰｂを経て基板へと流れるため、ベース電流
が出力ｌ・ランジスクＴＣから引き出される。この結果
として出力トランジスタＴｃが飽和し得なくなり、この
ことは般に電力出力段において望ましいことである。
ベース−エミッタ電圧（４０，６Ｖ）より小さくなると
、寄生トランジスタＴｐｂが導通状態になる。従って、
トランジスタＴ、のコレクタ電流の一部が前記寄生トラ
ンジスタＴＰｂを経て基板へと流れるため、ベース電流
が出力ｌ・ランジスクＴＣから引き出される。この結果
として出力トランジスタＴｃが飽和し得なくなり、この
ことは般に電力出力段において望ましいことである。
第１図は既知の集積縦形トランジスタの断面図、第２図
は第１図に示すトランジスタの等価回路図、 第３図はトランジスタのコレクタ領域と基板との間の中
間層を電源電圧又は関連するトランジスタのエミッタに
接続した場合に得られる集積電流ミラー回路の等価回路
図、 第４図は種々の領域を本発明の原理に従って接続した場
合に得られる集積電流ミラー回路の等価回路図、 第５図は本発明による集積電流ミラー回路内に配置され
た２個の縦形トランジスタの集積構造の断面図、 第６図は本発明電流ミラー回路により駆動される電力出
力段の等価回路図である。 Ｔ、、 Ｔｂ・・・縦形トランジスタ Ｄ１ａ、Ｄ１ｂ ・・・寄生キャパシタンス２１・・・
基板 ２２・・中間層２３ａ、 ２３ｂ・
・・コレクタ領域 ２４・・エピタキシャル層 ２５．２６・・・環状拡散
領域２７、２８・・・ベース領域 ２９．３０・・・
ベース接点３１．３２・・・エミッタ領域 ３３．３４
・・・環状拡散領域３５、３６・・・接続導体 特 許 出 願 人 工ヌ・ベー・フィリップス・ フルーイランペンファブリケン
は第１図に示すトランジスタの等価回路図、 第３図はトランジスタのコレクタ領域と基板との間の中
間層を電源電圧又は関連するトランジスタのエミッタに
接続した場合に得られる集積電流ミラー回路の等価回路
図、 第４図は種々の領域を本発明の原理に従って接続した場
合に得られる集積電流ミラー回路の等価回路図、 第５図は本発明による集積電流ミラー回路内に配置され
た２個の縦形トランジスタの集積構造の断面図、 第６図は本発明電流ミラー回路により駆動される電力出
力段の等価回路図である。 Ｔ、、 Ｔｂ・・・縦形トランジスタ Ｄ１ａ、Ｄ１ｂ ・・・寄生キャパシタンス２１・・・
基板 ２２・・中間層２３ａ、 ２３ｂ・
・・コレクタ領域 ２４・・エピタキシャル層 ２５．２６・・・環状拡散
領域２７、２８・・・ベース領域 ２９．３０・・・
ベース接点３１．３２・・・エミッタ領域 ３３．３４
・・・環状拡散領域３５、３６・・・接続導体 特 許 出 願 人 工ヌ・ベー・フィリップス・ フルーイランペンファブリケン
Claims (1)
- 【特許請求の範囲】 １、各々ベース、コレクタ及びエミッタを有する第１及
び第２トランジスタを具え、それらのベースを相互接続
すると共に第１トランジスタのコレクタに接続して成る
集積電流ミラー回路において、前記第１及び第２トラン
ジスタを第１導電型の基板から第２導電型の中間層によ
り分離された第１導電型のコレクタを有する縦形トラン
ジスタとして構成し、前記中間層と両トランジスタの相
互接続ベースとを接続したことを特徴とする集積電流ミ
ラー回路。 ２、両トランジスタのコレクタ領域を共通の中間層上に
形成してあることを特徴とする請求項１記載の集積電流
ミラー回路。 ３、両電流ミラートランジスタの相互接続エミッタを出
力トランジスタの主電流通路に結合し、第２電流ミラー
トランジスタのコレクタを出力トランジスタのベースに
接続して出力トランジスタの駆動段として構成したこと
を特徴とする集積電流ミラー回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8801520 | 1988-06-15 | ||
| NL8801520 | 1988-06-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0244805A true JPH0244805A (ja) | 1990-02-14 |
| JP2713461B2 JP2713461B2 (ja) | 1998-02-16 |
Family
ID=19852462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1146918A Expired - Lifetime JP2713461B2 (ja) | 1988-06-15 | 1989-06-12 | 集積電流ミラー回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4894622A (ja) |
| EP (1) | EP0346978B1 (ja) |
| JP (1) | JP2713461B2 (ja) |
| KR (1) | KR900001027A (ja) |
| DE (1) | DE68912415T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5512859A (en) * | 1994-11-16 | 1996-04-30 | National Semiconductor Corporation | Amplifier stage having compensation for NPN, PNP beta mismatch and improved slew rate |
| US5510754A (en) * | 1994-11-18 | 1996-04-23 | National Semiconductor Corporation | Fast slewing amplifier using dynamic current mirrors |
| US5515007A (en) * | 1994-12-22 | 1996-05-07 | National Semiconductor Corporation | Triple buffered amplifier output stage |
| DE102005019157A1 (de) | 2005-04-25 | 2006-10-26 | Robert Bosch Gmbh | Anordnung von MOSFETs zur Steuerung von demselben |
| RU2474954C1 (ru) * | 2011-12-13 | 2013-02-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Токовое зеркало |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4057763A (en) * | 1976-05-17 | 1977-11-08 | Rca Corporation | Current amplifiers |
| US4371792A (en) * | 1980-07-24 | 1983-02-01 | National Semiconductor Corporation | High gain composite transistor |
| IT1221019B (it) * | 1985-04-01 | 1990-06-21 | Ates Componenti Elettron | Dispositivo elettronico integrato per il comando di carichi induttivi,con elemento di ricircolo |
-
1988
- 1988-12-08 US US07/281,565 patent/US4894622A/en not_active Expired - Fee Related
-
1989
- 1989-06-09 EP EP89201487A patent/EP0346978B1/en not_active Expired - Lifetime
- 1989-06-09 DE DE68912415T patent/DE68912415T2/de not_active Expired - Fee Related
- 1989-06-12 KR KR1019890008048A patent/KR900001027A/ko not_active Application Discontinuation
- 1989-06-12 JP JP1146918A patent/JP2713461B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2713461B2 (ja) | 1998-02-16 |
| DE68912415D1 (de) | 1994-03-03 |
| US4894622A (en) | 1990-01-16 |
| EP0346978B1 (en) | 1994-01-19 |
| EP0346978A1 (en) | 1989-12-20 |
| KR900001027A (ko) | 1990-01-31 |
| DE68912415T2 (de) | 1994-07-28 |
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