JP2713461B2 - 集積電流ミラー回路 - Google Patents
集積電流ミラー回路Info
- Publication number
- JP2713461B2 JP2713461B2 JP1146918A JP14691889A JP2713461B2 JP 2713461 B2 JP2713461 B2 JP 2713461B2 JP 1146918 A JP1146918 A JP 1146918A JP 14691889 A JP14691889 A JP 14691889A JP 2713461 B2 JP2713461 B2 JP 2713461B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current mirror
- collector
- mirror circuit
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 15
- 230000003071 parasitic effect Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/87—Thyristor diodes, e.g. Shockley diodes, break-over diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0761—Vertical bipolar transistor in combination with diodes only
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Ceramic Engineering (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 本発明は、各々ベース、コレクタ及びエミッタを有す
る第１及び第２トランジスタを具え、それらのべースを
相互接続すると共に第１トランジスタのコレクタに接続
して成る集積電流ミラー回路に関するものである。
る第１及び第２トランジスタを具え、それらのべースを
相互接続すると共に第１トランジスタのコレクタに接続
して成る集積電流ミラー回路に関するものである。
電流ミラー回路自体は種々のものが既知であり、説明
を要しないであろう。電流ミラー回路を縦形トランジス
タを用いて実現しようとする場合、縦形トランジスタ内
にコレクタ領域と、コレクタ領域を基板から分離する中
間層との間に形成される寄生キャパシタンスが回路の正
しい動作に悪影響を及ぼす問題が生ずる。コレクタ領域
の導電型と反対導電型の前記中間層は、コレクタ領域と
この中間層との間の接合及び基板とこの中間層との間の
接合がターンオンし得ないような電圧にする必要があ
り、この目的のために、中間層は通常、正電源端子又は
当該縦形トランジスタのエミッタに接続される。この結
果、電流ミラー回路の場合には、コレクタ領域と中間層
との間の寄生キャパシタンスがトランジスタの主電流通
路と並列になり、電流ミラー回路の入力電流と出力電流
との間の伝達関数に不所望な高周波数の極を生ずる。更
に、電源ラインから出力電流端子へと妨害信号を導く不
所望な容量性接続路を形成する。
を要しないであろう。電流ミラー回路を縦形トランジス
タを用いて実現しようとする場合、縦形トランジスタ内
にコレクタ領域と、コレクタ領域を基板から分離する中
間層との間に形成される寄生キャパシタンスが回路の正
しい動作に悪影響を及ぼす問題が生ずる。コレクタ領域
の導電型と反対導電型の前記中間層は、コレクタ領域と
この中間層との間の接合及び基板とこの中間層との間の
接合がターンオンし得ないような電圧にする必要があ
り、この目的のために、中間層は通常、正電源端子又は
当該縦形トランジスタのエミッタに接続される。この結
果、電流ミラー回路の場合には、コレクタ領域と中間層
との間の寄生キャパシタンスがトランジスタの主電流通
路と並列になり、電流ミラー回路の入力電流と出力電流
との間の伝達関数に不所望な高周波数の極を生ずる。更
に、電源ラインから出力電流端子へと妨害信号を導く不
所望な容量性接続路を形成する。
本発明の目的は縦形トランジスタを用いて上述の問題
を生じない集積電流ミラーを実現する方法を提供するこ
とにある。
を生じない集積電流ミラーを実現する方法を提供するこ
とにある。
本発明は、各々ベース、コレクタ及びエミッタを有す
る第１及び第２トランジスタを具え、それらのベースを
相互接続すると共に第１トランジスタのコレクタに接続
して成る集積電流ミラー回路において、前記第１及び第
２トランジスタを第１導電型の基板から第２導電型の中
間層により分離された第１導電型のコレクタを有する縦
形トランジスタとして構成し、前記中間層と両トランジ
スタの相互接続ベースとを接続したことを特徴とする。
る第１及び第２トランジスタを具え、それらのベースを
相互接続すると共に第１トランジスタのコレクタに接続
して成る集積電流ミラー回路において、前記第１及び第
２トランジスタを第１導電型の基板から第２導電型の中
間層により分離された第１導電型のコレクタを有する縦
形トランジスタとして構成し、前記中間層と両トランジ
スタの相互接続ベースとを接続したことを特徴とする。
図面を参照して本発明の実施例を詳細に説明する。
第１図は例えばドイツ国特許第3609629号明細書に開
示されているタイプの既知の集積縦形トランジスタを示
す。この縦形トランジスタ構造はｐ型基板１を具え、そ
の上にｎ型分離領域２が位置し、その上にｐ型コレクタ
領域３が位置する。ｎ型ベース領域４はコレクタ領域３
上に位置し、ｎ＋高ドープ領域５を経てベース端子６に
接続される。ベース領域４内にｐ型エミッタ領域７が形
成され、その上にエミッタ端子８が設けられる。コレク
タ領域３はｐ＋ドープ領域９を経てコレクタ端子10に接
続される。中間層２はｎ＋ドープ領域11を経て端子12に
接続される。基板はｐ＋ドープ領域13を経て基板端子14
に接続することができる。
示されているタイプの既知の集積縦形トランジスタを示
す。この縦形トランジスタ構造はｐ型基板１を具え、そ
の上にｎ型分離領域２が位置し、その上にｐ型コレクタ
領域３が位置する。ｎ型ベース領域４はコレクタ領域３
上に位置し、ｎ＋高ドープ領域５を経てベース端子６に
接続される。ベース領域４内にｐ型エミッタ領域７が形
成され、その上にエミッタ端子８が設けられる。コレク
タ領域３はｐ＋ドープ領域９を経てコレクタ端子10に接
続される。中間層２はｎ＋ドープ領域11を経て端子12に
接続される。基板はｐ＋ドープ領域13を経て基板端子14
に接続することができる。
第２図はこの縦型トランジスタの２つの等価回路図を
示すものである。第2a図のトランジスタＴは第１図のコ
レクタ領域３と、ベース領域４と、エミッタ領域７とで
構成され、エミッタ端子８とベース端子６とコレクタ端
子10とを具えている。第１図から明らかなように、領域
２及び３間にpn接合が形成されると共に領域１及び２間
に逆向きのpn接合が形成される。第2a図ではこれらの接
合を容量性ダイオード素子D1及びD2として記号的に示し
てある。これら２つの接合の組合せは第2b図に示すよう
に寄生トランジスタTPとみなすこともできる。
示すものである。第2a図のトランジスタＴは第１図のコ
レクタ領域３と、ベース領域４と、エミッタ領域７とで
構成され、エミッタ端子８とベース端子６とコレクタ端
子10とを具えている。第１図から明らかなように、領域
２及び３間にpn接合が形成されると共に領域１及び２間
に逆向きのpn接合が形成される。第2a図ではこれらの接
合を容量性ダイオード素子D1及びD2として記号的に示し
てある。これら２つの接合の組合せは第2b図に示すよう
に寄生トランジスタTPとみなすこともできる。
第2a図および第2b図から明らかなように、寄生素子D
1,D2またはTPの影響は中間層２を端子12を経て比較的高
い電圧にすることにより除去される。即ち、この結果２
つの寄生接合がカットオフされる。この手段を電流ミラ
ー回路に含まれる２つの斯るトランジスタについて実施
すると、この場合の等価回路図は第３図に示すようにな
る。
1,D2またはTPの影響は中間層２を端子12を経て比較的高
い電圧にすることにより除去される。即ち、この結果２
つの寄生接合がカットオフされる。この手段を電流ミラ
ー回路に含まれる２つの斯るトランジスタについて実施
すると、この場合の等価回路図は第３図に示すようにな
る。
第３図においてTa及びTbは電流ミラー回路内に含まれ
る第１及び第２のトランジスタである。両トランジスタ
は電源ライン＋Ｖに結合されたエミッタと、相互接続さ
れ且つトランジスタTaのコレクタに接続されたベースを
有している。入力電流IinはトランジスタTaを流れ、出
力電流IoutはトランジスタTbを流れる。これら両トラン
ジスタTa及びTbを集積縦型トランジスタとして構成し、
且つ中間分離層２を関連する接続端子を経て電源ライン
＋Ｖに接続すると、第３図に示すように寄生容量ダイオ
ードD1a及びD1bがトランジスタTa及びTbの主電流通路と
並列に配置される。これらの両寄生キャパシタンスD1a
及びD1bはIin及びIout間の伝達関数に不所望な高周波数
の極を生ずる。更に、電源ライン＋Ｖ上に現れる高周波
スプリアス信号が寄生キャパシタンスD1bを経て出力電
流Iout上に重畳され得る。
る第１及び第２のトランジスタである。両トランジスタ
は電源ライン＋Ｖに結合されたエミッタと、相互接続さ
れ且つトランジスタTaのコレクタに接続されたベースを
有している。入力電流IinはトランジスタTaを流れ、出
力電流IoutはトランジスタTbを流れる。これら両トラン
ジスタTa及びTbを集積縦型トランジスタとして構成し、
且つ中間分離層２を関連する接続端子を経て電源ライン
＋Ｖに接続すると、第３図に示すように寄生容量ダイオ
ードD1a及びD1bがトランジスタTa及びTbの主電流通路と
並列に配置される。これらの両寄生キャパシタンスD1a
及びD1bはIin及びIout間の伝達関数に不所望な高周波数
の極を生ずる。更に、電源ライン＋Ｖ上に現れる高周波
スプリアス信号が寄生キャパシタンスD1bを経て出力電
流Iout上に重畳され得る。
第４図はこれらの問題を除去し得る本発明の手段を示
すものである。第４図にも電源ライン＋Ｖに接続された
電流ミラー回路内に含まれる２つのトランジスタTa及び
Tbを示してある。しかし、ここでは各トランジスタの分
離層２を関連する接続端子を経て両トランジスタTa及び
Tbの相互接続ベースに接続する。この結果、キャパシタ
ンスD1aは実際上短絡され、従って最早何の影響も及ぼ
さない（このためこのキャパシタンスは破線で示してあ
る。）。キャパシタンスD1bはトランジスタTbのベース
−コレクタ接合間に配置される。このようにすると入力
Iin及び出力Iout間の高周波数伝達関数の前記不所望な
極が事実上除去される。更に電源ライン＋Ｖから出力I
outへの妨害信号の容量性通路も事実上除去される。更
に、電流ミラー回路の入力端子と出力端子との間にキャ
パシタンスD1bを経て高周波直接接続が形成され、この
高周波直接接続はバイパス又はフィードフォーワード接
続として知られている。
すものである。第４図にも電源ライン＋Ｖに接続された
電流ミラー回路内に含まれる２つのトランジスタTa及び
Tbを示してある。しかし、ここでは各トランジスタの分
離層２を関連する接続端子を経て両トランジスタTa及び
Tbの相互接続ベースに接続する。この結果、キャパシタ
ンスD1aは実際上短絡され、従って最早何の影響も及ぼ
さない（このためこのキャパシタンスは破線で示してあ
る。）。キャパシタンスD1bはトランジスタTbのベース
−コレクタ接合間に配置される。このようにすると入力
Iin及び出力Iout間の高周波数伝達関数の前記不所望な
極が事実上除去される。更に電源ライン＋Ｖから出力I
outへの妨害信号の容量性通路も事実上除去される。更
に、電流ミラー回路の入力端子と出力端子との間にキャ
パシタンスD1bを経て高周波直接接続が形成され、この
高周波直接接続はバイパス又はフィードフォーワード接
続として知られている。
第５図はこの回路配置を縦形トランジスタ構造を用
い、比較的小数の異なるドープ領域を用いてどのように
集積回路に実現し得るかを示すものである。第５図にお
いて、ｐ型基板は21で示してある。この基板上にｎ型中
間層22を配置し、その上に２個のｐ型コレクタ領域23a
及び23bを形成する。この層上にｎ型エピタキシャル層2
4を形成する。このエピタキシャル層24内に、２個の深
い環状拡散領域25及び26により２つの別個のベース領域
27及び28を限界する。別個のｎ＋ドープ領域29及び30に
よりベース接点Ba及びBbを形成する。これらベース領域
内にｐドープ領域によりエミッタ領域31及び32を形成
し、これら領域にそれぞれエミッタ端子Ea及びEbを設け
る。前記深い環状ドープ領域25及び26にはコレクタ端子
Ca及びCbを設ける。別の深い環状ｎ＋ドープ領域33を中
間層22まで延在させ、その上面に端子Bnを設ける。必要
に応じ、基板まで延在する更に別の深いドープ領域34を
設けることができると共にこの領域に基板接点Scを設け
ることができる。
い、比較的小数の異なるドープ領域を用いてどのように
集積回路に実現し得るかを示すものである。第５図にお
いて、ｐ型基板は21で示してある。この基板上にｎ型中
間層22を配置し、その上に２個のｐ型コレクタ領域23a
及び23bを形成する。この層上にｎ型エピタキシャル層2
4を形成する。このエピタキシャル層24内に、２個の深
い環状拡散領域25及び26により２つの別個のベース領域
27及び28を限界する。別個のｎ＋ドープ領域29及び30に
よりベース接点Ba及びBbを形成する。これらベース領域
内にｐドープ領域によりエミッタ領域31及び32を形成
し、これら領域にそれぞれエミッタ端子Ea及びEbを設け
る。前記深い環状ドープ領域25及び26にはコレクタ端子
Ca及びCbを設ける。別の深い環状ｎ＋ドープ領域33を中
間層22まで延在させ、その上面に端子Bnを設ける。必要
に応じ、基板まで延在する更に別の深いドープ領域34を
設けることができると共にこの領域に基板接点Scを設け
ることができる。
第５図に示すように、接点Ba，Ca，Bb，Bnを相互接続
する外部接続導体35を設ける。第２接続導体36は接点Ea
及びEbを相互接続する。第４図と第５図を比較すると、
電源電圧＋Ｖを接続導体36に供給する必要があるだけで
入力及び出力電流Iin及びIoutが２つのコレクタ端子Ca
及びCbを経て流れることがわかる。
する外部接続導体35を設ける。第２接続導体36は接点Ea
及びEbを相互接続する。第４図と第５図を比較すると、
電源電圧＋Ｖを接続導体36に供給する必要があるだけで
入力及び出力電流Iin及びIoutが２つのコレクタ端子Ca
及びCbを経て流れることがわかる。
第６図は電流ミラー回路が出力トランジスタに結合さ
れた電力出力段に本発明の原理を用いた回路を示すもの
である。ここでも電流ミラー回路はトランジスタTa及び
Tbを具え、出力段はトランジスタTcを具えている。本発
明の原理に従ってコレクタ分離中間層をトランジスタTa
及びTbの相互接続ベースに結合すると、トランジスタTa
の寄生構造は完全に除去される。トランジスタTbの寄生
構造（本例では寄生トランジスタTpbとして示してあ
る）は第６図に示すように配置される。この寄生構造の
エミッタはトランジスタTbのコレクタに結合され、ベー
スはトランジスタTa及びTbの相互接続ベースに結合さ
れ、コレクタは基板接点に接続される。
れた電力出力段に本発明の原理を用いた回路を示すもの
である。ここでも電流ミラー回路はトランジスタTa及び
Tbを具え、出力段はトランジスタTcを具えている。本発
明の原理に従ってコレクタ分離中間層をトランジスタTa
及びTbの相互接続ベースに結合すると、トランジスタTa
の寄生構造は完全に除去される。トランジスタTbの寄生
構造（本例では寄生トランジスタTpbとして示してあ
る）は第６図に示すように配置される。この寄生構造の
エミッタはトランジスタTbのコレクタに結合され、ベー
スはトランジスタTa及びTbの相互接続ベースに結合さ
れ、コレクタは基板接点に接続される。
出力トランジスタTcのコレクタ−エミッタ電圧がその
ベース−エミッタ電圧（0.6V）より小さくなると、寄
生トランジスタTpbが導通状態になる。従って、トラン
ジスタTbのコレクタ電流の一部が前記寄生トランジスタ
Tpbを経て基板へと流れるため、ベース電流が出力トラ
ンジスタTcから引き出される。この結果として出力トラ
ンジスタTcが飽和し得なくなり、このことは一般に電力
出力段において望ましいことである。
ベース−エミッタ電圧（0.6V）より小さくなると、寄
生トランジスタTpbが導通状態になる。従って、トラン
ジスタTbのコレクタ電流の一部が前記寄生トランジスタ
Tpbを経て基板へと流れるため、ベース電流が出力トラ
ンジスタTcから引き出される。この結果として出力トラ
ンジスタTcが飽和し得なくなり、このことは一般に電力
出力段において望ましいことである。
第１図は既知の集積縦形トランジスタの断面図、 第２図は第１図に示すトランジスタの等価回路図、 第３図はトランジスタのコレクタ領域と基板との間の中
間層を電源電圧又は関連するトランジスタのエミッタに
接続した場合に得られる集積電流ミラー回路の等価回路
図、 第４図は種々の領域を本発明の原理に従って接続した場
合に得られる集積電流ミラー回路の等価回路図、 第５図は本発明による集積電流ミラー回路内に配置され
た２個の縦形トランジスタの集積構造の断面図、 第６図は本発明電流ミラー回路により駆動される電力出
力段の等価回路図である。 Ta，Tb……縦形トランジスタ D1a，D1b……寄生キャパシタンス 21……基板、22……中間層 23a,23b……コレクタ領域 24……エピタキシャル層、25,26……環状拡散領域 27,28……ベース領域、29,30……ベース接点 31,32……エミッタ領域、33,34……環状拡散領域 35,36……接続導体
間層を電源電圧又は関連するトランジスタのエミッタに
接続した場合に得られる集積電流ミラー回路の等価回路
図、 第４図は種々の領域を本発明の原理に従って接続した場
合に得られる集積電流ミラー回路の等価回路図、 第５図は本発明による集積電流ミラー回路内に配置され
た２個の縦形トランジスタの集積構造の断面図、 第６図は本発明電流ミラー回路により駆動される電力出
力段の等価回路図である。 Ta，Tb……縦形トランジスタ D1a，D1b……寄生キャパシタンス 21……基板、22……中間層 23a,23b……コレクタ領域 24……エピタキシャル層、25,26……環状拡散領域 27,28……ベース領域、29,30……ベース接点 31,32……エミッタ領域、33,34……環状拡散領域 35,36……接続導体
Claims (3)
- 【請求項１】各々ベース、コレクタ及びエミッタを有す
る第１及び第２トランジスタを具え、それらのベースを
相互接続すると共に第１トランジスタのコレクタに接続
して成る集積電流ミラー回路において、前期第１及び第
２トランジスタを第１導電型の基板から第２導電型の中
間層により分離された第１導電型のコレクタを有する縦
形トランジスタとして構成し、前記中間層と両トランジ
スタの相互接続ベースとを接続したことを特徴とする集
積電流ミラー回路。 - 【請求項２】両トランジスタのコレクタ領域を共通の中
間層上に形成してあることを特徴とする請求項１記載の
集積電流ミラー回路。 - 【請求項３】両電流ミラートランジスタの相互接続エミ
ッタを出力トランジスタの主電流通路に結合し、第２電
流ミラートランジスタのコレクタを出力トランジスタの
ベースに接続して出力トランジスタの駆動段として構成
したことを特徴とする請求項１又は２記載の集積電流ミ
ラー回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8801520 | 1988-06-15 | ||
| NL8801520 | 1988-06-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0244805A JPH0244805A (ja) | 1990-02-14 |
| JP2713461B2 true JP2713461B2 (ja) | 1998-02-16 |
Family
ID=19852462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1146918A Expired - Lifetime JP2713461B2 (ja) | 1988-06-15 | 1989-06-12 | 集積電流ミラー回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4894622A (ja) |
| EP (1) | EP0346978B1 (ja) |
| JP (1) | JP2713461B2 (ja) |
| KR (1) | KR900001027A (ja) |
| DE (1) | DE68912415T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5512859A (en) * | 1994-11-16 | 1996-04-30 | National Semiconductor Corporation | Amplifier stage having compensation for NPN, PNP beta mismatch and improved slew rate |
| US5510754A (en) * | 1994-11-18 | 1996-04-23 | National Semiconductor Corporation | Fast slewing amplifier using dynamic current mirrors |
| US5515007A (en) * | 1994-12-22 | 1996-05-07 | National Semiconductor Corporation | Triple buffered amplifier output stage |
| DE102005019157A1 (de) | 2005-04-25 | 2006-10-26 | Robert Bosch Gmbh | Anordnung von MOSFETs zur Steuerung von demselben |
| RU2474954C1 (ru) * | 2011-12-13 | 2013-02-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Токовое зеркало |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4057763A (en) * | 1976-05-17 | 1977-11-08 | Rca Corporation | Current amplifiers |
| US4371792A (en) * | 1980-07-24 | 1983-02-01 | National Semiconductor Corporation | High gain composite transistor |
| IT1221019B (it) * | 1985-04-01 | 1990-06-21 | Ates Componenti Elettron | Dispositivo elettronico integrato per il comando di carichi induttivi,con elemento di ricircolo |
-
1988
- 1988-12-08 US US07/281,565 patent/US4894622A/en not_active Expired - Fee Related
-
1989
- 1989-06-09 EP EP89201487A patent/EP0346978B1/en not_active Expired - Lifetime
- 1989-06-09 DE DE68912415T patent/DE68912415T2/de not_active Expired - Fee Related
- 1989-06-12 KR KR1019890008048A patent/KR900001027A/ko not_active Application Discontinuation
- 1989-06-12 JP JP1146918A patent/JP2713461B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE68912415D1 (de) | 1994-03-03 |
| DE68912415T2 (de) | 1994-07-28 |
| EP0346978A1 (en) | 1989-12-20 |
| US4894622A (en) | 1990-01-16 |
| EP0346978B1 (en) | 1994-01-19 |
| KR900001027A (ko) | 1990-01-31 |
| JPH0244805A (ja) | 1990-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4326135A (en) | Differential to single-ended converter utilizing inverted transistors | |
| US4425516A (en) | Buffer circuit and integrated semiconductor circuit structure formed of bipolar and CMOS transistor elements | |
| JP3120447B2 (ja) | 集積回路の動的分離用回路 | |
| EP0431290A2 (en) | MOS switching circuit having gate enhanced lateral bipolar transistor | |
| JP2713461B2 (ja) | 集積電流ミラー回路 | |
| EP0424926A2 (en) | Bi-CMOS integrated circuit | |
| US5515007A (en) | Triple buffered amplifier output stage | |
| US4243896A (en) | I2 L Circuit with auxiliary transistor | |
| JPH05243504A (ja) | 導通電力損失を最適化する集積ブリッジ・デバイス | |
| US4348600A (en) | Controlled current source for I2 L to analog interfaces | |
| JP4838421B2 (ja) | アナログ・スイッチ | |
| GB2150779A (en) | Leakage current compensation method and structure for integrated circuits | |
| JP2597753B2 (ja) | Ｎｐｎトランジスターのラッチ電圧を利用した静電耐力向上ラテラルｐｎｐトランジスター | |
| JP3331523B2 (ja) | カレントミラー回路 | |
| US5237198A (en) | Lateral PNP transistor using a latch voltage of NPN transistor | |
| JP2504838B2 (ja) | 半導体集積回路の入出力保護装置 | |
| JPH0475371A (ja) | 半導体集積回路 | |
| JPH0587023B2 (ja) | ||
| KR890005033Y1 (ko) | Cmos집적회로에서의 대전류 출력회로 | |
| JPH02132854A (ja) | エミッタカップルドロジック回路 | |
| US4641047A (en) | Complex direct coupled transistor logic | |
| JPH0733463Y2 (ja) | データ伝送回路 | |
| JPH0620170B2 (ja) | モノリシック集積化差動入力減衰器回路 | |
| JPH0691384B2 (ja) | 半導体集積回路装置 | |
| JP3135363B2 (ja) | 半導体集積回路 |