JPH0691384B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0691384B2 JPH0691384B2 JP62222432A JP22243287A JPH0691384B2 JP H0691384 B2 JPH0691384 B2 JP H0691384B2 JP 62222432 A JP62222432 A JP 62222432A JP 22243287 A JP22243287 A JP 22243287A JP H0691384 B2 JPH0691384 B2 JP H0691384B2
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- JP
- Japan
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- transistor
- amplifier circuit
- emitter
- output
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特に、初段や出力
段の増幅回路にPNPトランジスタを有する半導体集積回
路装置に関する。
段の増幅回路にPNPトランジスタを有する半導体集積回
路装置に関する。
第５図は、従来例の半導体集積回路装置に集積されてい
る演算増幅回路の回路図、第６図（ａ），（ｂ）はそれ
ぞれ、第５図の回路の利得周波数特性と、入力信号の周
波数と位相遅れとの関係を示す図である。
る演算増幅回路の回路図、第６図（ａ），（ｂ）はそれ
ぞれ、第５図の回路の利得周波数特性と、入力信号の周
波数と位相遅れとの関係を示す図である。
この演算増幅器は、差動対をなすPNPトランジスタ1,2お
よびその負荷となるカレントミラー回路のPNPトランジ
スタ3,4より構成された初段差動増幅回路と、該初段差
動増幅回路の出力をベースに入力するエミッタフォロア
トランジスタ６と、エミッタフォロアトランジスタ６の
エミッタとグランドとの間に設けられた抵抗７と、エミ
ッタフォロアトランジスタ６の出力がベースに入力する
エミッタ接地トランジスタ８と、初段差動増幅回路の出
力端子とエミッタ接地トランジスタ８の出力端子（コレ
クタ）との間に設けられた容量値が20pFの位相補償用コ
ンデンサ５と、ダイオード9,10とともに、コンプリメン
タリプッシュプル出力段増幅回路を構成するNPNトラン
ジスタ11,PNPトランジスタ12と、バイアス電流を供給す
るためのカレントミラー回路を構成する定電流源16,PNP
トランジスタ13,14,15とからなっている。また、PNPト
ランジスタ1,2,12〜15は、いずれも横型構造のトランジ
スタである。また、位相補償用コンデンサ５は、演算増
幅回路の全位相偏移が360°を越えないように主極f
P1（入力信号の周波数に対して利得が急峻に変化する最
初のポイント）を決定している。
よびその負荷となるカレントミラー回路のPNPトランジ
スタ3,4より構成された初段差動増幅回路と、該初段差
動増幅回路の出力をベースに入力するエミッタフォロア
トランジスタ６と、エミッタフォロアトランジスタ６の
エミッタとグランドとの間に設けられた抵抗７と、エミ
ッタフォロアトランジスタ６の出力がベースに入力する
エミッタ接地トランジスタ８と、初段差動増幅回路の出
力端子とエミッタ接地トランジスタ８の出力端子（コレ
クタ）との間に設けられた容量値が20pFの位相補償用コ
ンデンサ５と、ダイオード9,10とともに、コンプリメン
タリプッシュプル出力段増幅回路を構成するNPNトラン
ジスタ11,PNPトランジスタ12と、バイアス電流を供給す
るためのカレントミラー回路を構成する定電流源16,PNP
トランジスタ13,14,15とからなっている。また、PNPト
ランジスタ1,2,12〜15は、いずれも横型構造のトランジ
スタである。また、位相補償用コンデンサ５は、演算増
幅回路の全位相偏移が360°を越えないように主極f
P1（入力信号の周波数に対して利得が急峻に変化する最
初のポイント）を決定している。
次に、この演算増幅回路の動作を説明する。
入力端子17,18より入力された入力信号は、初段差動増
幅回路により増幅され、その出力はエミッタフォロアト
ランジスタ６を介してエミッタ接地トランジスタ８のベ
ースに入力し、このエミッタ接地トランジスタ８のコレ
クタ電位に対応した出力信号がNPNトランジスタ11,PNP
トランジスタ12のエミッタから出力される。
幅回路により増幅され、その出力はエミッタフォロアト
ランジスタ６を介してエミッタ接地トランジスタ８のベ
ースに入力し、このエミッタ接地トランジスタ８のコレ
クタ電位に対応した出力信号がNPNトランジスタ11,PNP
トランジスタ12のエミッタから出力される。
上述した従来の半導体集積回路装置は、演算増幅回路に
おける入力段と出力段に横型PNPトランジスタを使用し
ており、この横型PNPトランジスタの高域遮断周波数fT
は２〜3MHzと低いため、第６図（ａ）に示すように演算
増幅回路の利得周波数特性において、２〜3MHzで寄生極
fP2，fP3が発生し、このときに、全位相偏移が270°以
上偏移して360°に近づき、利得１の閉ループ安定性を
悪化させる。したがって、演算増幅回路の利得帯域幅
は、この横型PNPトランジスタの高域遮断周波数fTに近
いユニティーゲイン周波数までしか帯域を延ばせず、広
帯域化が困難であるという欠点がある。
おける入力段と出力段に横型PNPトランジスタを使用し
ており、この横型PNPトランジスタの高域遮断周波数fT
は２〜3MHzと低いため、第６図（ａ）に示すように演算
増幅回路の利得周波数特性において、２〜3MHzで寄生極
fP2，fP3が発生し、このときに、全位相偏移が270°以
上偏移して360°に近づき、利得１の閉ループ安定性を
悪化させる。したがって、演算増幅回路の利得帯域幅
は、この横型PNPトランジスタの高域遮断周波数fTに近
いユニティーゲイン周波数までしか帯域を延ばせず、広
帯域化が困難であるという欠点がある。
本発明の半導体集積回路装置は、集積された演算増幅回
路の初段差動増幅回路を構成するPNPトランジスタと、
コンプリメンタリプッシュプル出力段増幅回路を構成す
るPNPトランジスタとして、縦型構造の高遮断周波数のP
NPトランジスタを有している。
路の初段差動増幅回路を構成するPNPトランジスタと、
コンプリメンタリプッシュプル出力段増幅回路を構成す
るPNPトランジスタとして、縦型構造の高遮断周波数のP
NPトランジスタを有している。
縦型構造のPNPトランジスタは、横型PNPトランジスタに
比べ、電流増幅率が大きく、かつ寄生容量等の影響も小
さいため高域遮断周波数が高く、寄生極fP2，fP3が発生
する周波数も高いので、演算増幅回路の有する位相補償
用コンデンサの容量を小さくし、利得帯域幅を広げるこ
とができ、この結果、演算増幅回路の広帯域化が達成さ
れる。
比べ、電流増幅率が大きく、かつ寄生容量等の影響も小
さいため高域遮断周波数が高く、寄生極fP2，fP3が発生
する周波数も高いので、演算増幅回路の有する位相補償
用コンデンサの容量を小さくし、利得帯域幅を広げるこ
とができ、この結果、演算増幅回路の広帯域化が達成さ
れる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の半導体集積回路装置の一実施例に集積
された演算増幅回路の回路図、第２図は第１図の回路に
用いられている縦型PNPトランジスタ19,20,21の構造を
示す断面図、第３図（ａ）は第１図の演算増幅回路の利
得周波数特性を示す図、第３図（ｂ）は入力信号の周波
数と位相遅れとの関係を示す図、第４図は第１図中の縦
型PNPトランジスタ19,20,21と上述した第５図中の横型P
NPトランジスタ1,2,12におけるコレクタ電流と遮断周波
数との関係を示す特性図である。
された演算増幅回路の回路図、第２図は第１図の回路に
用いられている縦型PNPトランジスタ19,20,21の構造を
示す断面図、第３図（ａ）は第１図の演算増幅回路の利
得周波数特性を示す図、第３図（ｂ）は入力信号の周波
数と位相遅れとの関係を示す図、第４図は第１図中の縦
型PNPトランジスタ19,20,21と上述した第５図中の横型P
NPトランジスタ1,2,12におけるコレクタ電流と遮断周波
数との関係を示す特性図である。
第１図の演算増幅回路は、第５図の従来例の回路におい
て横型PNPトランジスタ1,2,12の代りに縦型PNPトランジ
スタ19,20,21をそれぞれ用い、またコンデンサ５の代り
に、容量値がその1/10の2PFの位相補償用コンデンサ33
を設けたものであり、回路動作は従来例と同じである。
て横型PNPトランジスタ1,2,12の代りに縦型PNPトランジ
スタ19,20,21をそれぞれ用い、またコンデンサ５の代り
に、容量値がその1/10の2PFの位相補償用コンデンサ33
を設けたものであり、回路動作は従来例と同じである。
縦型PNPトランジスタ19,20,21は、Ｐ型基板22上に形成
されたＮ型エピタキシャル層26をＰ型アイソレーション
領域24で電気的に分離することにより形成された島領域
中に形成されており、Ｎ型埋込層23と、高濃度にアクセ
プタ（ボロン等）がドープされたＰ型埋込層27と、この
Ｐ型埋込層27と連結するＰ型領域28と、Ｎ型ベース領域
29と、Ｐ型エミッタ領域30と、ベース電極引出用Ｎ型領
域31と、コレクタ電極引出用Ｐ型領域32とからなってい
る。なお、Ｐ型アイソレーション領域24の主面には、Ｎ
型反転防止用Ｐ型領域25が設けられている。Ｎ型エピタ
キシャル層26の厚さは15μｍであり、ベース幅は１μｍ
である。
されたＮ型エピタキシャル層26をＰ型アイソレーション
領域24で電気的に分離することにより形成された島領域
中に形成されており、Ｎ型埋込層23と、高濃度にアクセ
プタ（ボロン等）がドープされたＰ型埋込層27と、この
Ｐ型埋込層27と連結するＰ型領域28と、Ｎ型ベース領域
29と、Ｐ型エミッタ領域30と、ベース電極引出用Ｎ型領
域31と、コレクタ電極引出用Ｐ型領域32とからなってい
る。なお、Ｐ型アイソレーション領域24の主面には、Ｎ
型反転防止用Ｐ型領域25が設けられている。Ｎ型エピタ
キシャル層26の厚さは15μｍであり、ベース幅は１μｍ
である。
このように、縦型PNPトランジスタ19（20,21）は、Ｐ型
エミッタ領域30が、Ｎ型ベース領域29に囲まれており、
ベース幅も小さいので電流増幅率が高く、Ｐ型埋込層27
の存在によりコレクタ直列抵抗rSCが小さく、また、コ
レクタとグランド間等に寄生する寄生容量も小さい、こ
のため、遮断周波数が高く、演算増幅回路において寄生
極fP1，fp2の発生する周波数は第３図（ａ）に示すよう
に100MHz近傍と高く、容易に発振しない。この結果、位
相補償用コンデンサ33の容量を小さくし、主極fP1の発
生する周波数を300Hzと高くして利得帯域幅を他の寄生
極fP4（40MHz程度）が発生する周波数まで広げることが
でき、演算増幅器の広帯域化を達成できる。
エミッタ領域30が、Ｎ型ベース領域29に囲まれており、
ベース幅も小さいので電流増幅率が高く、Ｐ型埋込層27
の存在によりコレクタ直列抵抗rSCが小さく、また、コ
レクタとグランド間等に寄生する寄生容量も小さい、こ
のため、遮断周波数が高く、演算増幅回路において寄生
極fP1，fp2の発生する周波数は第３図（ａ）に示すよう
に100MHz近傍と高く、容易に発振しない。この結果、位
相補償用コンデンサ33の容量を小さくし、主極fP1の発
生する周波数を300Hzと高くして利得帯域幅を他の寄生
極fP4（40MHz程度）が発生する周波数まで広げることが
でき、演算増幅器の広帯域化を達成できる。
縦型PNPトランジスタ19,20,21は、第４図中の曲線41に
示すようにコレクタ電流が1mA程度の電流領域でも高い
遮断周波数が維持されるので、回路の消費電力が増えて
も良好な利得周波数特性を得ることができる。なお、第
４図中の曲線42は従来例の横型PNPトランジスタ1,2,10
の同様の特性を対照させて示している。
示すようにコレクタ電流が1mA程度の電流領域でも高い
遮断周波数が維持されるので、回路の消費電力が増えて
も良好な利得周波数特性を得ることができる。なお、第
４図中の曲線42は従来例の横型PNPトランジスタ1,2,10
の同様の特性を対照させて示している。
また、本実施例では、演算増幅回路の広帯域化のみなら
ず、スルーレートの向上も図ることができる。例えば、
従来例の半導体集積回路装置では、演算増幅回路のスル
ーレートが0.65V/μｓ以上は得られなかったものが、本
実施例では、6.5V/μｓと10倍も特性向上ができる。さ
らに、本実施例では、利得帯域幅の設定において位相余
裕を十分にとれるので、演算増幅回路の出力端子に接続
される容量性負荷に対する安定性も向上できる。
ず、スルーレートの向上も図ることができる。例えば、
従来例の半導体集積回路装置では、演算増幅回路のスル
ーレートが0.65V/μｓ以上は得られなかったものが、本
実施例では、6.5V/μｓと10倍も特性向上ができる。さ
らに、本実施例では、利得帯域幅の設定において位相余
裕を十分にとれるので、演算増幅回路の出力端子に接続
される容量性負荷に対する安定性も向上できる。
以上説明したように本発明は、演算増幅回路の初段およ
び出力段のPNPトランジスタを高域遮断周波数が高い縦
型PNPトランジスタとすることにより、演算増幅回路の
広帯域化、スルーレートの向上および容量性負荷に対す
る安定性の向上を図ることができる効果がある。
び出力段のPNPトランジスタを高域遮断周波数が高い縦
型PNPトランジスタとすることにより、演算増幅回路の
広帯域化、スルーレートの向上および容量性負荷に対す
る安定性の向上を図ることができる効果がある。
第１図は本発明の半導体集積回路装置の一実施例に集積
された演算増幅回路の回路図、第２図は第１図の縦型PN
Pトランジスタ19,20,21の半導体チップにおけるデバイ
ス構造を示す断面図、第３図（ａ）は第１図の演算増幅
回路の利得周波数特性を示す図、第３図（ｂ）は演算増
幅回路の位相周波数特性を示す図、第４図は縦型PNPト
ランジスタ19,20,21と横型トランジスタ1,2,12における
コレクタ電流と遮断周波数との関係を示す図、第５図は
従来例の半導体集積回路装置に集積された演算増幅回路
の回路図、第６図（ａ）は第５図の回路の利得周波数特
性を示す図、第６図（ｂ）は第５図の回路の位相周波数
特性を示す図である。 3,4,6,8,11……NPNトランジスタ、 ７……抵抗、 9,10……ダイオード、 13,14,15,19,20,21……PNPトランジスタ、 16……定電流源、 17,18……信号入力端子、 22……Ｐ型基板、 23……Ｎ型埋込層、 24……Ｐ型アイソレーション領域、 25……反転防止用Ｐ型領域、 26……Ｎ型エピタキシャル層、 27……Ｐ型埋込層、 28……Ｐ型領域、 29……Ｎ型ベース領域、 30……Ｐ型エミッタ領域、 31……ベース電極引出用Ｎ型領域、 32……コレクタ電極引出用Ｐ型領域、 33……位相補償用コンデンサ、 41,42……特性曲線、 fP1……主極、 fP2，fP3，fP4……寄生極。
された演算増幅回路の回路図、第２図は第１図の縦型PN
Pトランジスタ19,20,21の半導体チップにおけるデバイ
ス構造を示す断面図、第３図（ａ）は第１図の演算増幅
回路の利得周波数特性を示す図、第３図（ｂ）は演算増
幅回路の位相周波数特性を示す図、第４図は縦型PNPト
ランジスタ19,20,21と横型トランジスタ1,2,12における
コレクタ電流と遮断周波数との関係を示す図、第５図は
従来例の半導体集積回路装置に集積された演算増幅回路
の回路図、第６図（ａ）は第５図の回路の利得周波数特
性を示す図、第６図（ｂ）は第５図の回路の位相周波数
特性を示す図である。 3,4,6,8,11……NPNトランジスタ、 ７……抵抗、 9,10……ダイオード、 13,14,15,19,20,21……PNPトランジスタ、 16……定電流源、 17,18……信号入力端子、 22……Ｐ型基板、 23……Ｎ型埋込層、 24……Ｐ型アイソレーション領域、 25……反転防止用Ｐ型領域、 26……Ｎ型エピタキシャル層、 27……Ｐ型埋込層、 28……Ｐ型領域、 29……Ｎ型ベース領域、 30……Ｐ型エミッタ領域、 31……ベース電極引出用Ｎ型領域、 32……コレクタ電極引出用Ｐ型領域、 33……位相補償用コンデンサ、 41,42……特性曲線、 fP1……主極、 fP2，fP3，fP4……寄生極。
Claims (2)
- 【請求項１】PNPトランジスタを用いた初段差動増幅回
路と、該初段差動増幅回路の出力を入力とするエミッタ
フォロアトランジスタと、該エミッタフォロアトランジ
スタの出力を入力とするエミッタ接地トランジスタと、
前記初段差動増幅回路の出力端子と前記エミッタ接地ト
ランジスタの出力端子との間に接続された位相補償用コ
ンデンサと、該エミッタ接地トランジスタの出力に対応
した出力信号を送出するコンプリメンタリプッシュプル
出力段増幅回路とを有する半導体集積回路装置におい
て、 前記初段差動増幅回路を構成するPNPトランジスタと前
記コンプリメンタリプッシュプル出力段増幅回路を構成
するPNPトランジスタとが、縦型構造のPNPトランジスタ
であることを特徴とする半導体集積回路装置。 - 【請求項２】前記縦型構造のPNPトランジスタは、 半導体基板の主面上に設けられたＮ型エピタキシャル層
の一部に選択的にＰ型不純物が高濃度にドープされて設
けられたＰ型埋込層と、 前記エピタキシャル層の主面から前記Ｐ型埋込層に連結
するように設けられたＰ型領域と、 該Ｐ型領域中に設けられたＮ型ベース領域と、 該Ｎ型ベース領域中に設けられたＰ型エミッタ領域とを
有する特許請求の範囲第１項に記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62222432A JPH0691384B2 (ja) | 1987-09-04 | 1987-09-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62222432A JPH0691384B2 (ja) | 1987-09-04 | 1987-09-04 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6464350A JPS6464350A (en) | 1989-03-10 |
| JPH0691384B2 true JPH0691384B2 (ja) | 1994-11-14 |
Family
ID=16782303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62222432A Expired - Lifetime JPH0691384B2 (ja) | 1987-09-04 | 1987-09-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691384B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3120763B2 (ja) | 1997-11-12 | 2000-12-25 | 日本電気株式会社 | 差動増幅器 |
| JP2001284985A (ja) | 2000-01-25 | 2001-10-12 | Denso Corp | オペアンプ |
| JP4882161B2 (ja) * | 2001-05-02 | 2012-02-22 | ミツミ電機株式会社 | 信号出力回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181808A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 増幅器 |
| JPS60130206A (ja) * | 1983-12-17 | 1985-07-11 | Toshiba Corp | 半導体集積回路用増幅回路 |
| JPS60233850A (ja) * | 1984-05-07 | 1985-11-20 | Hitachi Ltd | 半導体集積回路装置 |
-
1987
- 1987-09-04 JP JP62222432A patent/JPH0691384B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6464350A (en) | 1989-03-10 |
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