KR940006366B1 - 반도체 기판의 rc 회로 및 반도체 기판과 함께 제조된 모노리딕 집적가능 증폭 회로 - Google Patents

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Abstract

내용 없음.

Description

반도체 기판의 RC 회로 및 반도체 기판과 함께 제조된 모노리딕 집적가능 증폭 회로
제 1 도는 이득감소 RC 직렬 회로망(gain reduction RC series network)을 포함한 차동 증폭기의 개략도.
제2a도 및 제2b도는 실리콘으로된 제 1도에 도시된 캐패시터의 수행이 구성되어질 캐패시터의 한 단자와 기판간의 불필요한 기생 캐패시턴스를 어떻게 발생시키는지를 도시한 도면.
제 3도는 본 발명에 따른 차동 증폭기의 개략도.
제 4도는 제3도에 도시된 RC 이득 감소 회로의 실리콘의 발명의 수행을 도시한 도면.
제 5도는 RC 회로망의 양측면에 발생된 기생 캐패시턴스를 설명하는 제 4도에 도시된 디바이스의 개략도.
* 도면의 주요부분에 대한 부호의 설명
28 : 증폭기 34 : 에피택셜 영역
본 발명은 일반적으로 차동 증폭기에 관한 것으로서, 특히, 대칭의 기생 캐패시턴스를 발생시키기 위해 평형 RC 이득 감소 회로망(a balanced RC gain reduction network)이 입력 트랜지스터의 콜렉터간에 결합되는 제1 및 제 2 차동 입력 트랜지스터를 포함하는 차동 증폭기에 관한 것이다.
본 발명과 같은날 출원되고 발명의 명칭이 "AMPLIFIER HAVING INPROVED GAIN-BAN DWIDTH PRODUCT"인 미국 특허원 제SC05880호는, 이득을 감소시켜 이득-대역폭 곰(gain-bandwidth product)을 개선시키기 위해, 직력 RC 회로망이 차동입력 트랜지스터의 콜렉터간에 결합되는 증폭기를 기술한다. 공교롭게도, 이러한 RC 회로망의 함유가 상기 증폭기의 한쪽에 바람직하지 않은 기생 캐패시턴스를 발생시켜, 증폭기에 비대칭 부하를 발생시키고 평형 상태를 파괴한다. 상기는 여러가지 이유로 바람직하지 않다. 예를들어, 상기 증폭기 한쪽의 기생 캐패시턴스(Cs)는 상기 한쪽의 AC 이득이 다른 쪽과 관련된 주파수에 의해 롤 오프(roll off)하게 한다. 또한 한쪽의 기생 캐패시턴스는 임의의 대칭의 베이스-콜렉터 신호가 콜렉터 양단에 원치 않는 차동 신호를 발생시키는데, 상기 신호가 다음단에 공급되고 상기 다음단에 의해 증폭된다.
[발명의 개요]
본 발명의 목적은 개선된 차동 증폭기를 제공하는 것이다.
본 발명의 다른 목적은 증폭기의 대칭을 파괴하지 않는 이득 감소 RC 직력 회로망을 포함하는 개선된 차동 증폭기를 제공하는 것이다.
본 발명의 또다른 목적은 구조상 증폭기의 양쪽에 동일한 기생 캐패시턴스를 발생시키는 모노로딕 집적가능 RC 회로망(monolithically integrable RC network)을 제공하는 것이다.
본 발명의 폭넓은 양상에 따라, 제 1공급 전압원에 결합된 에미터를 각각 구비하고, 제1 및 제 2입력 신호에 각기 결합된 베이스를 각각 구비하고, 콜렉터를 각각 구비한 제1 및 제 2차동 결합 입력 트랜지스터를 포함하는 반도체 기판과 함께 제조된 모노리딕 집적가능 증폭기 회로가 제공된다. 제1 및 2부하 디바이스는 상기 입력 트랜지스터의 콜렉터와 제 2전압 공급원 간에 결합된다. RC 회로망으로 구성된 이득 감소 수단이 제1 및 제 2 입력 트랜지스터의 콜렉터 간에 결합된다. 상기 RC 회로망은 기판에 확산된 제 1 저항기를 포함하고 제1 및 제 2단자를 구비하는데, 상기 제 1단자는 상기 제 1입력 트랜지스터의 콜렉터에 결합되어 진다. 제1 및 제 2단자를 구비한 제 2 저항기가 기판으로 확산되어 상기 제 2단자가 제 2입력 트랜지스터의 콜렉터에 결합된다. 기판에 형성되고 제 1트랜지스터의 콜렉터에 연결된 제 1확산 평판을 구비한 제 1캐패시터가 제공되고, 제 2캐패시터는 기판에 형성된 제 1확산 평판을 구비하고 제 2트랜지스터의 콜렉터에 연결된다. 제 1캐패시터는 상기 제 1캐패시터의 제 1확산 평판상에 절연적으로 배치된 금속층으로 구성된 제 2평판을 구비하고 제 2저항기의 제 1 단자에 연결된다. 제 2캐패시터는 상기 제 2캐패시터의 제 1확산 평판상에 절연적으로 배치된 금속층으로 구성된 제 2평판을 구비하고 제 1저항기의 제 2단자에 연결된다.
본 발명의 상기 및 다른 목적, 특징 및 잇점은 첨부된 도면과 관련하여 취해진 이하 상세한 설명으로부터 보다 명확히 이해될 것이다.
[양호한 실시예의 설명]
제 1도는 상기 계류중인 출원서에 도시되고 기술된 형태의 차동 증폭기의 개략도이다. 도시된 바와 같이, 전류원(10)은 공급 전압원(Vcc)과 각각의 제1 및 제 2 입력 트랜지스터(12 및 14)의 에미터간에 결합된다. 트랜지스터(12 및 14)의 베이스는 차동 신호를 각기 수신하기 위해 입력단자(16 및 18)에 결합되고, 트랜지스터(12 및 14)의 콜렉터는 부하(20 및 22)를 통해 제 2공급 전압원(예를들어, 그라운드)에 각기 결합된다. 차동 출력이 노드(24 및 26)에서 취해져 널리 공지된 방식으로 상기 증폭기의 제 2단(28)에 인가된다. 콜렉터(30)와 저항기(32)의 직렬 결합으로 구성된 이득 감소 회로가 트랜지스터(12 및 14)의 콜렉터 양단에 결합되어, 상기 인용된 계류중인 출원서에 기술된 바와 같은 이득 대역폭 곰의 개선을 초래한다. 공교롭게도, 실리콘으로된 상기 회로의 직접적인 실현(straight forward implementation)은 제2a도 및 제2b도에 도시된 바와 같이 한쪽에 불필요한 기생 캐패시턴스의 발생을 초래한다.
제2a도를 참조하면, 캐패시터는 그라운드에 결합된 P－형 기판(36)에 N－형 에픽택셜 영역(34)을 형성하므로 제조될 수도 있다. 그후에 N＋영역(38)이 에피택셜 영역(34)으로 확산되어 형성되어질 캐패시터의 한 평판을 포함한다. 다음으로, 산화물층(40 ; 예를들어, 실리콘 이산화물)이 기판의 표면에 성장되어 평판(38)이 접촉 물질(42 ; 예를들어, 알류미늄)에 의해 접촉될 수 있도록 널리 공지된 기법에 따라 오픈된 윈도우상에 침착된다. 접촉 물질(42)에 결합된 단자(44)가 캐패시터의 한 단자를 형성한다. 금속 평판(46)이 확산된 영역(38)상의 절연층(40) 상에 침착되고 캐패시터 제 2평판을 형성한다. 상기 평판이 단자(48)에 결합된다. 널리 공지된 바와 같이, 이러한 구조에서는, 에피택셜 영역(34)과 기판(36)간의 PN 정합은 처음부터 상기 정합과 관련된 기생 캐패시턴스(Cs)를 갖는다. 결과로서 발생한 구조가 제2b도에 개략적으로 도시되었다. 즉, 단자(44 및 48)를 갖추고 있게 형성되어진 캐패시터(50)외에도, 기생 캐패시턴스(Cs)가 단자(44)의 그라운드간에 형성된다. 제 1도의 캐패시터(30)가 상기 방식으로 제조된다면, 트랜지스터(14)의 콜렉터상에 바람직하지 않은 기생 캐패시턴스가 발생한다.
제 3도는 입력 트랜지스터(12 및 14)의 양 콜렉터상에 동일한 기생 캐패시턴스를 발생시켜 증폭기의 평형특성을 보호하는 이득 감소 RC 회로망을 포함하는 본 발명의 차동 증폭기의 개략도이다. 도시된 바와 같이, 제 1저항기(52)가 입력 트랜지스터(12)의 콜렉터에 결합되고 캐패시터(54)가 저항기(52)와 입력 트랜지스터(14)의 콜렉터 간에 직렬로 결합된다. 저항기(56)가 트랜지스터(14)의 콜렉터에 결합된 한 단부를 구비하고 캐패시터(58)가 저항기(56)와 트랜지스터(12)의 콜렉터 간에 직렬로 결합된다. 만일 각각의저항기(52 및 56)가 제 1도의 저항기(32)의 저항에 비해 2배의 저항을 가지며 각각의 캐패시터(54 및 58)가 제 1도 캐패시터(30)의 캐패시턴스의 1/2 캐패시턴스를 가진다면, 입력 트랜지스터(12 및 14)의 콜렉터간의 총 저항과는 콜렉터는 변화되지 않고 유지된다.
제 4도는 제 4도의 단자(60 및 62)에 각기 대응하는 입력 트랜지스터(12 및 14)의 콜렉터에 실제로 동일한 기생 캐패시턴스를 발생시키기 위해 제 3도에 도시된 RC 회로망이 어떻게 수행될 수 있는지를 도시한다. 제 4도를 참조하면, 다수의 에피택셜 영역(64, 66, 68 및 70)이 그라운드에 결합된 P－형 기(72)내에 형성된다. N＋영역(74 및 76)이 에피택셜 영역(64 밍 70)내로 각기 확산되고 P－형 영역(78 및 80)이 에피택셜 영역(66 및 68)내로 각기 확산된다. 절연층(82)이 상기 기판의 표면과 확산된 영역(74, 76, 78, 80)에 접촉 윈도우를 제공하기 위해 널리 공지된 기법을 사용하여 기판상의 오프된 윈도우에 침착된다. 그후에 이들 윈도우는 84, 86, 88, 90, 92 및 94로 도시된 바와 같은 희망 접촉을 형성하기 위해 접촉 금속으로 채워진다. 금속(예를 들어, 알루미늄)의 층(96)이 N＋영역(74) 위쪽의 절연층(82)상에 침착된다. 이와 유사하게, 금속층(98)이 확산된 N＋층(76)위쪽의 절연층(82)상에 침착된다.
제 3도의 저항기(52 및 56)는 각기 확산된 영역(78 및 80)을 포함한다. 캐패시터(54)가 확산된 평판(74)과 금속 평판(96)으로 구성되는 반면에 캐패시터(58)는 확산된 평판(76)과 금속 평판(98)으로 구성된다. 확산된 영역(79)은 접촉 영역(88)을 통하여 단자(60)에 결합되고 접촉 영역(86)을 통하여 금속 평판(96)에 결합된다. 확산된 평판(74)은 접촉 물질(84)을 통해 단자(62)에 연결되고 접촉 물질(90)을 통해 확산된 영역(80)에 연결된다. 확산된 영역(80)은 접촉 물질은 통하여 금속 평판(98)에 차례로 연결된다. 마지막으로, 확산된 평판(76)은 접촉 영역(94)을 통해 단자(60)에 결합된다. 따라서, 제 3도에 도시된 RC 이득 감소 회로를 위한 수행이 제공되어을 뿐만아니라 제 5도에 도시된 그라운드와 각 단자(60 및 62 ; 즉, 제 3도의 트랜지스터(12 및 14)의 콜렉터)간에 결합된 실제로 동일한 기생 캐패시턴스(CS')를 제공하기 위한 방식으로 제공되어 왔다. 따라서, 희망 이득 감소 회로망을 제공하는 동안 증폭기의 평형 상태가 지속된다.
상기 설명은 단지 예로서만 주어졌다. 형태 및 세부 사항에 대한 변화가 첨부된 청구범위에 규정된 바와 같은 본 발명의 범위를 벗어나지 않고 이분야의 기술에 숙련된 자에 의해 행해질 수도 있다.

Claims (6)

  1. 반도체 기판에 확산되고 제1 및 제 2단자를 구비한 제 1저항기(52)와 ; 상기 기판에 확산되고 제1 및 제 2단자를 구비한 제 2저항기(56)와 ; 상기 기판에 형성된 제 1확산 평판(74)을 구비하고 상기 제 2저항기의 제 1단자를 통해 연결된 제 1캐패시터(54)와 ; 상기 기판에 형성된 제 1확산 평판(76)을 구비하고 상기 제 1저항기의 제 2 단자에 연결된 제 2캐패시터(58)와 ; 상기 제 1캐패시터의 제 1확산 평판 위쪽에 절연되게 배치된 금속층(96)으로 구성된 제 2평판을 구비하고 상기 제 1저항기의 제 1단자에 연결된 상기 제 1캐패시터 및 ; 상기 제 2캐패시터의 상기 제 1확산 평판 위쪽에 절연되게 배치된 금속층(98)으로 구성된 제 2평판을 구비하고 상기 제 2저항기의 제 2단자에 연결된 상기 제 2캐패시터를 포함하는 것을 특징으로 하는 반도체 기판의 RC 회로.
  2. 제 1 항에 있어서, 상기 제1 및 제 2캐패시터의 상기 제 1확산 평판은 제1 및 제 2에피택셜 영역에 각기 형성되는 것을 특징으로 하는 반도체 기판의 RC 회로.
  3. 제 1 항에 있어서, 상기 제1 및 제 2저항기가 제 3에피택셜 영역에 형성되는 것을 특징으로 하는 반도체 기판의 RC 회로.
  4. 제 3항에 있어서, 상기 제1, 제2 및 제 3에피택셜 영역에 제 1 전도성 형태이며, 상기 제1 및 제 2캐패시터의 상기 제 1평판은 상기 제 1전도성 형태이고, 상기 제1 및 제 2저항기는 제 2전도성 형태인 것을 특징으로 하는 반도체 기판의 RC 회로.
  5. 반도체 기판과 관련하여 제조된 모노리딕 집적가능 증폭기 회로에 있어서, 제 1전압 공급원에 결합된 에미터를 각각 구비하고, 제1 및 제 2입력 신호에 각기 결합된 베이스를 각각 구비하고, 콜렉터를 각각 구비한 제1 및 제 2차동 결합 입력 트랜지스터(12, 14)와 ; 상기 입력 트랜지스터 중 한 입력 트랜지스터의 콜렉터에 결합된 제 1단자와 제 2공급 전압원에 결합된 제 2단자를 각각 구비한 제1 및 제 2부하 디바이스(20, 20) 및 ; 상기 상기 제1 및 제 2입력 트랜지스터의 콜렉터간에 결합된 이득 감소 수단을 포함하는데, 상기 이득 감소 수단이, 상기 기판에 확산되고 상기 제 1입력 트랜지스터의 콜렉터에 결합된 제 1단자 및 제 2단자를 구비한 제 1저항기(52)와, 상기 기판에 확산되고 제 1단자 및 상기 제 2입력 트랜지스터의 콜렉터에 결합된 제 2단자를 구비한 제 2저항기(56)와, 상기 기판에 형성된 제 1확산 평판을 구비하고 상기 제 1트랜지스터의 콜렉터에 연결된 제 1캐패시터(58)와, 상기 기판에 형성된 제 1확산 평판을 구비하고 상기 제 1트랜지스터의 콜렉터에 결합된 제 2캐패시터(54)와, 상기 제 1 캐패시터의 상기 제 1확산 평판 위쪽에 절연되게 배치된 금속층으로 구성된 제 2평판을 구비하고 상기 제 2저항기의 제 1단자에 연결된 상기 제 1캐패시터 및, 상기 제 2캐패시터의 상기 제 1확산 평판 위쪽에 절연되게 배치된 금속층으로 구성된 제 2평판을 구비하고 상기 제 1저항기의 제 2단자에 연결된 상기 제 2캐패시터를 포함하는 것을 특징으로 하는 반도체 기판과 함께 제조된 모노리딕 집적가능 증폭기 회로.
  6. 반도체 기판화 함께 제조된 모노리딕 집적가능 증폭기 회로에 있어서, 제 1공급 전압원에 결합된 에미터를 각각 구비하고 제1 및 제 2입력 신호에 각기 결합된 베이스를 각각 구비하고 콜렉터를 각각 구비한 제1 및 제 2차동 결합 입력 트랜지스터(12, 14)와 ; 상기 입력 트랜지스터 중 한 입력 트랜지스터의 콜렉터에 결합된 제 1단자와 제 2공급 전압원에 결합된 제 2단자를 각각 구비한 제1 및 제 2부하 디바이스(20, 22) 및 ; 상기 제1 및 제 2입력 트랜지스터의 콜렉터에 실제로 동등한 기생 캐패시턴스를 초래하게 상기 1 및 제 2입력 트랜지스터의 콜렉터간에 결합된 이득 감소 수단을 포함하는 것을 특징으로 하는 반도체 기판과 함께 제조된 모노리딕 집적가능 증폭기 회로.
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