JP3564152B2 - トランジスタ及びその製造方法 - Google Patents

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Description

【０００１】
【産業上の利用分野】
本発明は電子デバイスに関し、より詳しくはバイポーラトランジスタに関するものである。
【０００２】
【従来の技術】
バイポーラトランジスタは、コンピュータプロセッサ、メモリ、電源、その他を含めて、デジタル及びアナログの両方の回路において広く用いられている。バイポーラトランジスタは、信号増幅、スイッチング、バイアス生成、及びその他の目的で用いられる。バイポーラトランジスタは一般に、対応するＭＯＳの場合よりも大きく、電力効率が悪いが、バイポーラトランジスタは通常はより高速であり、従って高速メモリ、高速ロジックアレイ、及びその他の多くのデータ及び電気通信用の超高速製品において、バイポーラトランジスタは広く用いられている。
【０００３】
バイポーラトランジスタの設計における典型的な目標に含まれるものとしては、トランジスタ生成ノイズの低いこと、電流及び電力利得が高いこと（低電力動作を可能にする）、及び周波数範囲が高いことがある。別の目標は、類似のトランジスタの電気的特性との良好な整合、特に同じコレクタ電流においてベース−エミッタ間電圧の差として測定される良好なＶＢＥ整合にある。ＶＢＥ整合は特に、類似の電気的特性を有する類似のトランジスタに基礎を置く、モノリシック回路設計について重要である。これらの目標には、トランジスタのベース抵抗、エミッタ抵抗、コレクタ抵抗、及びベース−コレクタ静電容量を減少させることによって、近づくことができる。ベース抵抗は、特に、トランジスタ生成ノイズの主たる原因である。さらにまた、ベース抵抗はトランジスタの周波数範囲を減少させる。なぜなら、トランジスタの単位電力利得周波数ｆｍａｘは、ベース抵抗に反比例するからである。ここで参照することによってその内容を本明細書に取り入れる、Ｇ． Ｇｏｎｚａｌｅｓ， Ｍｉｃｒｏｗａｖｅ Ｔｒａｎｓｉｓｔｏｒ Ａｍｐｌｉｆｉｅｒｓ（Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ， １９８４）の３３頁を参照のこと。エミッタ抵抗及びコレクタ抵抗もまたノイズの原因となっており、さらに、これらは電流利得及び電力利得を減少させる。加えて、エミッタ抵抗は、特に高いトランジスタ電流において、良好なＶＢＥ整合を得るのをより困難にする。また、エミッタ抵抗及びコレクタ抵抗、並びにベース−コレクタ静電容量は、トランジスタの周波数範囲を減少させる。これは、それらがｆｍａｘ及び単位電流利得周波数ｆＴを両方とも減少させるからである。従って、ベース抵抗、エミッタ抵抗、コレクタ抵抗、及びベース−コレクタ静電容量を減少させることは、トランジスタの設計における重要な目標である。
【０００４】
別の目標は、集積回路における高い充填密度を得るために必要な、寸法の小ささである。加えて、ベース寸法を減少させることは、ベース−コレクタ静電容量を減少させることになる。
【０００５】
図１は、下側にあるベース１３０を横断して延びる３つのエミッタ１２０−１，１２０−２及び１２０−３を有する、従来技術のトランジスタ１１０の平面図を示している。コレクタ（図示せず）はベースの下側にあり、コレクタ接点領域１４０−１及び１４０−２と電気的に接触している。エミッタ接点領域１５０は、エミッタを相互に接続している。ベースの上側にあり、ドープされた多結晶シリコンから作成されたベース接点領域１６０が、エミッタを取り囲み、またエミッタ間に延びている。トランジスタの上側にある絶縁層にある接点開口１６４−１から１６４−６、１７０−１から１７０−８及び１８０−１から１８０−６は、エミッタ、ベース及びコレクタが、絶縁層の上側にある導電層によって接触されることを可能にする。
【０００６】
エミッタ１２０−１，１２０−２及び１２０−３は、細く作成されている。即ち、エミッタ幅ＷＥは小さくされており、それによって固有ベース抵抗ＲＢＩ、即ちエミッタの下側にあるベース部分のベース電流に対する抵抗が減じられるようになっている。注意すべきことは、エミッタの下側にあるベース部分（「固有ベース」）は典型的には、垂直方向断面がより薄く、また典型的には残りの（「外因性」）ベース部分よりも軽くドープされており、従って固有ベース抵抗は全体的なベース抵抗のかなりの部分を占めると言うことである。３というエミッタの数が選ばれたのは、所望とするエミッタ電流に従って、所望とするベース−エミッタ接合領域を得るためである。エミッタ接点開口１６４−１から１６４−６は、エミッタの幅を制限することのないように、エミッタから離れて位置している。接点開口は典型的には、エミッタよりも幅広く形成されており、開口において低い接触抵抗が得られるようになっている。ベース接点領域部分１６０−１及び１６０−２は、エミッタ１２０−１，１２０−２及び１２０−３の間に延びており、ベース抵抗を減ずるようになっている。
【０００７】
【発明が解決しようとする課題】
ベース抵抗、エミッタ抵抗、及びコレクタ抵抗を減少させ、寸法を小さくし、ベース−コレクタ静電容量を低くすることは、相容れない目標であることが多く、注意深いバランスを必要とする。例えばエミッタを細くすることは、ベース抵抗を減少させはするが、エミッタ抵抗を増大させる。所望とするベース−エミッタ領域を達成するためにエミッタがより多く必要とされれば、ベースの寸法もまた増大する。エミッタ間に延びるベース接点領域部分１６０−１及び１６０−２は、ベース抵抗は減少させるが、ベースの寸法は増大させる。ベース寸法の増大は、より高いベース−コレクタ静電容量を導く。ベース抵抗及びコレクタ抵抗は、ベース及びコレクタの幅をエミッタに沿う方向において増大させることにより減少させることができるが、しかし、ベース寸法、ベース−コレクタ静電容量、及びエミッタ抵抗が犠牲になる。従って、低いベース、エミッタ及びコレクタ抵抗と、小さなベース寸法と、小さな全体寸法と、低いベース−コレクタ静電容量とを同時に提供することのできるトランジスタに対するニーズが存在する。
【０００８】
【課題を解決するための手段】
本発明は、低いベース、エミッタ及びコレクタ抵抗と、小さなベース寸法と、小さな全体寸法と、低いベース−コレクタ静電容量とを有するトランジスタを提供するものである。これらの利点、及び他の利点は、幾つかの実施例においては、ベース−エミッタ接合がベースを横断して延在せず、ベースの内側で終端するようにエミッタを形成することによって達成される。このような配置は、同じエミッタ幅及び同じベース−エミッタ領域について、電流の流れに関して利用可能なエミッタ周辺を増大させる。この増大した周辺は、ベース抵抗の減少につながる。エミッタ抵抗を減ずるように、エミッタは短く作成することができる。コレクタ抵抗は、コレクタ電流経路がエミッタから広がる付加的な横方向、即ちエミッタがベースの内側へと延びる方向の故に、減少される。
【０００９】
幾つかの実施例では、外因性ベースは表面上に、低抵抗材料、例えばケイ化チタンを有する。ベース−エミッタ接合はベースを横切って延在しないから、この低抵抗材料はエミッタ間のベース表面を相互接続し、従ってベース接点領域がエミッタ間に延びることを不要にする。かくしてベース寸法を減少させることができ、結果的に充填密度を増大させ、ベース−コレクタ静電容量を減少させることになる。
【００１０】
本発明の他の特徴及び利点を以下に記載する。本発明は特許請求の範囲によって規定される。
【００１１】
【実施例】
図２から図４は、エミッタ１２０−１から１２０−１０のベース−エミッタ接合がベース１３０を横断して延在せず、ベース１３０の内側で終端しているトランジスタ２１０を示している。トランジスタ２１０はｎｐｎトランジスタであるが、トランジスタ２１０の導電形を逆にすることにより、同様のｐｎｐトランジスタを得ることができる。
【００１２】
図３及び図４に示されているように、エミッタ１２０−ｉは、多結晶シリコン層２２０の一部と、多結晶シリコンの部分の上側にある耐火金属シリサイド（例えばケイ化チタン）２３０と、ｐ形にドープされた単結晶シリコン基板２６０上にエピタキシャル成長された単結晶シリコン層２５０のｎ＋領域２４０とからなる。多結晶シリコン層２２０及び上側の金属シリサイド２３０から形成されたエミッタ接点領域１５０−１（図２及び図４）は、エミッタ１２０−１から１２０−５を相互接続し、ベース１３０からは離れて延びている。同様のエミッタ接点領域１５０−２は、エミッタ１２０−６から１２０−１０を相互接続し、ベースからは離れて延びている。上側の絶縁層２７０にあるエミッタ接点開口１６４−１から１６４−６は、エミッタ１２０−１から１２０−１０上ではなく、それぞれのエミッタ接点領域１５０−１及び１５０−２上で終端しており、エミッタ寸法を制限しないようになっている。１つの実施例においては、各々の接点開口１６４−ｉは平面で見て１．０×１．０マイクロメートルの矩形であり、各々のエミッタ１２０−ｉは、０．８×０．８マイクロメートルの矩形である。
【００１３】
ベース１３０は、エピタキシャル層２５０中にｐ形にドープされた領域２８０（図３、図４）を含み、ベース１３０はさらに、エミッタからは離れてｐ形にドープされた領域２８０の上側にある金属シリサイド層２３０の一部を含む。エミッタ１２０−ｉの多結晶シリコンの側壁上に形成された二酸化珪素のスペーサ３００（図２には示されていないが図３及び図４に示す）は、エミッタを金属シリサイドのベース部分から分離させる。
【００１４】
ベース１３０及びベースの下側にあるｎ−のコレクタ３１０は、ベース及びコレクタを集積回路の残りの部分から分離させるフィールド酸化膜領域３２０によって取り囲まれている。コレクタ３１０及びそれを取り囲むフィールド酸化膜領域の下側にはｎ＋埋込層３３０があり、コレクタから、コレクタ接点領域１４０−１及び１４０−２のそれぞれに接触するｎ＋シンク領域３４０−１及び３４０−２（図４）への低抵抗経路を提供している。フィールド酸化膜領域３２０は、トランジスタを取り囲み、ベース／コレクタ領域及びシンク領域の外側でトランジスタを通って延在している。
【００１５】
コレクタ接点領域１４０−１及び１４０−２（図２、図４）は、多結晶シリコン層２２０のｎ＋部分、及び上側の金属シリサイド２３０から形成されている。ベース接点領域１６０−１及び１６０−２は、多結晶シリコン層２２０のｐ＋部分と、上側にある金属シリサイド２３０とから形成されている。絶縁層２７０にあるベース接点開口１７０−１及び１７０−２は、それぞれのベース接点領域１６０−１及び１６０−２において終端している。コレクタ接点開口１８０−１から１８０−６は、コレクタ接点領域において終端している。単一又は複数の層３５０（図４）から形成される導電性（例えば金属）ラインは、それぞれの接点開口を介して、ベース、エミッタ及びコレクタ接点領域と接触する。これらのライン、及び恐らくはその上側にある導電性ライン（図示せず）は、２つのエミッタ接点領域１５０−ｉを相互接続するラインと、２つのベース接点領域１６０−ｉを相互接続するラインと、２つのコレクタ接点領域１４０−ｉを相互接続するラインとを含む。
【００１６】
図２に示されているように、ベース１３０の上部表面は矩形である。この上部表面はより一般的には多角形であり、或いは別の形状でありうる。上部表面の境界は、図２において１３０Ｂで示されており、境界の４つの側部はそれぞれ、１３０Ｂ−１から１３０Ｂ−４で示されている。各々のエミッタ１２０−ｉのベース−エミッタ接合は矩形であり、それぞれの側部１３０Ｂ−１又は１３０Ｂ−３からベースの上部表面の内側に延びて、上部表面の内側、即ち上部表面境界１３０Ｂから離れて終端している。ベース−エミッタ接合については、他の形状も考えられる。ベースの固有抵抗を減少させるために、エミッタ幅ＷＥ（図２でエミッタ１２０−４について示す）は幾つかの実施例では、多結晶シリコン（ＰＯＬＹ）層２２０がパターニングされるマスキング工程により得ることのできる、最小限の幅に選ばれる。１つの実施例においては、ＷＥは０．８マイクロメートルであり、各々のエミッタの長さＬＥもまた０．８マイクロメートルであり、側部１３０Ｂ−２と１３０Ｂ−４の間の距離として測定したベースの長さＬＢは１０．２マイクロメートルであり、側部１３０Ｂ−１と１３０Ｂ−３の間の距離として測定したベース幅ＷＢは２．８マイクロメートルである。
【００１７】
トランジスタ２１０は、低いベース抵抗を有する。なぜなら、トランジスタ２１０は、所与のエミッタ領域及びエミッタ幅について、ベース電流について利用可能な３側部の長いエミッタ周辺を有するからである。例えばエミッタ１２０−２は、３つの側部１２０Ｓ．１，１２０Ｓ．２及び１２０Ｓ．３を有し、その下にこれを介してベース電流がエミッタ内へと流入する。これは図１の従来技術のトランジスタ１１０においては、側部が２つであるのと対比されるものである。トランジスタ２１０におけるこのベース電流経路は、これら３つの側部１２０Ｓ．１，１２０Ｓ．２及び１２０Ｓ．３の下側から、ベース−エミッタ接合から離れて横方向に延在する。例えばエミッタの長さ及び幅が各々０．８マイクロメートルであるとすると、ベース電流について利用可能な周辺部分は、各々のエミッタについて０．８×３＝２．４マイクロメートルであり、１０個のエミッタについては合計で、２．４×１０＝２４マイクロメートルである。対照的に、図１のトランジスタ１１０においては、各々のエミッタ１２０−ｉは、電流に利用可能な側部は２つしかなく、電流について利用可能なエミッタ周辺の合計は、同じ０．８マイクロメートルのエミッタ幅及び同じ０．８×０．８×１０＝６．４μｍ２のエミッタ面積について、僅かに１６マイクロメートルである。従って、トランジスタ２１０においては、電流について利用可能なエミッタ周辺は、５０％多い。
【００１８】
電流について利用可能な、この増大したエミッタ周辺は、付加的なベース電流経路をもたらすことにより、固有ベース抵抗及び外因性ベース抵抗の両者をかなり低減する。より詳しく言えば、外因性ベース抵抗（ＲＢＸ）は、次の２つの主たる成分を含み、それらの各々は、電流について利用可能なエミッタ周辺の増大により低減される。（１）エミッタ周辺におけるＰ形にドープされたベース部分の抵抗、及び（２）Ｐ形にドープされた部分とその上にある金属シリサイド２３０との間の接触抵抗である。
【００１９】
固有ベース抵抗（ＲＢＩ）は、エミッタ周辺の下側の固有ベースに対し、付加的なベース電流経路が提供されることによって低減される。特に、固有ベースの幾つかの部分は、エミッタ周辺により近くなる。さらに、図５に示されているように、これらの電流経路のために付加的な領域がもたらされており、これは図５における電流経路５１０のように、エミッタ周辺の付近においてエミッタに入り、かくして固有ベースを介してより短い距離を流れる。エミッタ周辺に近いこの付加的な領域は、低い抵抗を有する。より詳しくは、電流経路５１０は、この電流経路５１０が抵抗の高い固有ベースにおいてより距離が短いため、エミッタ周辺のより遠くから入ってくる電流経路５２０よりも低い抵抗を有する。固有ベースの抵抗は、１実施例においては、平方あたり１４ＫΩである。他の実施例では、別の抵抗値が用いられる。かくして、電流について利用可能なエミッタ周辺を増大させることにより、固有ベース抵抗の減少が導かれる。
【００２０】
ベース抵抗はまた、各々のエミッタ１２０−ｉの周辺が、図１の従来技術におけるように２つの側部ではなく、電流について利用可能な３つの側部を有することにより、そして従って、ベース電流経路がエミッタ周辺から、この周辺に垂直な３つの異なる方向へと横方向に広がることによって低減される。さらにまた、この付加的な側部は、同じエミッタ領域当たりについて、エミッタ周辺を増大させることを可能にする。この低いベース抵抗は、上述したように、低いトランジスタ生成ノイズと、高い周波数範囲とを導く。さらに、この低いベース抵抗性能は、所与の用途についてのノイズ及び周波数範囲条件に対して、より低減されたベース幅で対応することを可能にし、このことは従って、より高い充填密度と、より低いベース−コレクタ静電容量を得ることを可能にする。
【００２１】
付加的なエミッタ周辺の下側に付加的なコレクタ電流経路がもたらされており、また電流について利用可能な３つのエミッタ側部がコレクタ電流経路を３つの異なる方向に横方向へと広げることを可能にすることから、トランジスタ２１０のコレクタ抵抗は、低いものとなっている。この低いコレクタ抵抗は、上記に説明したように、高いトランジスタ周波数範囲、高い電流利得、高い電力利得、及び低いトランジスタ生成ノイズを達成することを可能にする。
【００２２】
幾つかの実施例においては、エミッタ抵抗は低い。これは、それらの実施例における各々のエミッタ１２０−ｉが短く、また従って各々のエミッタがそれぞれのエミッタ接触領域１５０−１又は１５０−２に近いためである。さらにまた、トランジスタ２１０は並列に接続された１０個のエミッタを有し、それにより、これらのエミッタのシリサイド部分の抵抗の合計は、単一のエミッタのシリサイド部分の抵抗の僅かに１／１０となっている。
【００２３】
低いエミッタ抵抗は、先に説明したように、高い電流駆動、高い電力利得、良好なＶＢＥ整合、及び低いトランジスタ生成ノイズを達成することを可能にする。
【００２４】
幾つかの実施例においては、トランジスタ２１０のベース寸法及び全体寸法が低減される。これは、エミッタ間のベース接点領域部分が排除されるためである。図１の従来技術のベース接点領域部分１６０−１及び１６０−２と比較のこと。エミッタ間のベース領域は、低抵抗の金属シリサイド２３０によってベース接点領域１６０−１及び１６０−２へと接続されているため、トランジスタ２１０におけるベース接点領域は、エミッタ間に延在する必要はない。（１実施例においては、金属シリサイド２３０は、平方当たり２Ωの抵抗を有するケイ化チタンである。）ベース寸法が小さいことにより、先に説明したように、低いベース−コレクタ静電容量、高い周波数範囲、及び高い充填密度を達成することが可能になる。
【００２５】
トランジスタ２１０は、幾つかの実施例では、ここで参照することによってその内容を本明細書に取り入れる以下の文献に記載された製造法の１つを用いて製造される。Ｖ． Ｉｌｄｅｒｅｍらにより１９９０年４月２日に出願された「ＢｉＣＭＯＳデバイス及び製造方法」と題する米国特許出願第０７／５０２，９４３号、Ａ．Ｇ． Ｓｏｌｈｅｉｍらにより１９９０年４月２日に出願された「高挙動半導体デバイス及びそれらの製造」と題する米国特許出願第０７／５０３，４９８号、及びＩｒａｎｍａｎｅｓｈら”Ｔｏｔａｌ Ｓｙｓｔｅｍ Ｓｏｌｕｔｉｏｎ ｗｉｔｈ Ａｄｖａｎｃｅｄ ＢｉＣＭＯＳ”， Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ， １９９２年７月、３７−４０頁である。例えば１実施例では、トランジスタ２１０は次のようにして製造される。
【００２６】
Ｐ形基板２６０上にマスクを形成し、埋込層３３０を画定する。埋込層を画定しているマスク開口の境界は、図２において３３０Ｍで示されている。マスク開口を通して打ち込まれるＮ形ドーパントは、埋込層の最終的な位置を画定している境界３３０Ｂへと、次の処理段階において外方へと拡散する。
【００２７】
Ｎ形エピタキシャル層２５０が、次いで基板上に成長され、フィールド酸化膜領域３２０が、エピタキシャル層に形成される。Ｎ＋埋込層は、ドーパントの外方拡散により、エピタキシャル層中へと部分的に延在している。
【００２８】
Ｎ形ドーパントが、シンク領域３４０−ｉ中に打ち込まれる。次いで、多結晶シリコン層２２０が堆積され、Ｐ形ドーパントでドープされる。このＰ形ドーパントはエピタキシャル層２５０中へと拡散し、エピタキシャル層の領域２８０を、Ｐ形導電形に変換する。追加のＰ形及びＮ形ドーパントが多結晶シリコン層へと選択的に導入されて、多結晶シリコンはエミッタ１２０−ｉの位置、並びにエミッタ接点領域１５０−ｉ及びコレクタ接点領域１４０−ｉの位置においてＮ＋にドープされ、また多結晶シリコンはベース接点領域１６０−ｉの位置においてＰ＋にドープされる。多結晶シリコン層２２０は次いでマスキング及びエッチングされ、エミッタ１２０−ｉ、エミッタ接点領域１５０−ｉ、ベース接点領域１６０−ｉ、及びコレクタ接点領域１４０−ｉが画定される。この多結晶シリコンマスキング工程は、マスクのミスアライメントに対して寛容である。なぜなら、マスクが図２の５３０で示す方向に、又はその反対方向にシフトした場合、エミッタ領域及び電流について利用可能なエミッタ周辺には変化がないからである。例えば、マスクが５３０の方向にシフトした場合、エミッタ１２０−６から１２０−１０の面積は、エミッタ１２０−１から１２０−５の面積が減少するのと同じ量だけ増大し、エミッタ１２０−６から１２０−１０において電流について利用可能なエミッタ周辺は、エミッタ１２０−１から１２０−５において電流について利用可能なエミッタ周辺が減少するのと同じ量だけ増大するからである。
【００２９】
多結晶シリコン層２２０からのドーパントは、エピタキシャル層２５０内へと拡散してＮ＋エミッタ領域２４０を形成し、またベース接点領域１６０−ｉの付近のベース部分におけるＰ形ドーパントの濃度を増大させる。エミッタ−ベース静電容量を減少させるために、多結晶シリコン層２２０のオーバーエッチングは、エミッタ領域２４０の深さよりも大きくなるように制御される。１実施例では、領域２４０の深さは約５００Åであり、一方、多結晶シリコンはエピタキシャル層２５０の表面から、約１２００Åだけオーバーエッチングされる。
【００３０】
付加的なＰ形ドーパントが、外因性ベースへと導入される。酸化物のスペーサ３００がエミッタの周囲に形成される。次いで金属シリサイド２３０、酸化膜２７０、接点開口１６４−ｉ、１７０−ｉ及び１８０−ｉ、並びに単数又は複数の金属層３５０が、前述した米国特許出願第０７／５０３，４９８号（Ｓｏｌｈｅｉｍら）に記載されているようにして形成される。
【００３１】
図６は、ベース１３０の内側で終端するエミッタ１２０を有するトランジスタ６１０を示している。このような設計は、エミッタがベース領域１３０を完全に横断して延在することが必要とされた場合に製造可能なよりも、より小さなエミッタ面積及びより小さな全体面積でもってトランジスタを製造することを可能にする。エミッタ接点領域１５０、ベース接点領域１６０、埋込層３３０、コレクタ接点領域１４０、及び接点開口１６４， １７０， １８０は、トランジスタ２１０と同様である。トランジスタ６１０の幾つかの実施例は、小寸法、低電力、高速の用途に特に適している。
【００３２】
図７は、ベース１３０の内側で終端する４つのエミッタ１２０−１から１２０−４を有するトランジスタ７１０を示している。エミッタ接点領域１５０−１及び１５０−２、ベース接点領域１６０、埋込層３３０、コレクタ接点領域１４０、及び接点開口１６４−１，１６４−２，１７０，１８０は、トランジスタ２１０と同様である。
【００３３】
図８及び図９は、相互にフィールド酸化膜領域３２０により分離された３つのベース領域１３０−１， １３０−２， １３０−３を有するトランジスタ８１０を示している。同じフィールド酸化膜領域により分離されたコレクタ３１０−１， ３１０−２， ３１０−３（図９）が、それぞれのベース領域の下側にある。１０個のエミッタ１２０が各々のベース領域１３０−ｉの上側にあり、ベース領域の内側で終端している。各々のベース領域の上側にある１０個のエミッタは、５個のグループでもって、それぞれのエミッタ接点領域１５０−ｉに接続されている。接点領域１５０−２は、ベース領域１３０−１の上側にある５つのエミッタと、ベース領域１３０−２の上側にある５つのエミッタとの間で共有されている。接点領域１５０−３は、ベース領域１３０−２の上側にある５つのエミッタと、ベース領域１３０−３の上側にある５つのエミッタとの間で共有されている。
【００３４】
埋込層３３０は、コレクタ３１０−ｉ及びそれを囲むフィールド酸化膜領域３２０の下側で、コレクタ接点領域１４０−１及び１４０−２のそれぞれに接触するシンク領域３４０−１及び３４０−２へと延びている。ベース接点領域１６０−ｉ，１及び１６０−ｉ，２は、ベース領域１３０−ｉ（ｉ＝１，２，３）のそれぞれに接触している。
【００３５】
図３及び図４の絶縁層２７０に類似の絶縁層（図示せず）が、トランジスタの上側に設けられている。この絶縁層にある接点開口は、図８及び図９に示すように配置されている。図４の単数又は複数の層３５０に類似の、単数又は複数の導電層（図示せず）が、それぞれの接点開口を介して、ベース接点領域、エミッタ接点領域、及びコレクタ接点領域に接触している。この単数又は複数の導電層、及び恐らくは上側にある層は、エミッタ接点領域１５０−ｉを相互接続するライン、ベース接点領域１６０−ｉ，ｊを相互接続するライン、及びコレクタ接点領域１４０−ｉを相互接続するラインを提供する。
【００３６】
図１０のトランジスタ１０１０は、３つの同じベース／エミッタ構造１０２０−１， １０２０−２及び１０２０−３を有している。簡単化のために、構造１０２０−２のみを詳細に示している。各々の構造１０２０−ｉは、ベース領域及びエミッタ領域を含む。各々の構造１０２０−ｉは、トランジスタ８１０（図８及び図９）のベース／エミッタ構造に類似しているが、各々の構造１０２０−ｉは３つではなく、４つのベース領域１３０−ｉを有している。図１０のコレクタ接点領域１４０−ｉは、各々の構造１０２０−ｉの２つの側部にあるベース接点領域に沿って走っている。ベース、エミッタ、及びコレクタ領域の下側には埋込層（図示せず）があり、この埋込層はそれぞれのシンク（図示せず）を介して、コレクタ接点領域１４０−ｉに接触している。フィールド酸化膜（図示せず）がトランジスタを取り囲み、トランジスタ２１０の場合と同様に、ベース／コレクタ領域及びシンクの外側で、トランジスタ全体を通じて延在している。
【００３７】
図１１は、各々のベース−エミッタ接合がベース１３０の内側へと、ベース幅の半分以上にわたって延在しているトランジスタ１１１０を示している。エミッタ接点領域１５０−ｉ、ベース接点領域１６０−ｉ、及び接点開口１６４−ｉ， １７０−ｉは、トランジスタ２１０におけるものと類似している。１以上のコレクタ接点領域（図示せず）が、トランジスタ１１１０のベース／エミッタ構造に隣接して設けられている。埋め込み層（図示せず）は、トランジスタ２１０におけるものと類似している。
【００３８】
図１３は、ベースの片側にあるエミッタ１２０−１から１２０−３が、ベースの他の側にあるエミッタ１２０−４から１２０−６に関してベースの長さに沿った水平方向にシフトされているトランジスタ１３１０を示している。ベース接点領域１６０−ｉは、ベース１３０の縁部に沿って、反時計回りにシフトされている。エミッタ接点領域１５０−ｉ及びコレクタ接点領域１４０−ｉは、トランジスタ２１０のそれらに類似している。
【００３９】
図１４は、入力ＬＯＰ， ＬＯＮに対する差動電圧を、入力ＩＭＯＤＰ， ＩＭＯＤＮに対する差動電流で乗算して、得られた差動電流を入力ＩＦＰＯＳ， ＩＦＮＥＧにおいて給電する復調器の回路図を示している。トランジスタＱ６４， Ｑ６６及びトランジスタＱ６２， Ｑ６０はそれぞれ、２つのカレントミラーであり、入力ＩＭＯＤＰ， ＩＭＯＤＮのそれぞれから入力電流を取り、トランジスタＱ５， Ｑ６及びトランジスタＱ７， Ｑ８によりそれぞれ形成された差動対のそれぞれのエミッタに対して、スケーリングされた電流を給電する。入力ＬＯＰ， ＬＯＮに対する差動電圧（即ち、入力ＬＯＰに対する電圧から入力ＬＯＮに対する電圧をマイナスしたもの）は、トランジスタＱ１３， Ｑ１４により増幅され、エミッタフォロワＱ９， Ｑ１１を介して、差動対のそれぞれのベースに印加される。図１４のトランジスタは全てＮＰＮトランジスタであり、図２−１１及び図１３に関して上述した形式の、３つの側部を備えたエミッタを備えている。この３つの側部を備えたエミッタによるトランジスタは、ＶＢＥ整合、速度、及びノイズレベルを改善する。
【００４０】
図１５及び図１６は、図１７に示す関係を有し、入力ＣＰ， ＣＮに対する差動クロック信号を２で分割し、出力Ｑ０００， Ｑ１８０， Ｑ０９０， Ｑ２７０のそれぞれに対して、差動クロック信号の半分の周波数に等しい周波数でもって、且つ差動クロック信号に関してそれぞれ０°， ９０°， １８０°及び２７０°の位相関係にある４つのクロック信号を提供する、１／２分周回路の回路図を示している。図１５及び図１６に示した回路は、Ｔ−フリップフロップとして配置された同相論理（ＣＭＬ）ラッチを用いている。図１５及び図１６に示した全てのトランジスタはＮＰＮトランジスタであり、図２−１１及び図１３に関して上述した形式の、３つの側部を備えたエミッタを備えている。
【００４１】
トランジスタ６１０， ７１０， ８１０， １０１０， １１１０及び１３１０は、幾つかの実施例では、トランジスタ２１０に関して前述した製造法によって製造される。
【００４２】
トランジスタ２１０， ６１０， ７１０， ８１０， １０１０， １１１０， １３１０及び類似のトランジスタは、広範囲な各種のデジタル及びアナログ集積回路に適したものである。かかる回路の１つの例である低ノイズ増幅器１２１０が、図１２に示されている。この増幅器の入力ＩＮは、トランジスタ１２５０のベースに接続されている。トランジスタ１２５０のエミッタは接地されており、コレクタは増幅器の出力ＯＵＴに接続されている。出力ＯＵＴはＮＰＮトランジスタ１２６０のベースに接続されており、このトランジスタのコレクタは、電源ＶＣＣに接続されている。抵抗１２７０， １２８０がそれぞれ、入力ＩＮを接地及びトランジスタ１２６０のエミッタに接続している。抵抗１２９０は出力ＯＵＴを電源ＶＣＣに接続している。トランジスタ１２５０は、図２−１１に関して前述したトランジスタの１つの構造又はこれに類似の構造を有する、低ノイズトランジスタである。トランジスタ１２６０もまた、幾つかの実施例では、図２−１１に関して前述したトランジスタの１つの構造又はこれに類似の構造を有する。
【００４３】
以上においては本発明を上述した実施例に関して例示してきたが、本明細書に記載していない他の実施例及び設計変更例もまた、本発明の範囲内にある。特に、本発明は、ＮＰＮトランジスタの導電形式を反転させることにより得られる、ＰＮＰトランジスタを含むものである。また、本発明は特定の材料により限定されるものではない。例えば幾つかの実施例では、多結晶シリコン２２０及び金属シリサイド２３０は、他の材料により置換し、又は他の材料と共に用いることができる。本発明は、例えばゲルマニウム及びガリウムヒ素のデバイスを含む、非シリコンのデバイスをもカバーするものである。本発明は、材料の結晶構造又はベース、エミッタ、及び絵の領域の特定の寸法によっても限定されない。他の実施例及び設計変更例が、特許請求の範囲により規定される本発明の範囲内に含まれるものである。
【００４４】
【発明の効果】
以上の如く本発明によれば、ベース−エミッタ接合がベースを横断せず、ベースの内側で終端する。そしてエミッタ周辺は、従来技術の場合よりも長い寸法を有し、電流について利用可能な領域が増大される。これにより、低いベース、エミッタ及びコレクタ抵抗と、小さなベース寸法と、小さな全体寸法と、低いベース−コレクタ静電容量とを有するトランジスタを提供することが可能となる。
【図面の簡単な説明】
【図１】従来技術のトランジスタの平面図である。
【図２】本発明によるトランジスタの平面図である。
【図３】図２のトランジスタの垂直断面図である。
【図４】図２のトランジスタの垂直断面図である。
【図５】図２のトランジスタの一方のエミッタ側から流入するベース電流を示す、図２のトランジスタの一部の垂直断面図である。
【図６】本発明によるトランジスタの平面図である。
【図７】本発明によるトランジスタの平面図である。
【図８】本発明によるトランジスタの平面図である。
【図９】図８のトランジスタの垂直断面図である。
【図１０】本発明によるトランジスタの平面図である。
【図１１】本発明によるトランジスタの平面図である。
【図１２】本発明のトランジスタを用いた増幅器の回路図である。
【図１３】本発明によるトランジスタの平面図である。
【図１４】本発明によるトランジスタを用いた変調器の回路図である。
【図１５】本発明によるトランジスタを用いた１／２分周器の回路図の一部である。
【図１６】本発明によるトランジスタを用いた１／２分周器の回路図の一部である。
【図１７】図１５と図１６の関係を示す説明図である。
【符号の説明】
１２０−１〜１２０−１０ エミッタ
１３０ ベース
１２０Ｓ．１， １２０Ｓ．２， １２０Ｓ．３ エミッタ側部
１３０Ｂ−１〜１３０Ｂ−４ 境界側部
１４０−１， １４０−２ コレクタ接点領域
１５０−１， １５０−２ エミッタ接点領域
１６０−１， １６０−２ ベース接点領域
１６４−１〜１６４−６ エミッタ接点開口
１７０−１， １７０−２ ベース接点開口
１８０−１〜１８０−６ コレクタ接点開口
２１０， ６１０， ７１０， ８１０， １０１０， １１１０， １３１０ トランジスタ
２２０ 多結晶シリコン層
２３０ 金属シリサイド
２４０ ｎ＋領域
２５０ エピタキシャル層
２６０ シリコン基板
２７０ 絶縁層
３００ スペーサ
３１０ コレクタ
３２０ フィールド酸化膜領域
３３０ 埋込層
３４０−１， ３４０−２ シンク領域
３５０ 導電層
ＷＥ エミッタ幅

Claims (37)

  1. トランジスタであって、
    コレクタと、
    上部表面を有し、前記コレクタの上側にあってこれと接触するベースであって、前記上部表面が境界を有し、前記ベースが、（１）半導体領域と、（２）前記半導体領域の上側にあってこれと接触する導電性金属含有領域とを含む、ベースと、
    前記ベースの前記上部表面の上側にある第１のエミッタであって、その第１のエミッタが、前記ベースよりも高く上に延びている半導体材料を含み、前記第１のエミッタ及び前記ベースが、第１の連続的なベース−エミッタ接合を形成し、この接合は、前記上部表面の前記境界から前記上部表面の内側に延伸して、前記上部表面の内側で終端し、平面図において前記上部表面の内側に延伸する少なくとも３つの辺を有する、第１のエミッタと、及び
    前記第１のエミッタから離れた第２のエミッタであって、前記第２のエミッタが、前記ベースの前記上部表面の上側にあって、前記ベースよりも高く上に延びている半導体材料を含み、前記第２のエミッタ及び前記ベースが、第２の連続的なベース−エミッタ接合を形成し、この第２の接合は、前記上部表面の前記境界から前記上部表面の内側に延伸して、前記上部表面の内側で終端し、平面図において前記上部表面の内側に延伸する少なくとも３つの辺を有する、第２のエミッタとからなり、
    前記導電性金属含有領域は、前記第１と第２のエミッタから間隔をおいて配置され、前記第１と第２の連続的なベース−エミッタ接合のそれぞれの少なくとも３つの辺に沿って延伸する、トランジスタ。
  2. 前記第１のベース−エミッタ接合が、
    前記ベースの前記上部表面の境界から前記上部表面の内側に延びる第１の側部と、及び
    前記第１の側部に対して角度をなし、少なくとも一部が前記上部表面の内側に存在する第２の側部とを含む、請求項１のトランジスタ。
  3. 前記第１の側部と前記第２の側部との間の前記角度が90°である、請求項２のトランジスタ。
  4. 前記第２の側部が完全に前記上部表面の内側に存在し、及び
    前記第１のベース−エミッタ接合がさらに、前記第２の側部に対して角度をなした第３の側部を含み、前記第３の側部が前記上部表面の内側から前記上部表面の前記境界へと延びる、請求項２のトランジスタ。
  5. 前記第１の側部と前記第２の側部との間の角度が90°であり、前記第２の側部と前記第３の側部との間の角度が90°である、請求項３のトランジスタ。
  6. 前記ベースの前記上部表面が複数の側部を有する多角形であり、前記第１のベース−エミッタ接合が前記多角形の側部の１つから前記上部表面の内側に延び、前記第１のベース−エミッタ接合が前記多角形の他の全ての側部から離れている、請求項１のトランジスタ。
  7. 前記第１のベース−エミッタ接合が実質的に矩形であり、そこにおいて２つの向かい合った側部が前記上部表面の前記境界から前記上部表面の内側に延び、第３の側部が完全に前記上部表面の内側に存在する、請求項１のトランジスタ。
  8. 前記第１のベース−エミッタ接合が実質的に正方形である、請求項７のトランジスタ。
  9. 前記ベースの前記上部表面から離れるように前記第１のエミッタから延びる導電材料と、及び
    前記導電材料及び前記第１のエミッタの上側にある絶縁層とをさらに含み、前記絶縁層が前記第１のエミッタと接触するための貫通開口を有し、前記開口が前記導電材料のところで終端する、請求項１のトランジスタ。
  10. 前記第１のエミッタと前記第２のエミッタを相互接続する導電材料をさらに含む、請求項１のトランジスタ。
  11. 前記導電材料が、導電層の一部を形成し、
    前記第１のエミッタが、前記導電層の一部を形成し、及び
    前記第２のエミッタが、前記導電層の一部を形成している、請求項１０のトランジスタ。
  12. 前記第１のエミッタが、導電層の一部から形成された領域を含み、前記第２のエミッタが、前記導電層の一部から形成された領域を含み、前記導電層の前記一部の製造に際してマスクのミスアライメントが生じたことにより、前記部分が前記ベースに対して所定方向にシフトした場合に、前記第１のベース−エミッタ接合の面積が前記第２のベース−エミッタ接合の面積が減少するのと同じ量だけ増大し、前記ベースの前記上部表面の前記境界から前記上部表面の内側へと延びる前記第１のベース−エミッタ接合の周辺部分の長さが、前記ベースの前記上部表面の前記境界から前記上部表面の内側へと延びる前記第２のベース−エミッタ接合の周辺部分の長さが減少するのと同じ量だけ増大する、請求項１のトランジスタ。
  13. 前記ベースの前記上部表面の上側にあって接触するベース接点領域をさらに含み、
    前記第１及び第２のベース−エミッタ接合がそれらの間に領域を画定し、その領域が前記導電性金属含有領域の少なくとも一部を含み、及び
    前記ベース接点領域が前記第１及び第２のベース−エミッタ接合の間の前記領域から間隔を置いており、前記ベース接点領域が前記導電性金属含有領域に接触する、請求項１のトランジスタ。
  14. 前記ベースの前記上部表面が、絶縁層によって相互に分離された連続的部分S-1及びS-2を含み、
    前記第１のベース−エミッタ接合が前記上部表面部分S-1上に存在し、及び
    前記第２のベース−エミッタ接合が前記上部表面部分S-2上に存在する、請求項１のトランジスタ。
  15. 前記コレクタが単結晶シリコンからなり、
    前記ベースが単結晶シリコンからなり、及び
    前記第１のエミッタが多結晶シリコンと該多結晶シリコンの下側にあってこれと接触する単結晶シリコンとからなる、請求項１のトランジスタ。
  16. 前記ベースが、前記ベースの前記単結晶シリコンの上側にあって前記ベースの前記単結晶シリコンよりも低い抵抗を有する材料Ｍをさらに含み、前記材料Ｍが前記第１のベース−エミッタ接合から分離されている、請求項１５のトランジスタ。
  17. 前記材料Ｍが金属シリサイドからなる、請求項１６のトランジスタ。
  18. 前記第１のベース−エミッタ接合の境界が、
    前記ベースの前記上部表面の前記境界上にある第１の部分と、及び
    前記第１の部分の端部から前記ベースの前記上部表面の内側に延びる第２の連続的部分とからなる、請求項１のトランジスタ。
  19. 前記上部表面の内側に存在する前記第２の連続的部分上の如何なる個所についても、前記トランジスタがオンの場合、電流が前記第１のエミッタと前記ベースとの間の前記第１のベース−エミッタ接合を横切って、前記個所の下側から前記ベース内へと前記第１のベース−エミッタ接合から横方向に離れるよう延びる経路に沿って流れる、請求項１８のトランジスタ。
  20. 前記ベースの前記半導体領域がシリコンからなり、及び
    前記導電性金属含有領域が金属シリサイドからなる、請求項１のトランジスタ。
  21. 前記第１のエミッタの側壁上に誘電体スペーサをさらに含み、それらの誘電体スペーサが前記第１のエミッタを前記導電性金属含有領域から分離する、請求項１のトランジスタ。
  22. 入力端子と、
    請求項１に記載の第１のトランジスタと、
    前記第１のトランジスタの前記ベースを前記入力端子に接続する手段と、
    前記第１のトランジスタの前記第１のエミッタを基準電圧に接続する手段と、
    出力端子と、
    前記第１のトランジスタの前記コレクタを前記出力端子に接続する手段と、
    前記出力端子を電源に接続する手段と、
    エミッタ、ベース及びコレクタを有する第２のトランジスタと、
    前記第２のトランジスタの前記エミッタを前記第１のトランジスタの前記ベースに接続する手段と、
    前記第２のトランジスタの前記ベースを前記出力端子に接続する手段と、及び
    前記第２のトランジスタの前記コレクタを前記電源に接続する手段とからなる、増幅器。
  23. トランジスタであって、
    上部表面を有する、第１の導電形の第１の領域と、
    前記第１の領域の前記上部表面に接触し、境界を有する連続的な上部表面S1を有する、前記第１の導電形と反対の第２の導電形の第２の領域と、
    前記第２の領域の上側にあってこれと接触する第１の導電性金属含有領域と、及び
    前記上部表面S1の上側にある複数の離間した部分を含む、前記第１の導電形の第３の領域であって、前記複数の離間した部分の各々は、前記第２の領域の上に堆積された半導体材料を含み、前記上部表面S1と共に接合を形成し、それぞれの接合が前記上部表面S1の前記境界から前記上部表面S1の内側に延伸して、前記上部表面S1の内側で終端するようになっている、第１の導電形の第３の領域とからなり、
    前記第１の導電性金属含有領域は、前記複数の離間した部分の各々から間隔を置いて配置され、前記上部表面 S1 内で前記接合の各々の横方向の境界全体に隣接して延伸する、トランジスタ。
  24. 前記複数の離間した部分の各々が、前記第１と第２の領域の間の接合部の上側に存在する、請求項２３のトランジスタ。
  25. 前記第２の導電形の第４の領域であって、その第４の領域は、前記第１の領域の前記上部表面と接触し、前記上部表面S1から間隔を置いた連続的な上部表面S2を有し、その上部表面S2が境界を有する、第４の領域と、及び
    前記第４の領域の上側にあってこれと接触する第２の導電性金属含有領域とをさらに含み、
    前記第３の領域が連続的領域であり、前記第３の領域が、前記第４の領域の上に堆積された半導体材料からなる連続的な部分 P1 を含み、その部分 P1 が前記上部表面S2と接合を形成し、前記部分 P1 の接合が前記上部表面S2の前記境界から前記上部表面S2の内側に延伸して、前記上部表面S2の内側で終端するようになっており、及び
    前記第２の導電性金属含有領域は、前記部分 P1 から間隔をおいて配置され、前記上部表面 S2 内で前記部分 P1 の接合を取り囲む、請求項２３のトランジスタ。
  26. 前記複数の離間した部分の各々と前記表面S1との間の前記接合のそれぞれの境界が、前記表面S1の内側において、境界部分P1、平面図においてその境界部分P1と実質的に平行な境界部分P2、及び平面図において前記境界部分P1及びP2に対して角度をなしている境界部分P3を有する、請求項２３のトランジスタ。
  27. 前記接合の境界部分P1、P2及びP3の各々が直線状の部分である、請求項２６のトランジスタ。
  28. 前記複数の離間した部分の各々と前記表面S1との間の前記接合のそれぞれの境界が、前記表面S1の内側において、境界部分P1と、その境界部分P1に対して角度をなしている境界部分P2とを有する、請求項２３のトランジスタ。
  29. 前記接合のそれぞれにおいて、前記接合の境界部分P1とP2との間の角度が90°である、請求項２８のトランジスタ。
  30. 前記第２の領域がシリコンからなる、請求項２３のトランジスタ。
  31. 前記第１の導電性金属含有領域が金属シリサイドからなる、請求項３０のトランジスタ。
  32. 前記複数の離間した部分の側壁上に誘電体スペーサをさらに含み、そ れらの誘電体スペーサが前記複数の離間した部分を前記第１の導電性金属含有領域から分離する、請求項３１のトランジスタ。
  33. トランジスタであって、
    上部表面を有する、第１の導電形の第１の領域と、
    前記第１の領域の前記上部表面に接触し、境界を有する連続的な上部表面 S1 を有する、前記第１の導電形と反対の第２の導電形の第２の領域と、
    前記第２の領域の上側にあってこれと接触する第１の導電性金属含有領域と、及び
    前記上部表面 S1 の上側の連続的な第１の部分を含む、前記第１の導電形の第３の領域であって、前記第１の部分は、前記第２の領域の上に堆積された半導体材料を含み、前記上部表面 S1 と共に接合を形成し、この接合が前記上部表面 S1 の前記境界から前記上部表面 S1 の内側に延伸して、前記上部表面 S1 の内側で終端するようになっている、第１の導電形の第３の領域とからなり、
    前記第１の導電性金属含有領域は、前記第１の部分から間隔をおいて配置され、前記表面 S1 内で前記接合を取り囲み、
    前記第３の領域が連続的領域であり、
    前記トランジスタが、前記第１の導電形の第４の領域をさらに含み、前記第４の領域が前記第３の領域から間隔を置いており、前記第４の領域が、前記第２の領域の上に堆積された半導体材料からなる連続的部分を含み、前記第４の領域の前記部分が前記表面 S1 と共に接合を形成し、前記第４のこの接合が前記表面 S1 の前記境界から前記表面 S1 の内側に延伸して、前記表面 S1 の内側で終端し、及び
    前記第１の導電性金属含有領域は、前記第４の領域の前記部分から間隔をおいて配置され、前記第４の領域の前記部分の前記接合における前記表面 S1 内の横方向の境界全体に隣接して延伸する、トランジスタ。
  34. 前記第３の領域が第１の複数の離間した部分を含み、この第１の複数の離間した部分が前記第１の部分を含むようになっており、前記第１の複数の離間した部分の各々の部分が、前記第２の領域の上に堆積された半導体材料からなり、
    前記第４の領域が第２の複数の離間した部分を含み、この第２の複数の離間した部分が前記前記表面S1と接合を形成する前記第４の領域の連続的部分を含むようになっており、前記第２の複数の離間した部分の各々の部分が、前記第２の領域の上に堆積された半導体材料からなり、
    前記第３及び第４の領域の各々の部分が前記表面S1と共に接合を形成し、この接合が前記表面S1の前記境界から前記表面S1の内側に延伸して、前記表面S1の内側で終端し、及び
    前記第１の導電性金属含有領域が、前記第３と第４の領域の前記部分の各々から間隔を置いて配置され、前記第１の導電性金属含有領域が、前記表面 S1 内で、前記第３と第４の領域の前記部分の各接合における横方向の境界全体に隣接して延伸する、請求項３３のトランジスタ。
  35. 前記第２の導電形の第５の領域であって、前記第５の領域が前記第１の領域の前記上部表面と接触し、前記第５の領域が前記表面S1から間隔を置いた連続的な上部表面S2を有し、その上部表面S2が境界を有する、第５の領域と、及び
    前記第５の領域の上側にあってこれと接触する第２の導電性金属含有領域とをさらに含み、
    前記第３の領域が、前記第５の領域の上に堆積された半導体材料からなる連続的な第２の部分を含み、前記第２の部分が前記上部表面S2と共に接合を形成し、前記第２の部分の接合が前記上部表面S2の前記境界から前記上部表面S2の内側に延伸して、前記上部表面S2の内側で終端するよになっており、及び
    前記第２の導電性金属含有領域は、前記第２の部分から間隔をおいて配置され、前記上部表面 S2 内で、前記第２の部分の接合を取り囲む、請求項３３のトランジスタ。
  36. トランジスタであって、
    第１の導電形のコレクタ領域と、
    前記コレクタ領域の上にある、第２の導電形のベース領域と、
    前記ベース領域の一部の上にある、第１の導電形の複数のエミッタ領域であって、各エミッタ領域が、
    第１の部分と、及び
    前記第１の部分の上に堆積され、拡散により前記第１の部分に不純物を提供する第２の部分とを含む、複数のエミッタ領域と、
    各エミッタ領域に隣接した絶縁スペーサと、及び
    前記スペーサに隣接してこれとセルフアライメントされ、いかなるエミッタ領域によっても覆われないベース領域の部分に接触する、導電性の非半導体材料とからなり、
    各エミッタ領域が、前記スペーサと前記導電性材料によって取り囲まれた３つの側部を有し、各エミッタ領域が前記スペーサによって前記導電性材料から分離され、及び
    前記トランジスタが、前記ベース領域と電気的に接触するための半導体のベース接点領域をさらに含み、その半導体のベース接点領域が前記導電性材料と接触し、且つ隣接するエミッタ領域の間に延在しないことにより、前記エミッタ領域が互いに対してより近づくことが可能になり、前記ベース領域の寸法と前記トランジスタの全体寸法が低減されることが可能になる、トランジスタ。
  37. 前記導電性材料が金属シリサイドからなる、請求項３６のトランジスタ。
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