JP3612089B2 - バンドギャップ基準電源装置 - Google Patents
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Description
【産業上の利用分野】
この発明は、半導体装置およびこれを利用したバンドギャップ基準電源装置に関する。
【0002】
【従来の技術】
半導体集積回路上で安定かつ温度に対して変動が小さい基準電圧を得るためには、バンドギャップ基準電源と呼ばれる回路方式の装置をバイポーラトランジスタを用いて採用することが多い。該バンドギャップ基準電源回路は、1971年にR.J.Widlarが紹介した方法(R.J.Widlar,”New Developments in IC Voltage Regulators”,IEEE J.Solid−State Circuits,SC−6,2−7(February 1971).)で、図8および図9の如く、順バイアス動作領域のシリコン・トランジスタのベース・エミッタ間電圧の物理的特性を利用したものである。一般にトランジスタのベース・エミッタ間電圧はおよそ−2mV/℃の温度係数を持っているので、絶対零度でベース・エミッタ間電圧はおよそ1.2Vになり、これはシリコンのバンドギャップ電圧(エネルギー・ギャップ,Ta=300°Kの時1.12V)とほぼ等しくなる。バンドギャップ基準電源の出力電圧はトランジスタのベース・エミッタ間電圧に絶対温度に比例する電圧を加算したものである。このとき出力電圧を約1.2Vになるように加える電圧を調整することにより温度係数をほぼ零にすることができ、温度依存性の極めて小さい出力電圧が得られる。このような方式をバンドギャップ基準電源という。
【0003】
[第1の従来例]
バンドギャップ基準電源装置は、バイポーラ構造を採用する場合、特別な手法を用いることなく、必要な特性を得ることができる。図8は、バイポーラトランジスタを用いたバンドギャップ基準電源装置の基本回路としての第1の従来例である。一般に、トランジスタのベース・エミッタ間電圧VBEとエミッタ電流IE とは、次式の関係が成り立つ。
【0004】
【数1】
【0005】
ただし、Kはボルツマン定数、Tは絶対温度、gは電子の電荷、IS は逆方向飽和電流である。図8において、トランジスタQ1 とQ2 のエミッタ面積比を1:nとすると、それぞれのベース・エミッタ間電圧VBE1 ,VBE2 は、エミッタ電流をIE1,IE2、Q1 の逆方向飽和電流をIS1とした場合、次式のようになる。
【0006】
【数2】
【0007】
ところでR1 ,R2 にかかる電圧をそれぞれVR1,VR2とすると、次式のようになる。
【0008】
【数3】
【0009】
ベース電流を無視し、VBE1 がVBE3 にほぼ等しいとすると、次式のようになる。
【0010】
【数4】
【0011】
R3 の電圧VR3はQ1 とQ2 のベース・エミッタ間電圧差ΔVBE(=VBE1 −VBE2 )に等しいから、次式のようになる。
【0012】
【数5】
【0013】
したがって、次式が成立する。
【0014】
【数6】
【0015】
この式の第1項が絶対温度に比例する項である。
【0016】
[第2の従来例]
図9は第2の従来例の回路構成を示すものである。図9において、Q1 とQ2 のエミッタ面積比を1:nとする。R1 とR2 の電圧VR1,VR2は、次式のようになる。
【0017】
【数7】
【0018】
VR1,VR2はそれぞれ演算増幅器A1(入力部)の反転入力V(−) ,非反転入力V(+) になるから、演算増幅器A1の増幅率をAvとすると、次式のようになる。
【0019】
【数8】
【0020】
Av→∞より、次式のようになる。
【0021】
【数9】
【0022】
従って、次式のようになる。
【0023】
【数10】
【0024】
この式の第1項が絶対温度に比例する項である。
【0025】
上記各従来例では、回路上の抵抗R1 ,R2 ,R3 の各抵抗値に加えて、Q1 とQ2 のエミッタ面積比1:nも出力電圧Vout を決定する重要な値となっている。このため、Q1 とQ2 のエミッタ面積比を如何に精度良く得るかが重要な課題となっている。そこで、第1の従来例および第2の従来例では、いずれも図10に示すように、Q1 の1個のバイポーラトランジスタに対しQ1 と同じ形状のn個のバイポーラトランジスタQ21〜Q2nを並列に接続してQ2 とする方法を採用し、各トランジスタの面積精度を向上させていた。なお、図10中のE1 はQ1 のエミッタ、B1 はQ1 のベース、C1 はQ1 のコレクタ、E21〜E2nはQ2 の各バイポーラトランジスタQ21〜Q2nのエミッタ、B21〜B2nはQ2 の各バイポーラトランジスタQ21〜Q2nのベース、C21〜C2nはQ2 の各バイポーラトランジスタQ21〜Q2nのコレクタ端子、W1 ,W21〜W2nは各バイポーラトランジスタQ1 ,Q21〜Q2nのコレクタ領域となるウェル(島状領域)である。
【0026】
【発明が解決しようとする課題】
ここで、上記バイポーラ構造以外の構成例として、図11にCMOSの断面図を示す。図11の如く、CMOS5は、NチャネルMOS6とPチャネルMOS7とを備えており、基板としてのn− 型半導体層1を用いる場合は、前記NチャネルMOS6において、前記n− 型半導体層1と、ウェルとしてのp− 型拡散層2と、p− 型拡散層2上でソース(S)・ドレイン(D)を形成するためのn+ 型拡散領域3の三層構造を採っている。なお、前記PチャネルMOS7においては、前記n− 型半導体層1と、n− 型半導体層1上でソース(S)・ドレイン(D)を形成するためのp+ 型拡散領域8の二層構造となっている。かかる構造でバンドギャップ基準電源装置を実現する場合、図11中のQ1 ,Q2 に示すようにn− 型半導体層1をコレクタ、p− 型拡散層2をベース、n+ 型拡散領域3をエミッタとした寄生のトランジスタ(疑似バイポーラトランジスタ)を用いる。かかる構成は、前記NチャネルMOS6が三層構造を採っているため、同様の三層構造を必要とする疑似バイポーラトランジスタQ1 ,Q2 を前記NチャネルMOS6の形成工程で同時に形成できるという製造コスト上の利点を有する。図11の構成では、コレクタとしてのn− 型半導体層1を共通としているため、エミッタフォロワとしてしか利用できない。
【0027】
図8に示した第1の従来例のQ1 およびQ2 は両コレクタ間には、抵抗R1 ,R2 が介在されることからコレクタ共通の構成となっておらず、故にCMOS構造を採用できずバイポーラ構造を採る以外に方法がない。これに対し、図9に示した第2の従来例のQ1 およびQ2 はコレクタ共通の構成となっているため、回路上ではバイポーラ構造以外に図11のようなCMOS構造を採用することが可能である。
【0028】
ここで、図8および図9の回路構成を採る場合、上述した数式からも明らかなように、Q1 およびQ2 のベース・エミッタ間電圧差ΔVBEの精度が非常に重要となる。第1の従来例の場合、トランジスタの特性だけに頼らず抵抗R1 ,R2 によりベース・エミッタ間電圧差ΔVBEを調整しているのに対し、第2の従来例では、ΔVBEの調整をトランジスタの特性だけに頼っており、故に第2の従来例では各トランジスタQ1 ,Q2 のエミッタ面積の調整が回路全体の特性に極めて重大な影響を及ぼす。
【0029】
図12は、例えば図9の回路図に対応するCMOS5の平面レイアウト図であって、E1 はQ1 のエミッタ、E2 はQ2 のエミッタ、BはウェルとしてのQ1 ,Q2 に共通するベース、Cは基板としてのQ1 ,Q2 に共通するコレクタである。そして、E1 およびE2 の面積比(エミッタ面積比)を1:nに設定し、所定のベース・エミッタ間電圧差ΔVBEを実現しようとしている。
【0030】
ところで、図11の構成の場合、エミッタE1 ,E2 はn+ 型拡散領域3として形成するため、拡散の工程のみにおいてエミッタ面積を決定することになるが、拡散領域の面積を精度よく決定するのは極めて困難で、大幅な精度誤差が生じてしまうおそれが高い。ところが、前述のようにエミッタ面積比がバンドギャップ基準電源装置の電気的特性に与える影響は極めて大きいため、上記拡散誤差によるエミッタ面積比の精度誤差はバンドギャップ基準電源装置の致命的な欠陥を招くおそれがある。
【0031】
また、一般に基板上にウェルや拡散領域等を形成する場合、基板とウェル、ウェルと拡散領域の物理定数の違いにより力のバランスが崩れ応力が生じ、かかる応力の影響を受けて基板等にたわみ等が生じ、端部の拡散領域等の形状に歪みが生じやすくなる。そして、図12のように同一のウェルB内でエミッタE1 ,E2 を横に並べる場合、Q1 のエミッタE1の形状と、Q2 のエミッタE2 の端部の形状に歪みが生じることになる。このようにE1とE2 に同程度の歪みが生じる場合、特に面積の小さいエミッタE1の面積の歪みは、設計面積に対して無視できない程大きい比率で発生し、故にE1 ,E2 のエミッタ面積比に大きな誤差を生ずるおそれがある。すなわち、E1 の面積誤差によりQ1 とQ2 の所望のエミッタ面積比(1:n)を精度良く得られにくくなるという課題がある。
【0032】
この発明は、上記課題に鑑み、ベース・コレクタ共通で所定のエミッタ面積比を要する一対以上のトランジスタを並置させたモノリシックトランジスタにおいて、エミッタ面積比の精度を飛躍的に向上させ得る半導体装置およびこれを利用したバンドギャップ基準電源装置を提供することを目的とする。
【0033】
【課題を解決するための手段】
この発明のバンドギャップ基準電源装置は、半導体集積回路上で安定な基準電圧を得るためのバンドギャップ基準電源装置であって、第1のトランジスタと、該第1のトランジスタに対してベース共通かつコレクタ共通とされエミッタ面積が第1のトランジスタより所定倍とされる第2のトランジスタと、前記第1のトランジスタおよび第2のトランジスタのベースにベース電圧を印加する入力部とを備え、前記第1のトランジスタおよび前記第2のトランジスタは共通のコレクタ層を有し、前記第1のトランジスタは、前記コレクタ層の主面に形成されるベース層と、該ベース層の主面の所定領域に拡散形成されるエミッタ層とを備え、前記第2のトランジスタは、前記コレクタ層の主面に形成されるベース層と、該ベース層の主面の所定領域に拡散形成されるエミッタ層とを備え、前記第2のトランジスタのエミッタ層の延べ面積は前記第1のトランジスタのエミッタ層の面積より大に設定され、前記第1のトランジスタのエミッタ層および前記第2のトランジスタのエミッタ層は少なくとも一列以上のエミッタ列領域内に互いに離間して配置され、前記第1のトランジスタのエミッタ層は前記エミッタ列領域内の列方向端部を除く中間位置に配置される。
【0034】
好ましくは、前記第2のトランジスタのエミッタ層は、該第2のトランジスタの各エミッタ層の個々の形状および面積が前記第1のトランジスタのエミッタ層の形状および面積に対して同一に設定されるよう複数個に分割して形成される。
【0035】
あるいは、半導体集積回路上で安定な基準電圧を得るためのバンドギャップ基準電源装置であって、第1のトランジスタと、該第1のトランジスタに対してベース共通かつコレクタ共通とされエミッタ面積が第1のトランジスタより所定倍とされる第2のトランジスタと、前記第1のトランジスタおよび第2のトランジスタのベースにベース電圧を印加する入力部とを備え、前記第1のトランジスタおよび前記第2のトランジスタは共通のコレクタ層を有し、前記第1のトランジスタは、前記コレクタ層の主面に形成されるベース層と、該ベース層の主面の所定領域に拡散形成されるエミッタ層とを備え、前記第2のトランジスタは、前記コレクタ層の主面に形成されるベース層と、該ベース層の主面の所定領域に拡散形成される複数個のエミッタ層とを備え、前記第1のトランジスタのエミッタ層および前記第2のトランジスタのエミッタ層は少なくとも一列以上のエミッタ列領域内に互いに離間して配置され、前記第1のトランジスタのエミッタ層は両側が前記第2のトランジスタのエミッタ層に挟まれて配置される。
【0036】
この発明の好ましい実施例によれば、前記第2のトランジスタのエミッタ層の個数は前記第1のトランジスタのエミッタ層の個数の三倍以上に設定され、これにより前記第2のトランジスタのエミッタ層の延べ面積は前記第1のトランジスタのエミッタ層の面積の三倍以上に設定される。
【0037】
この発明のさらに好ましい実施例によれば、前記第1のトランジスタのエミッタ層は複数個の前記第2のトランジスタのエミッタ層のうちの約半数づつの前記第2のトランジスタのエミッタ層で挟まれて配置され、これにより前記第1のトランジスタのエミッタ層は前記エミッタ列領域の中央部に配置される。
【0038】
この発明の一つの局面では、前記エミッタ列領域は複数列状に形成される。
【0039】
この発明の他の局面では、前記第1のトランジスタおよび前記第2のトランジスタののベース層は前記第1のトランジスタおよび前記第2のトランジスタの個々のエミッタ層ごとに独立形成され、前記第1のトランジスタおよび前記第2のトランジスタの各エミッタ層の形状および面積は互いに同一に設定される。
【0040】
この発明の好ましい実施例によれば、前記入力部は、共通の前記コレクタ層の主面で前記第1のトランジスタまたは前記第2のトランジスタの側方に配置されるMOSFETを有し、該MOSFETは、前記コレクタ層の主面上に形成される前記各ベース層と同時に形成されるウェルと、該ウェルの主面の所定領域に前記各エミッタ層と同時に拡散形成されるソース・ドレインとを備える。
【0041】
この発明のさらに好ましい実施例によれば、前記ウェルの形状および面積と、前記第1のトランジスタおよび前記第2のトランジスタの前記各ベース層の形状および面積とは同一に設定され、前記ソース・ドレインの形状および面積と前記第1のトランジスタおよび第2のトランジスタの個々のエミッタ層の形状および面積とは夫々同一に設定される。
【0051】
【作用】
この発明の請求項1および請求項3に係るバンドギャップ基準電源装置では、共通のコレクタが応力等の影響を受けてたわんでしまい、エミッタ列領域の列方向両端部のエミッタの形状歪みが生じても、第1のトランジスタのエミッタを両端部以外の位置に配置することで、第1のトランジスタのエミッタの形状歪みを低減できる。ここで、第2のトランジスタのエミッタに形状歪みが生じても、第2のトランジスタのエミッタの延べ面積を第1のトランジスタのエミッタの面積より大に設定しているため、第1のトランジスタのエミッタに形状歪みが生じる場合に比べて両エミッタの面積比の誤差が飛躍的に低減される。
【0052】
この発明の請求項2に係るバンドギャップ基準電源装置では、第1のトランジスタのエミッタおよび第2のトランジスタのエミッタを拡散にて形成するため、拡散面積だけで面積を正確に設定しようとしても拡散時間、温度または湿度等の環境条件によって正確に設計面積と同一の面積を設定するのが困難であるが、第2のトランジスタのエミッタを複数個に分割して形成し、各第2のトランジスタのエミッタの個々の形状および面積を第1のトランジスタのエミッタの形状および面積に対して同一に設定しているので、第1のトランジスタのエミッタおよび個々の第2のトランジスタのエミッタに拡散面積誤差が生じても、個々の第2のトランジスタのエミッタおよび第1のトランジスタのエミッタに均一に拡散面積誤差が生じる。したがって、両トランジスタのエミッタ面積比の誤差を防止し
、エミッタ面積比精度を高めることができる。
【0053】
この発明の請求項4および請求項5に係るバンドギャップ基準電源装置では、第1のトランジスタのエミッタの形状歪みを防止するためには第2のトランジスタのエミッタに形状歪みが生じることが避けられないが、第2のトランジスタのエミッタの個数を第1のトランジスタのエミッタの個数の三倍以上に設定することで、第2のトランジスタのエミッタの延べ面積を第1のトランジスタのエミッタの面積の三倍以上に設定し、第2のトランジスタのエミッタの延べ面積に対するに形状歪みの割合を軽減できる。
【0054】
この発明の請求項6および請求項7に係るバンドギャップ基準電源装置では、共通のコレクタが応力等の影響を受けてたわんだ場合、第1のトランジスタのエミッタをエミッタ列領域の両端部から最も遠い中央部に配することで、第1のトランジスタのエミッタの形状歪みを可及的に低減できる。
【0055】
この発明の請求項8に係るバンドギャップ基準電源装置では、第1のトランジスタと第2のトランジスタのいずれについても、第1のトランジスタのエミッタおよび第2のトランジスタのエミッタの面積を大にでき、したがって、各トランジスタに電流を流す際に内部抵抗をあたかも並列に接続する状態となるため、かかる内部抵抗を低減できる。したがって、消費電力を低減できる。
【0056】
この発明の請求項9に係るバンドギャップ基準電源装置では、共通のコレクタが応力等の影響を受けてたわんだ場合、共通のコレクタの主面の両トランジスタのベースに形状歪みが生じ、さらに第1のトランジスタのエミッタおよび第2のトランジスタのエミッタに形状歪みが生じるが、第1のトランジスタのベースを対応するエミッタごとに独立形成し、第2のトランジスタのベースを対応する個々のエミッタごとに独立形成し、第2のトランジスタの個々のベースの形状および面積を第1のトランジスタのベースの形状および面積と同一に設定しているので、エミッタ列領域内のどの位置であっても、第1のトランジスタのベースに対する第1のトランジスタのエミッタ、および第2のトランジスタのベースに対する第2のトランジスタのエミッタの形状歪みの割合をほぼ均一にでき、これらの面積比の精度を向上できる。
【0057】
この発明の請求項10に係るバンドギャップ基準電源装置では、製造時に、第1のトランジスタ、第2のトランジスタおよびMOSFETを同様のマスク工程を経て略同一手順で形成でき、製造コストを軽減できる。
【0058】
この発明の請求項11に係るバンドギャップ基準電源装置では、MOSFETのウェルの形状および面積と第1のトランジスタのベースおよび第2のトランジスタのベースの形状および面積とを同一に設定し、MOSFETのソース・ドレインの形状および面積と個々の第1のトランジスタのエミッタおよび第2のトランジスタのエミッタの形状および面積とを夫々同一に設定しているので、これらの半導体層の規格を統一でき、同様の形状の半導体層のうち、後から回路設計に基づいていずれのトランジスタのエミッタであるかを選択し回路構成できる。したがって、設計から完成までの納期を短縮できる。
【0059】
【実施例】
[第1の実施例]
図1はこの発明の第1の実施例の半導体装置のレイアウトを示す平面図である。なお、従来例と同様の機能を有する部材・要素は同一符号を付している。本実施例の半導体装置は、例えば図9に示したバンドギャップ基準電源装置に用いられるもので、図11に示したように、CMOSの製造プロセスで使用する基板としてのn− 型半導体層1(第1の半導体層)をコレクタ、ウェルとしてのp− 型拡散層2(第2の半導体層および第2の半導体層)をベース、ソース・ドレイン(S,D)形成用のn+ 型拡散領域3(第3の半導体層および第4の半導体層)をエミッタとして用いる寄生の一対のトランジスタ(疑似バイポーラトランジスタ)Q1 ,Q2 を備える。該Q1 ,Q2 は、図1の如く、基板としてのn− 型半導体層1を共通とすることでコレクタ(C)共通(エミッタフォロワ)とされている。さらに、両トランジスタのQ1 ,Q2 のベースBは共通とされている。一方のトランジスタ(第1のトランジスタ)Q1 は、一個のエミッタE1 (第3の半導体層)と、前記ベースB(第2の半導体層)およびコレクタC(第1の半導体層)とから構成されている。すなわち、Q1 は、前記n− 型半導体層1(コレクタC)上に、前記ベースBおよび前記エミッタE1 からなる第1の半導体素子部が積層されて形成される。前記エミッタE1 の面積はn+ 拡散工程にて所定の値SE1に設定される。他方のトランジスタ(第2のトランジスタ)Q2 は、三個以上のn個のエミッタE21,E22,…,E2n(第4の半導体層)と、前記第1の半導体層に連続されるベースB(第2の半導体層)および前記コレクタC(第1の半導体層)とから構成されている。すなわち、Q2 は、前記n− 型半導体層1(前記コレクタC)上の前記第1の半導体素子部に隣接する位置に、ベースBおよびエミッタE21,E22,…,E2nからなる第2の半導体素子部が積層されて形成される。前記各エミッタE21,E22,…,E2nは前記エミッタE1 と同形状とされ、前記各エミッタE21,E22,…,E2nの面積は前記エミッタE1 の面積値SE1と設計上で同一に設定される。このように、前記各エミッタE21,E22,…,E2nを前記エミッタE1 と同形状かつ設計上で同一面積SE1に形成すると、拡散工程において拡散時間の制御等に誤差が生じて各エミッタE1 ,E21,E22,…,E2nの面積値SE1に誤差が生じたとしても、各エミッタE1 ,E21,E22,…,E2nに生じる誤差δはほぼ同一程度に生じるため、Q2 のエミッタ面積の誤差の合計(n×δ)はQ1 の誤差(δ)のn倍となる。このことから、拡散時間の制御等に誤差が生じたとしても、Q2 のn個のエミッタE21,E22,…,E2nの誤差を含む総面積は(n×SE1+n×δ)=n×(SE1+δ)となり、Q1 の一個のエミッタE1 の誤差を含む面積(SE1+δ)に対してn倍の面積とすることができる。前記Q1 のエミッタE1 およびQ2 のn個のエミッタE21,E22,…,E2nの夫々の間は互いに耐圧を保持し得る程度に離間され、一列に配列(以下、エミッタ列領域10と称す)されている。前記Q2 のn個のエミッタE21,E22,…,E2nは、スパッタリング等にて形成された一般的な配線パターン11にて互いに並列に接続されている。なお、前記Q1 ,Q2 の各エミッタE1 ,E21,E22,…,E2nの平面視形状は、本実施例では正方形に形成されているが、隅部に丸みを持たせた略正方形、長方形、平行四辺形、隅部に丸みを持たせた略長方形あるいは略平行四辺形、円形、楕円、または三角形等の他の形状に形成されていてもよい。かかる形状は、Q1 ,Q2 と同時プロセスで形成される図11中のCMOS5のソース・ドレインと同一形状とされる。なお、該CMOS5は、図9中の演算増幅器A1(入力部)の構成要素として設けられる。
【0060】
そして、図1の如く、前記Q1 のエミッタE1 と前記Q2 のn個のエミッタE21,E22,…,E2nとで形成されるエミッタ列領域10の両端部には、前記Q2 のエミッタE21,E2nのみが配置され、前記Q1 のエミッタE1 は前記Q2 の両端部のエミッタE21,E2nの間に挟まれた内側位置、具体的にはエミッタE21に隣合う内側位置に配置される。このように、Q1 の一個のエミッタE1 を両端部以外の位置に配置しているので、基板(n− 型半導体層1)等が応力等の影響を受けてたわんでしまい、エミッタ列領域10の両端部のエミッタの形状歪みが生じても、エミッタE1 の形状歪みを両端部のエミッタE21,E2nに比べて低減できる。
【0061】
ここで、Q1 のエミッタE1 のエミッタ面積をSE1、Q2 のエミッタE21,E22,…,E2nの総面積をSE2と置くと、所望のSE2はn×SE1となる。ただし、上述のように両端部のエミッタE21,E2nのエミッタ面積が形状歪みを生じるため、それ以外のエミッタは影響なく面積は変わらないとすると、該E21,E2nのエミッタ面積はそれ以外のエミッタ面積の(1−β)倍(ただし、0<β<<1)になる。したがって、Q1 とQ2 のエミッタ面積比SE1:SE2は、図1のように構成するとき次式のようになる。なお、形状歪みによるεrr2 は誤差成分である。
【0062】
【数11】
【0063】
ここで、図2のように、Q2 が、Q1 の一個のエミッタE1 と略同面積のn個のエミッタE21,E22,…,E2nを有しているものの、Q1 の一個のエミッタE1 がエミッタ列領域10の片端部に配置される提案例を考えてみる。形状歪みによる誤差成分をεrr1 とすると、次式が成立する。
【0064】
【数12】
【0065】
本実施例の誤差成分εrr2 が図2の提案例の誤差成分εrr1 より少なければ、提案例よりも本実施例の方が面積精度の点で優れているといえる。εrr1 とεrr2 の差を計算すると次式のようになる。
【0066】
【数13】
【0067】
上記の通り、n≧3、0<β<<1であるため、次の不等式が成り立つ。
【0068】
【数14】
【0069】
このことから、本実施例の誤差成分εrr2 は、図2の提案例の誤差成分εrrより低減されることがわかる。したがって、本実施例の半導体装置を例えば図9に示したバンドギャップ基準電源装置に用いる場合、Q1 とQ2 を所望のエミッタ面積比(1:n)に精度良く設定でき、両トランジスタQ1 ,Q2 のベース・エミッタ間電圧差ΔVBEを所望の値に正確に設定できる。
【0070】
なお、半導体装置の製造時には、図11に示すように、まず、n− 型半導体層1の主面(上面)の所定位置にp− イオンを注入後、アニール工程を経てこれを拡散し、ウェルとしてのp− 型拡散層2を形成する。この際、図11の如く、両トランジスタQ1 ,Q2 のベースBと、これらに隣接するCMOS5のウェルWの形成とを同時に行う。そして、CMOS5のウェルWの形状および面積と、両トランジスタQ1 ,Q2 のベースBの形状および面積とを同一に設定しておく。しかる後、p− 型拡散層2の主面(上面)の所定位置にn+ イオンを注入後、アニール工程を経てこれを拡散し、n+ 型拡散領域3を形成する。この際、両トランジスタQ1 ,Q2 のエミッタE1 ,E21,E22,…,E2nと、CMOS5のソース・ドレインS,Dの形成とを同時に行う。そして、演算増幅器A1(入力部)のCMOS5のソース・ドレインS,Dの形状および面積と、両トランジスタQ1 ,Q2 の個々のエミッタE1 ,E21,E22,…,E2nの形状および面積とを夫々同一に設定しておく。そうすると、両トランジスタQ1 ,Q2 をCMOS5の形成工程で同時に形成できるため、製造作業が非常に速く済み、製造コストを低減できる。そして、CMOS5のソース・ドレインの形状および面積と個々のQ1 のエミッタE1 およびQ2 の各エミッタE21,E22,…,E2nの形状および面積とを夫々同一に設定しているので、これらの半導体層の規格を統一でき、同様の形状の半導体層のうち、後から回路設計に基づいていずれのトランジスタのエミッタであるかを選択し回路構成できる。したがって、設計から完成までの納期を短縮できる。
【0071】
[第2の実施例]
図3はこの発明の第2の実施例の半導体装置のレイアウトを示す平面図である。第1の実施例では、一のエミッタ列領域10中において、Q1 のエミッタE1 をQ2 の片端部のエミッタE21に隣合う内側位置に配置していたが、この場合、E1 は片端部より少し内側に配置されているだけであるため、基板等のたわみ度合いが激しく、形状歪みの影響が更に内部に至る場合には、エミッタE1 の形状歪みを完全に防止できない可能性がある。そこで、本実施例では、エミッタE1 の形状歪みを完全に防止すべく、さらにQ1 のエミッタE1 をエミッタ列領域10の両端部から遠ざけるよう、前記エミッタE1 をエミッタ列領域10のほぼ中央部に配置している。具体的には、E1 をQ2 のエミッタのうちの約半分(m個)のエミッタE21〜E2mと、残りの約半分(n−m個)のエミッタE2(m+1)〜E2nで挟んだ配置としている。すなわち、エミッタE1 はエミッタ列領域10の片端部からm+1番目に配置される。ここで、nが偶数のとき、m=1/2n,nが奇数のときm=1/2(n−1)とする。そうすると、基板等のたわみ度合いが激しい場合でも、たわみが左右対象に発生するため、中央部の形状歪みはほとんどなく、故にエミッタE1 の形状歪みはほぼ完全に防止できる。したがって、第1の実施例に比べて、さらにQ1 とQ2 を所望のエミッタ面積比(1:n)に精度良く設定でき、両トランジスタQ1 ,Q2 のベース・エミッタ間電圧差ΔVBEを所望の値にさらに正確に設定できる。その他の構成、製造方法、作用および効果は第1の実施例と同様である。特に例えば図9に示したバンドギャップ基準電源装置に用いられるものである点で第1の実施例と同様である。
【0072】
[第3の実施例]
図4はこの発明の第3の実施例の半導体装置のレイアウトを示す平面図である。本実施例の半導体装置は、両トランジスタQ1 ,Q2 の内部抵抗値を軽減するため、さらにエミッタ面積を均等な割合で増大せしめるもので、第1の実施例および第2の実施例と異なり、二列のエミッタ列領域10a,10bを有する配列構成となっている。すなわち、Q1 は両列に一個づつ、すなわち二個のエミッタE11,E12を有しており、Q2 は一方の列にn個のエミッタE211 〜E2n1 を有し、他方の列にn個のエミッタE212 〜E2n2 を有している。すなわち、Q2 は2×n個のエミッタを有している。Q1 の両エミッタE11,E12は配線パターン12aにて互いに電気的に接続されている。また、Q2 の列同士で互いに対応するエミッタE211 とE212 、…、E2m1 とE2m2 、E2(m+1)1 とE2(m+1)2 、…、E2n1 とE2n2 は配線パターン12bにて互いに電気的に接続されている。さらに、一列目のエミッタ列領域10a,10bのQ2 のエミッタE211 、…、E2n1 は配線パターン11にて互いに電気的に接続されている。これにより、Q2 の全てのエミッタE211 〜E2n2 は電気的に接続される。そして、Q1 の一方の列のE11を、Q2 の同列のエミッタのうちの半分(m個)のエミッタE211 〜E2m1 と、残りの半分(n−m個)のエミッタE2(m+1)1 〜E2n1 で挟んだ配置としている。同様に、Q1 の他方の列のエミッタE12を、Q2 の同列のエミッタのうちの半分(m個)のエミッタE212 〜E2m2 と、残りの半分(n−m個)のエミッタE2(m+1)2 〜E2n2 で挟んだ配置としている。これにより、各トランジスタの内部抵抗値は、面積に反比例して低減され、具体的には、面積が二倍になった分、内部抵抗値は半減する。その他の構成および効果は第2の実施例と同様であり、特に例えば図9に示したバンドギャップ基準電源装置に用いられるものである点で第2の実施例と同様である。
【0073】
[第4の実施例]
図5はこの発明の第4の実施例の半導体装置を示す図である。本実施例の半導体装置は、両トランジスタQ1 ,Q2 の内部抵抗値を軽減するため、さらにエミッタ面積を均等な割合で増大せしめるもので、第3の実施例と異なり、三列以上のλ列のエミッタ列領域10a1 〜10aλを有する多列構成となっている。すなわち、Q1 は各エミッタ列領域10a1 〜10aλに一個づつ、すなわち合計λ個のエミッタE11,E12,…,E1 λを有しており、Q2 は各エミッタ列領域10a1 〜10aλにn個、例えば第1のエミッタ列領域10a1 〜10aλにn個のエミッタE211 〜E2n1 を有し、また例えば第λのエミッタ列領域10a1 〜10aλにn個のエミッタE21λ〜E2nλを有している。すなわち、Q2 は合計λ×n個のエミッタを有している。Q1 の両エミッタE11,E12,…,E1 λは配線パターン12aにて互いに電気的に接続されている。また、Q2 の列同士で互いに対応するエミッタE211 〜E21λ、…、E2m1 〜E2mλ、E2(m+1)1 〜E2(m+1)λ、…、E2n1 〜E2nλは配線パターン12bにて互いに電気的に接続されている。さらに、一列目のエミッタ列領域10a1 〜10aλのQ2 のエミッタE212 、…、E2n1 は配線パターン11にて互いに電気的に接続されている。これにより、Q2 の全てのエミッタE211 〜E2nλは電気的に接続される。そして、各エミッタ列領域10a1 〜10aλにおいて、Q1 のエミッタE11、E12、…、E1 λを、Q2 の夫々対応するエミッタ列領域10a1 〜10aλの約半分の数(m個)のエミッタE211 〜E2m1 、E212 〜E2m2 、…、E21λ〜E2mλと、残りの半分(n−m個)のエミッタE2(m+1)1 〜E2n1 、E2(m+1)2 〜E2n2 、…、E2(m+1)λ〜E2nλとで挟んだ配置としている。これにより、各トランジスタの内部抵抗値は、面積に反比例して低減され、具体的には、面積がλ倍になった分、内部抵抗値はほぼλ分の一に低減される。その他の効果は第2の実施例と同様であり、特に例えば図9に示したバンドギャップ基準電源装置に用いられるものである点で第2の実施例と同様である。
【0074】
[第5の実施例]
図6はこの発明の第5の実施例の半導体装置のレイアウトを示す平面図である。本実施例の半導体装置は、Q1 のエミッタE1 が縦横いずれの方向にも中央に位置するよう配置されたものである。すなわち、平面視略正方形のウェルとしてのベースBにおいて、平面視ロ字型の周囲部にQ2 のエミッタE21〜E28が配され、該Q2 のエミッタE21〜E28で囲まれた平面視中央部のみにQ1 のエミッタE1 が配されている。このように形成すると、Q1 のエミッタE1 は縦横いずれの方向に見ても端部に配されておらず、故にE1 のエミッタ面積を精度良く設定できる。その他の構成および効果は第3の実施例および第4の実施例と同様であり、特に例えば図9に示したバンドギャップ基準電源装置に用いられるものである点で第4の実施例と同様である。なお、本実施例では、3×3のマトリクス構成としているが、さらにエミッタ数の多いマトリクス構成としても良いことは言うまでもない。
【0075】
[第6の実施例]
図7はこの発明の第6の実施例の半導体装置のレイアウトを示す平面図である。本実施例の半導体装置は、Q1 ,Q2 の各エミッタE21〜E2 λ,E1 ,E2(λ+1) 〜E2nに夫々対応するベースB21〜B2 λ,B1 ,B2(λ+1) 〜B2nをエミッタごとに分離し、互いに隣合うベースB21〜B2 λ,B1 ,B2(λ+1) 〜B2nを離間させたものである。上記第1の実施例乃至第5の実施例の場合、各エミッタがウェルとしてのベース領域内に配置されるため、ウェル領域の境界から応力を少なからず受けている。そして、一個のベース領域内に複数のエミッタが配置される場合、ベースに対するエミッタの位置の相違によってエミッタの形状に誤差が生じる可能性がある。そこで、本実施例では、各エミッタE21〜E2 λ,E1 ,E2(λ+1) 〜E2nに対してウェルとしてのベースB21〜B2 λ,B1 ,B2(λ+1) 〜B2nを一体一に対応させることで、各エミッタE21〜E2 λ,E1 ,E2(λ+1) 〜E2nに対するの各ベースB21〜B2 λ,B1 ,B2(λ+1) 〜B2nの影響はほぼ均一になる。したがって、Q1 ,Q2 の各エミッタE21〜E2 λ,E1 ,E2(λ+1) 〜E2nだけでなく、Q1 ,Q2 のベースB1 ,ベースB21〜B2nの面積比(ベース面積比)についても精度を高め得るといった効果がある。さらに、本実施例では、Q1 のエミッタE1 およびベースB1 をエミッタ列領域10(またはベース列領域10)の中央に配しているので、応力の影響により基板等がたわんだとしても、Q1 のエミッタE1 およびベースB1 を端部に配置する場合に比べてエミッタ面積およびベース面積を夫々精度良く設定できる。なお、図7中の13はQ1 ,Q2 の全ベースB1 ,B21〜B2nを接続するための配線パターンである。その他の構成および効果は第1の実施例と同様であり、特に例えば図9に示したバンドギャップ基準電源装置に用いられるものである点で第1の実施例と同様である。なお、図7では、エミッタ列領域10の一例を示したものであり、第3の実施例乃至第5の実施例のように複数のエミッタ列領域を有していてもよい。
【0076】
[変形例]
(1)第1の実施例において、Q1 のエミッタE1 は単一にしか設けられていないが、一列のエミッタ列領域中に複数のエミッタE1 を配置してもよい。
【0077】
(2)上記各実施例の半導体装置は、図9に示すバンドギャップ基準電源装置に適用するものとして説明したが、その他の回路部品として適用するものであっても良い。
【0078】
(3)上記各実施例の半導体装置は、NPNトランジスタについてのものを例に説明したが、PNPトランジスタについてのものであってもよい。
【0087】
【発明の効果】
この発明の請求項1および請求項3によると、第1のトランジスタのエミッタを両端部以外の位置に配置しているので、共通のコレクタが応力等の影響を受けてたわみ、エミッタ列領域の列方向両端部のエミッタの形状歪みが生じても、第1のトランジスタのエミッタの形状歪みを低減できる。ここで、第2のトランジスタのエミッタに形状歪みが生じても、第2のトランジスタのエミッタの延べ面積を第1のトランジスタのエミッタの面積より大に設定しているため、第1のトランジスタのエミッタに形状歪みが生じる場合に比べて両エミッタの面積比の誤差が飛躍的に低減されるという効果がある。
【0088】
この発明の請求項2によると、第2のトランジスタのエミッタを複数個に分割して形成し、各第2のトランジスタのエミッタの個々の形状および面積を第1のトランジスタのエミッタの形状および面積に対して同一に設定しているので、各エミッタを拡散にて形成する際に面積誤差が生じても、個々の第2のトランジスタのエミッタおよび第1のトランジスタのエミッタに均一に拡散面積誤差が生じる。したがって、両トランジスタのエミッタ面積比の誤差を防止し、エミッタ面積比精度を高めることができるという効果がある。
【0089】
この発明の請求項4によると、第2のトランジスタのエミッタの延べ面積を第1のトランジスタのエミッタの面積の三倍以上に設定し、請求項16によると、第2のトランジスタのエミッタの個数を第1のトランジスタのエミッタの個数の三倍以上に設定しているので、第2のトランジスタのエミッタに形状歪みが生じても、第1ののトランジスタのエミッタに形状歪みが生じるよりは、エミッタの延べ面積に対するに形状歪みの割合を軽減できる、したがって、両トランジスタのエミッタ面積比の精度を向上できるという効果がある。
【0090】
この発明の請求項6および請求項7によると、第1のトランジスタのエミッタをエミッタ列領域の両端部から最も遠い中央部に配しているので、共通のコレクタが応力等の影響を受けてたわんだ場合でも、第1のトランジスタのエミッタの形状歪みを可及的に低減できるという効果がある。
【0091】
この発明の請求項8によると、エミッタ列領域を複数列状に形成しているので、第1のトランジスタのエミッタおよび第2のトランジスタのエミッタの面積を大にでき、したがって、両トランジスタについて各トランジスタに電流を流す際に内部抵抗を低減できる。したがって、消費電力を低減できるという効果がある。
【0092】
この発明の請求項9によると、第1のトランジスタのベースを対応するエミッタごとに独立形成し、第2のトランジスタのベースを対応する個々のエミッタごとに独立形成し、第2のトランジスタの個々のベースの形状および面積を第1のトランジスタのベースの形状および面積と同一に設定しているので、共通のコレクタが応力等の影響を受けてたわんでも、第1のトランジスタのベースに対する第1のトランジスタのエミッタ、および第2のトランジスタのベースに対する第2のトランジスタのエミッタの形状歪みの割合をほぼ均一にでき、これらの面積比の精度を向上できるという効果がある。
【0093】
この発明の請求項10によると、製造時に、第1のトランジスタ、第2のトランジスタおよびMOSFETを同様のマスク工程を経て略同一手順で形成でき、製造コストを軽減できるという効果がある。
【0094】
この発明の請求項11によると、MOSFETのウェルの形状および面積と第1のトランジスタのベースおよび第2のトランジスタのベースの形状および面積とを同一に設定し、MOSFETのソース・ドレインの形状および面積と個々の第1のトランジスタのエミッタおよび第2のトランジスタのエミッタの形状および面積とを夫々同一に設定しているので、これらの半導体層の規格を統一でき、同様の形状の半導体層のうち、後から回路設計に基づいていずれのトランジスタのエミッタであるかを選択し回路構成できる。したがって、設計から完成までの納期を短縮できるという効果がある。
【図面の簡単な説明】
【図1】この発明第1の実施例の半導体装置のレイアウトを示す平面図である。
【図2】他の提案例の半導体装置のレイアウトを示す平面図である。
【図3】この発明第2の実施例の半導体装置のレイアウトを示す平面図である。
【図4】この発明第3の実施例の半導体装置のレイアウトを示す平面図である。
【図5】この発明第4の実施例の半導体装置のレイアウトを示す平面図である。
【図6】この発明第5の実施例の半導体装置のレイアウトを示す平面図である。
【図7】この発明第6の実施例の半導体装置のレイアウトを示す平面図である。
【図8】第1の従来例のバンドギャップ基準電源装置の基本回路図である。
【図9】演算増幅器を用いた第2の従来例のバンドギャップ基準電源装置の回路図である。
【図10】各従来例における半導体装置のレイアウトを示す平面図である。
【図11】CMOS構造のバンドギャップ基準電源装置を示す断面図である。
【図12】第2の従来例の半導体装置のレイアウトを示す平面図である。
【符号の説明】
1 第1の半導体層
2 第2の半導体層
E1 第3の半導体層
E21〜E2n 第4の半導体層
Q1 第1のトランジスタ
Q2 第2のトランジスタ
10 列領域
E11,E12 第3の半導体層
10a,10b 列領域
E211 〜E2n2 第4の半導体層
E11〜E1 λ 第3の半導体層
E211 〜E2nλ 第4の半導体層
10a1 〜10aλ 列領域
E21〜E28 第4の半導体層
Claims (11)
- 半導体集積回路上で安定な基準電圧を得るためのバンドギャップ基準電源装置であって、
第1のトランジスタと、
該第1のトランジスタに対してベース共通かつコレクタ共通とされエミッタ面積が第1のトランジスタより所定倍とされる第2のトランジスタと、
前記第1のトランジスタおよび第2のトランジスタのベースにベース電圧を印加する入力部とを備え、
前記第1のトランジスタおよび前記第2のトランジスタは共通のコレクタ層を有し、
前記第1のトランジスタは、
前記コレクタ層の主面に形成されるベース層と、
該ベース層の主面の所定領域に拡散形成されるエミッタ層とを備え、
前記第2のトランジスタは、
前記コレクタ層の主面に形成されるベース層と、
該ベース層の主面の所定領域に拡散形成されるエミッタ層とを備え、
前記第2のトランジスタのエミッタ層の延べ面積は前記第1のトランジスタのエミッタ層の面積より大に設定され、
前記第1のトランジスタのエミッタ層および前記第2のトランジスタのエミッタ層は少なくとも一列以上のエミッタ列領域内に互いに離間して配置され、
前記第1のトランジスタのエミッタ層は前記エミッタ列領域内の列方向端部を除く中間位置に配置されるバンドギャップ基準電源装置。 - 前記第2のトランジスタのエミッタ層は、該第2のトランジスタの各エミッタ層の個々の形状および面積が前記第1のトランジスタのエミッタ層の形状および面積に対して同一に設定されるよう複数個に分割して形成される、請求項1記載のバンドギャップ基準電源装置。
- 半導体集積回路上で安定な基準電圧を得るためのバンドギャップ基準電源装置であって、
第1のトランジスタと、
該第1のトランジスタに対してベース共通かつコレクタ共通とされエミッタ面積が第1のトランジスタより所定倍とされる第2のトランジスタと、
前記第1のトランジスタおよび第2のトランジスタのベースにベース電圧を印加する入力部とを備え、
前記第1のトランジスタおよび前記第2のトランジスタは共通のコレクタ層を有し、
前記第1のトランジスタは、
前記コレクタ層の主面に形成されるベース層と、
該ベース層の主面の所定領域に拡散形成されるエミッタ層とを備え、
前記第2のトランジスタは、
前記コレクタ層の主面に形成されるベース層と、
該ベース層の主面の所定領域に拡散形成される複数個のエミッタ層とを備え、
前記第1のトランジスタのエミッタ層および前記第2のトランジスタのエミッタ層は少なくとも一列以上のエミッタ列領域内に互いに離間して配置され、
前記第1のトランジスタのエミッタ層は両側が前記第2のトランジスタのエミッタ層に挟まれて配置されるバンドギャップ基準電源装置。 - 前記第2のトランジスタのエミッタ層の延べ面積は前記第1のトランジスタのエミッタ層の面積の三倍以上に設定される、請求項1または請求項3記載のバンドギャップ基準電源装置。
- 前記第2のトランジスタのエミッタ層の個数は前記第1のトランジスタのエミッタ層の個数の三倍以上に設定される、請求項2または請求項3記載のバンドギャップ基準電源装置。
- 前記第1のトランジスタのエミッタ層は前記エミッタ列領域の中央部 に配置される、請求項1、請求項2または請求項3記載のバンドギャップ基準電源装置。
- 前記第1のトランジスタのエミッタ層は複数個の前記第2のトランジスタのエミッタ層のうちの約半数づつの前記第2のトランジスタのエミッタ層で挟まれて配置される、請求項2記載のバンドギャップ基準電源装置
。 - 前記エミッタ列領域は複数列状に形成される、請求項1、請求項2、請求項3、請求項4、請求項5、請求項6または請求項7記載のバンドギャップ基準電源装置。
- 前記第1のトランジスタおよび前記第2のトランジスタののベース層は前記第1のトランジスタおよび前記第2のトランジスタの個々のエミッタ層ごとに独立形成され、
前記第1のトランジスタおよび前記第2のトランジスタの各エミッタ層の形状および面積は互いに同一に設定される、請求項2、請求項3、請求項4、請求項5、請求項6、請求項7または請求項8記載のバンドギャップ基準電源装置。 - 前記入力部は、共通の前記コレクタ層の主面で前記第1のトランジスタまたは前記第2のトランジスタの側方に配置されるMOSFETを有し、
該MOSFETは、
前記コレクタ層の主面上に形成される前記各ベース層と同時に形成されるウェルと、
該ウェルの主面の所定領域に前記各エミッタ層と同時に拡散形成されるソース・ドレインとを備える、請求項1、請求項2、請求項3、請求項4、請求項5、請求項6、請求項7、請求項8または請求項9記載のバンドギャップ基準電源装置。 - 前記ウェルの形状および面積と、前記第1のトランジスタおよび前記第2のトランジスタの前記各ベース層の形状および面積とは同一に設定され、
前記ソース・ドレインの形状および面積と前記第1のトランジスタおよび第2のトランジスタの個々のエミッタ層の形状および面積とは夫々同一に設定される、請求項10記載のバンドギャップ基準電源装置。
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