JP3106562B2 - 下地固定式セミカスタムｌｓｉ - Google Patents
下地固定式セミカスタムｌｓｉInfo
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- JP3106562B2 JP3106562B2 JP03183505A JP18350591A JP3106562B2 JP 3106562 B2 JP3106562 B2 JP 3106562B2 JP 03183505 A JP03183505 A JP 03183505A JP 18350591 A JP18350591 A JP 18350591A JP 3106562 B2 JP3106562 B2 JP 3106562B2
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- JP
- Japan
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- resistance
- resistors
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- ratio
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Description
【０００１】
【産業上の利用分野】本発明は、下地固定式セミカスタ
ムＬＳＩに関するものである。
ムＬＳＩに関するものである。
【０００２】
【従来の技術】セットメーカーにとって、開発期間の短
縮，セットの小型・軽量化や、コストの低減、さらに独
自の機能や性能によって他社との差別化を図ることが課
題となっている。
縮，セットの小型・軽量化や、コストの低減、さらに独
自の機能や性能によって他社との差別化を図ることが課
題となっている。
【０００３】この差別化の実現手段として、セミカスタ
ムＬＳＩは年々大幅に延びている。最近ではデジタル信
号処理回路に加え、アナログ信号処理回路の需要も高ま
っている。
ムＬＳＩは年々大幅に延びている。最近ではデジタル信
号処理回路に加え、アナログ信号処理回路の需要も高ま
っている。
【０００４】セミカスタムＬＳＩは大別してスタンダー
ドセル方式と下地固定方式に分けられる。
ドセル方式と下地固定方式に分けられる。
【０００５】スタンダードセル方式は、あらかじめ基本
素子，基本機能ブロック等を用意し、それを手動及び最
近ＣＡＤ化が進んできた自動レイアウトシステムで配
置，配線し、レイアウト設計を完成させるものである。
素子，基本機能ブロック等を用意し、それを手動及び最
近ＣＡＤ化が進んできた自動レイアウトシステムで配
置，配線し、レイアウト設計を完成させるものである。
【０００６】下地固定方式は、決められた場所に素子を
配置して、拡散工程まですませたウェハーを用意してお
き、それぞれの製品ごとに自動配線ツール及び手動で配
線を行い、配線工程以降を行うものでデジタル回路対応
のゲートアレーはこの方式である。
配置して、拡散工程まですませたウェハーを用意してお
き、それぞれの製品ごとに自動配線ツール及び手動で配
線を行い、配線工程以降を行うものでデジタル回路対応
のゲートアレーはこの方式である。
【０００７】上記のごとくスタンダードセル方式は用意
するブロックとの兼ね合いもあるが、電気的特性上精度
の良いＩＣを完成させることができる。
するブロックとの兼ね合いもあるが、電気的特性上精度
の良いＩＣを完成させることができる。
【０００８】しかしながら、拡散工程以降はフルカスタ
ム品と何ら変りなく、ＴＡＴ上有利さはあまりない。
ム品と何ら変りなく、ＴＡＴ上有利さはあまりない。
【０００９】これに対し、下地固定方式は拡散の途中工
程までは、共通のウェハーを用いるため、製品ごとには
配線工程以降を行えば良く、ＴＡＴ上有利であり、開発
費も安価である。しかしながら使用素子が限定されるた
め、不具合も生じる。
程までは、共通のウェハーを用いるため、製品ごとには
配線工程以降を行えば良く、ＴＡＴ上有利であり、開発
費も安価である。しかしながら使用素子が限定されるた
め、不具合も生じる。
【００１０】特にアナログアレー（アナログ回路を構成
するためのアレー、一般にはバイポーラ素子で構成され
ている。）で電気的特性を得るための抵抗値が問題であ
る。
するためのアレー、一般にはバイポーラ素子で構成され
ている。）で電気的特性を得るための抵抗値が問題であ
る。
【００１１】従来技術を図２にて説明する。図２
（ａ），（ｂ）ではバイポーラ素子を基本としたアナロ
グアレーの例である。図２（ａ）に示すように、素子は
図２（ｂ）に示す等価回路を構成するために、基本抵抗
列１と、ＰＮＰトランジスタ列２と、ＮＰＮトランジス
タ列３と、コンデンサ列４とを内在している。図２
（ａ）でＣはコレクタ、Ｂはヘルス、Ｅはエミッタを示
す。
（ａ），（ｂ）ではバイポーラ素子を基本としたアナロ
グアレーの例である。図２（ａ）に示すように、素子は
図２（ｂ）に示す等価回路を構成するために、基本抵抗
列１と、ＰＮＰトランジスタ列２と、ＮＰＮトランジス
タ列３と、コンデンサ列４とを内在している。図２
（ａ）でＣはコレクタ、Ｂはヘルス、Ｅはエミッタを示
す。
【００１２】ここで、図２のようなコンパレータの一部
をレイアウトで再現すると、基本抵抗列１が５ＫΩと仮
定すると、１６ＫΩは７本，１４ＫΩは７本，１２ＫΩ
は６本，７ＫΩは５本用いて所望の抵抗を作っている。
をレイアウトで再現すると、基本抵抗列１が５ＫΩと仮
定すると、１６ＫΩは７本，１４ＫΩは７本，１２ＫΩ
は６本，７ＫΩは５本用いて所望の抵抗を作っている。
【００１３】このように従来技術では１本の基本抵抗を
基準に直列及び並列接続し、所望の抵抗を得ていた。ま
た、抵抗値は一般レベルで数十Ωより数十ＫΩまでカバ
ーする必要があるが、これでは膨大な抵抗数を用意する
必要があり不適当である。
基準に直列及び並列接続し、所望の抵抗を得ていた。ま
た、抵抗値は一般レベルで数十Ωより数十ＫΩまでカバ
ーする必要があるが、これでは膨大な抵抗数を用意する
必要があり不適当である。
【００１４】その対応策として従来では１本の基本抵抗
でカバーできない抵抗値は、異なった拡散抵抗で同様に
用意した基本抵抗を用意している。つまり例を示すと、
５ＫΩ基本のＰ-拡散抵抗と５００Ω基本のＰ（プラ
ス）拡散抵抗として、高抵抗値は５ＫΩ抵抗で、低抵抗
値は５００Ωの抵抗を用いて、それらを直列，並列で所
望の抵抗帯をカバーしているのが現状の技術である。
でカバーできない抵抗値は、異なった拡散抵抗で同様に
用意した基本抵抗を用意している。つまり例を示すと、
５ＫΩ基本のＰ-拡散抵抗と５００Ω基本のＰ（プラ
ス）拡散抵抗として、高抵抗値は５ＫΩ抵抗で、低抵抗
値は５００Ωの抵抗を用いて、それらを直列，並列で所
望の抵抗帯をカバーしているのが現状の技術である。
【００１５】
【発明が解決しようとする課題】下地固定式の抵抗は、
１本の基本抵抗もしくは異なる工程の基本抵抗の組み合
わせで、それらを直列または並列またはそれらの組み合
わせで所望の抵抗を得ていた。
１本の基本抵抗もしくは異なる工程の基本抵抗の組み合
わせで、それらを直列または並列またはそれらの組み合
わせで所望の抵抗を得ていた。
【００１６】しかしながら、必要な抵抗値を得るにあた
り、場合によっては使用本数が膨大となってしまう問題
があった。
り、場合によっては使用本数が膨大となってしまう問題
があった。
【００１７】また本数を制限すると、任意の抵抗値が得
られず、回路の電気的特性が犠牲になる場合もある。
られず、回路の電気的特性が犠牲になる場合もある。
【００１８】アナログ回路では、特にこの基本抵抗の設
計が重要である。また異なる工程の抵抗同士の相対比は
得られない不具合があった。それは、不純物濃度の相違
による温度係数の違い、工程の違いによる電源電圧特性
の違いに原因がある。
計が重要である。また異なる工程の抵抗同士の相対比は
得られない不具合があった。それは、不純物濃度の相違
による温度係数の違い、工程の違いによる電源電圧特性
の違いに原因がある。
【００１９】以上の事柄を考慮して精度を要する回路を
アナログアレーで再現するとき、一方の抵抗のみに偏っ
た使用となってしまい、アナログアレーに内在する抵抗
を有効に使用しきれない問題があった。
アナログアレーで再現するとき、一方の抵抗のみに偏っ
た使用となってしまい、アナログアレーに内在する抵抗
を有効に使用しきれない問題があった。
【００２０】本発明の目的は、前記課題を解決した下地
固定式セミカスタムＬＳＩを提供することにある。
固定式セミカスタムＬＳＩを提供することにある。
【００２１】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る下地固定式セミカスタムＬＳＩは、同
一工程で製作されると共に、２進数の比で抵抗値を設定
した複数の抵抗体を素子アレイに対応させて備えたもの
である。また２進数の比で設定した複数の抵抗体が、抵
抗長あるいは抵抗幅、もしくは抵抗長と抵抗幅とで設定
するものである。
め、本発明に係る下地固定式セミカスタムＬＳＩは、同
一工程で製作されると共に、２進数の比で抵抗値を設定
した複数の抵抗体を素子アレイに対応させて備えたもの
である。また２進数の比で設定した複数の抵抗体が、抵
抗長あるいは抵抗幅、もしくは抵抗長と抵抗幅とで設定
するものである。
【００２２】
【作用】本発明では、抵抗の値を２進数に従い配置す
る、すなわち抵抗比を１：２：４：８…とすることで使
用抵抗を最小限にとどめるようにしたものである。
る、すなわち抵抗比を１：２：４：８…とすることで使
用抵抗を最小限にとどめるようにしたものである。
【００２３】
【実施例】以下、本発明の実施例を図により説明する。
【００２４】（実施例１）図１及び図４（Ａ）は、本発
明の実施例１を示す模式図、図３は、従来例を示した図
２の回路を本発明による抵抗を用いてレイアウトした例
を示す図である。
明の実施例１を示す模式図、図３は、従来例を示した図
２の回路を本発明による抵抗を用いてレイアウトした例
を示す図である。
【００２５】図１及び図４（Ａ）において、本実施例で
は、抵抗値は１本の基本抵抗を用いるのではなく、１：
２：４：８…というように抵抗Ｒ1，Ｒ2，Ｒ3，Ｒ4の値
を２進法に従い設定し、これらを接続して所望の抵抗値
を得るようにしたものである。
は、抵抗値は１本の基本抵抗を用いるのではなく、１：
２：４：８…というように抵抗Ｒ1，Ｒ2，Ｒ3，Ｒ4の値
を２進法に従い設定し、これらを接続して所望の抵抗値
を得るようにしたものである。
【００２６】すなわち、本発明では最少の本数の抵抗Ｒ
1，Ｒ2，Ｒ3，Ｒ4で所望の抵抗値を得ることが可能とし
たものである。
1，Ｒ2，Ｒ3，Ｒ4で所望の抵抗値を得ることが可能とし
たものである。
【００２７】図３は、抵抗列１ａの抵抗幅を一定にし、
その抵抗長を２倍，４倍，８倍にした例である。当然、
精度を要する抵抗は拡散横広がり等を考慮し、抵抗比
２：４：８となるように抵抗長を決めても良い。
その抵抗長を２倍，４倍，８倍にした例である。当然、
精度を要する抵抗は拡散横広がり等を考慮し、抵抗比
２：４：８となるように抵抗長を決めても良い。
【００２８】（実施例２）図４（Ｂ）は、本発明の実施
例２を示す図である。
例２を示す図である。
【００２９】実施例２では、抵抗Ｒ1，Ｒ2，Ｒ3，Ｒ4の
抵抗長を一定にし、その抵抗幅を抵抗比に合わせ２倍，
４倍，８倍に設定した場合である。
抵抗長を一定にし、その抵抗幅を抵抗比に合わせ２倍，
４倍，８倍に設定した場合である。
【００３０】当然ながら、本例でも精度を要する場合は
拡散横広がり等を考慮し、抵抗幅を決めれば良い。実施
例１，２を組み合わせることも可能である。前途のごと
く従来技術では、小さな値より大きな値の抵抗値を異な
る工程の基本抵抗を用いていたため、それぞれ相対比を
もたせることはできなかった。
拡散横広がり等を考慮し、抵抗幅を決めれば良い。実施
例１，２を組み合わせることも可能である。前途のごと
く従来技術では、小さな値より大きな値の抵抗値を異な
る工程の基本抵抗を用いていたため、それぞれ相対比を
もたせることはできなかった。
【００３１】本発明では、２進法に従い設計すれば、工
程が同じであるから相対比はとれる。
程が同じであるから相対比はとれる。
【００３２】例えば、２0〜２8まで用意し、基本抵抗２
0＝１００Ωとすれば、２8＝２５．６ＫΩの抵抗の相対
比がとれる。
0＝１００Ωとすれば、２8＝２５．６ＫΩの抵抗の相対
比がとれる。
【００３３】この場合、一方の抵抗長が長くなる可能性
がある。相対精度との兼ね合いもあるが、図５に示す実
施例のごとく折り曲げた抵抗を用いても良い。
がある。相対精度との兼ね合いもあるが、図５に示す実
施例のごとく折り曲げた抵抗を用いても良い。
【００３４】また、図６に示す実施例のごとく抵抗長，
抵抗幅をミックスし、２進数比の抵抗を配置することも
可能である。
抵抗幅をミックスし、２進数比の抵抗を配置することも
可能である。
【００３５】この場合は抵抗領域をさらに有効に使用で
きる例である。以上アナログアレーの場合で説明した
が、当然ながらゲートアレーに適用することも可能であ
ることは言うまでもない。
きる例である。以上アナログアレーの場合で説明した
が、当然ながらゲートアレーに適用することも可能であ
ることは言うまでもない。
【００３６】また抵抗の異なる特性を得るため、２種以
上の異なった工程での抵抗を用意する場合も、同様に本
発明のごとくそれぞれ２進数の比で設計すれば、最少の
本数で構成することができる。
上の異なった工程での抵抗を用意する場合も、同様に本
発明のごとくそれぞれ２進数の比で設計すれば、最少の
本数で構成することができる。
【００３７】また、使用する抵抗は、Ｐ型，Ｎ型半導体
どちらで構成しても良い。また本発明による抵抗配置は
抵抗として用いない場合、つまりビット調整用素子とし
て用いる場合でも適用される。
どちらで構成しても良い。また本発明による抵抗配置は
抵抗として用いない場合、つまりビット調整用素子とし
て用いる場合でも適用される。
【００３８】
【発明の効果】以上説明したように本発明によれば、最
少の抵抗本数でいかなる抵抗値も設計できる。
少の抵抗本数でいかなる抵抗値も設計できる。
【図１】本発明の実施例１を示す模式図である。
【図２】従来例を用いた下地固定式素子配置例を示す図
である。
である。
【図３】本発明を用いた下地固定式素子配置例を示す図
である。
である。
【図４】（Ａ）は、本発明の実施例１を示す模式図であ
る。（Ｂ）は、本発明の実施例２を示す模式図である。
る。（Ｂ）は、本発明の実施例２を示す模式図である。
【図５】本発明の実施例３を示す模式図である。
【図６】本発明の実施例４を示す模式図である。
Ｒ1，Ｒ2，Ｒ3，Ｒ4 抵抗
Claims (2)
- 【請求項１】 同一工程で製作されると共に、２進数の
比で抵抗値を設定した複数の抵抗体を素子アレイに対応
させて備えたことを特徴とする下地固定式セミカスタム
ＬＳＩ。 - 【請求項２】 ２進数の比で設定した複数の抵抗体が、
抵抗長あるいは抵抗幅、もしくは抵抗長と抵抗幅とで設
定することを特徴とする請求項１に記載の下地固定式セ
ミカスタムＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03183505A JP3106562B2 (ja) | 1991-06-28 | 1991-06-28 | 下地固定式セミカスタムｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03183505A JP3106562B2 (ja) | 1991-06-28 | 1991-06-28 | 下地固定式セミカスタムｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513685A JPH0513685A (ja) | 1993-01-22 |
| JP3106562B2 true JP3106562B2 (ja) | 2000-11-06 |
Family
ID=16137011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03183505A Expired - Fee Related JP3106562B2 (ja) | 1991-06-28 | 1991-06-28 | 下地固定式セミカスタムｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3106562B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101454107B (zh) * | 2006-05-29 | 2013-03-27 | 平克塞莫系统有限公司 | 对工件或元件进行温度处理的方法和装置 |
| CN103056473B (zh) * | 2013-01-07 | 2015-08-26 | 山东高唐杰盛半导体科技有限公司 | 一种连续式真空焊接炉及其焊接方法 |
-
1991
- 1991-06-28 JP JP03183505A patent/JP3106562B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101454107B (zh) * | 2006-05-29 | 2013-03-27 | 平克塞莫系统有限公司 | 对工件或元件进行温度处理的方法和装置 |
| CN103056473B (zh) * | 2013-01-07 | 2015-08-26 | 山东高唐杰盛半导体科技有限公司 | 一种连续式真空焊接炉及其焊接方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0513685A (ja) | 1993-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |