KR0183014B1 - 마스터슬라이스 방식의 반도체 직접회로 장치 및 그 제조방법 - Google Patents

마스터슬라이스 방식의 반도체 직접회로 장치 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

마스터 슬라이스 방식의 반도체 집적 회로 장치 및 그 제조 방법
제1도는 본원 발명의 일실시예에 대한 측단면도.
* 도면의 주요부분에 대한 부호의 설명
13 : 반도체 기체 15 : NPN 바이폴라 트랜지스터 소자
16 : PNP 바이폴라 트랜지스터 소자 18 : MIS 용량 소자
22 : 저항 소자 24 : 배선
본원의 발명은 기본 소자로서 바이폴라 트랜지스터 소자를 포함하고 있는 마스터 슬라이스 방식의 반도체 집적 회로 장치 및 그 제조 방법에 관한 것이다.
권리범위 제 1 항의 발명은 상기와 같은 마스터 슬라이스 방식의 반도체 집적 회로 장치에 있어서, 최소한 사용되지 않는 바이폴라 트랜지스터 소자상에 저항 소자를 형성함으로써, 저항 소자 이외의 기본 소자의 집적도를 높일 수 있게 한 것이다.
권리범위 제 2 항의 발명은 상기와 같은 마스터 슬라이스 방식의 반도체 집적 회로 장치의 제조 방법에 있어서, 회로의 설계 공정후, 또는 기본 소자에 대한 배선 공정전에 저항 소자를 형성함으로써 저항 소자 이외의 기본 소자의 집적도를 높일 수 있으며, 기본 소자의 전체적인 사용율을 높일 수 있고, 또한 회로의 레이아웃(lay-out)도 용이하게 할 수 있게 한 것이다.
바이폴라 트랜지스터 소자를 사용하는 회로에서는, 저항 소자도 동시에 사용되는 것이 일반적이다. 또한 마스터 슬라이스 방식의 큰 목적중 하나는 웨이퍼 고정의 단축 이다.
이 때문에 기본소자로서 바이폴라 트랜지스터 소자를 포함하고 있는 종래의 마스터 슬라이스에서는 저항 소자도 확산저항으로서 반도체 기판중에 만들어졌다.
또한, 기본 소자로서 바이폴라 트랜지스터 소자를 포함하고 있는 마스터 슬라이스로서는 바이폴라 마스터 슬라이스, Bi-MOS 마스터 슬라이스, Bi-CMOS 마스터 슬라이스(예컨대, 닛께이 엘렉트로닉스 1988. 4. 18(No. 445) P.227-241)등이 있는데, 어느것이나 모두 상술한 바와 같은 구성을 가지고 있다.
그런데, 저항 소자가 확산 저항으로서 반도체 기판중에 만들어져 있으면 저항 소자 이외의 기본 소자의 집적도는 당연히 떨어진다.
또, 저항 소자가 확산 저항으로서 반도체 기판중에 만들어져 있으면 저항 소자의 배치나 저항값 등을 각각의 회로에 대해서 최적화할 수 없다. 이 때문에, 예컨대, 회로 기술상의 1개의 저항 소자를 실현하기 위해서 마스터 슬라이스에서는 수개의 저항 소자가 필요해진다. 이결과, 저항 소자와 그 이외의 기본 소자와의 사용율의 균형이 무너지고, 기본 소자의 전체적인 사용율이 낮아진다.
또, 저항 소자의 배치나 저항값 등을 각각의 회로에 대해서 최적화할 수 없으므로 회로의 레이아웃이 용이하지 않다.
권리범위 제 1 항의 마스터 슬라이스 방식의 반도체 집적 회로 장치에는, 적어도 사용되고 있지 않은 바이폴라 트랜지스터 소자(16)상에 저항 소자(22)가 형성되어 있다.
권리범위 제 2 항의 마스터 슬라이스 방식의 반도체 집적 회로 장치의 제조 방법에선 회로의 설계 공정후 또는 기본 소자(15, 18)에 대한 배선 공정전에 저항소자(22)를 형성하고 있다.
권리범위 제 1 항의 마스터 슬라이스 방식의 반도체 집적 회로 장치에서 반도체 기판(13)중에는 저항 소자가 형성되어 있지 않아도 된다.
권리범위 제 2 항의 마스터 슬라이스 방식의 반도체 집적 회로 장치의 제조 방법에선 사용하지 않는 바이폴라 트랜지스터 소자(16)상에도 저항 소자(22)를 형성할 수 있으므로 반도체 기판(13)중에는 저항 소자를 형성하지 않도록 할 수 있다.
또, 반도체 기판(13)중에 형성되어 있는 기본 소자(15, 16, 18)에 영향을 끼치지 않는 저항 소자(22)의 배치나 저항값 등을 결정할 수 있으므로, 이것들을 각각의 회로에 대해서 최적화할 수 있다.
이하, 바이폴라 마스터 슬라이스 방식의 반도체 집적 회로 장치에 적용한 본 발명의 제 1 실시예를 도면을 참조로 설명한다.
본 실시예의 마스터 슬라이스는 P형의 반도체 기판(11) 및 N형의 에피텍셜층(12)으로 이루어진 반도체 기판(13)중에 또는 소자 분리영역(14)에 에워싸여 있는 영역에 NPN 바이폴라 트랜지스터 소자(15), PNP 바이폴라 트랜지스터 소자(16), SiN 막으로 이루어진 유전체막(17)을 갖는 MIS 용량 소자(18)등이 형성되어 있다.
그러나, 저항 소자는 형성되어 있지 않으며 또, 반도체 기판(13)의 표면은 SiO2막으로 이루어진 절연막(21)에 의해 덮혀 있으며, 이 절연막(21)에는 또한 전극창도 형성되어 있지 않다.
본 실시예에서는 이같은 상태의 마스터 슬라이스에 기준해서 회로 설계를 행하며, 예컨대 PNP 바이폴라 트랜지스터 소자(16)를 사용하지 않으면, 이 PNP 바이폴라 트랜지스터 소자(16)나 소자 분리 영역(14)상의 절연막(21)내에 다결정 Si 층을 이루는 저항 소자(22)를 형성한다.
이 저항 소자(22)는 절연막(21)내에 형성되므로 다음에 형성하는 배선의 장애가 되지 않는한, 반도체 기판(13)중에 이미 형성되어 있는 소자(15, 16, 18)에 영향을 끼침이 없이, 임의의 위치에 배치할 수 있다.
또, 저항 소자(22)의 길이나 폭을 자유로 결정할 수 있고, 저항 소자(22) 형성시 불순물의 투입량을 부분적으로 변화시킬 수 있으므로, 저항 소자(22)의 저항 값도 자유로이 결정할 수 있다.그후, 사용 소자에 대한 전극창(23)을 개구하고, 또한 배선(24)을 형성한다.
이상과 같은 본 실시예에선, 반도체 기판(13) 중에는 저항 소자가 형성되어 있지 않아도 된다. 따라서, 저항 소자(22)와 다른 소자(15, 16, 18)와의 개수 비에도 의하지만, 저항 소자(22)가 반도체 기판(13)중에 형성되어 있는 경우에 비해서 소자(15, 16, 18)의 밀도를 통상은 2배 이상으로 높힐 수 있다.
또, 저항 소자(22)의 배치나 저항값등을 개개의 회로에 대해서 최적화할 수 있으므로 회로의 레이아웃도 용이하다.
또한, 이상의 본 실시예는 바이폴라 마스터 슬라이스 방식의 반도체 집적 회로 장치에 본원의 발명을 적용한 것인데, Bi-MOS 마스터 슬라이스 방식이나 Bi-CMOS 마스터 슬라이스 방식등의 반도체 집적 회로에도 본원의 발명을 적용할 수 있다.
권리범위 제 1 항의 마스터 슬라이스 방식의 반도체 집적 회로 장치는 반도체 기판중에는 저항 소자가 형성되어 있지 않아도 되므로 저항 소자 이외의 기본 소자의 집적도를 높힐 수 있다.
권리범위 제 2 항의 마스터 슬라이스 방식의 반도체 집적 회로 장치의 제조 방법에서 반도체 기판중에는 저항 소자를 형성하지 않도록 할 수 있으므로 저항 소자 이외의 기본 소자의 집적도를 높힐 수 있다.
또, 저항 소자의 배치나 저항값 등을 각각의 회로에 대해서 최적화할 수 있으므로 기본 소자의 전체적인 사용율을 높일 수 있고 회로의 레이아웃도 용이하다.

Claims (2)

  1. 기본 소자로서 바이폴라 트랜지스터 소자를 포함하고 있는 마스터 슬라이스 방식의 반도체 집적 회로 장치에 있어서, 적어도 사용되고 있지 않은 상기 바이폴라 트랜지스터 소자상에 저항 소자가 형성되어 있는 마스터 슬라이스 방식의 반도체 집적 회로 장치.
  2. 기본 소자로서 바이폴라 트랜지스터 소자를 포함하고 있는 마스터 슬라이스 방식의 반도체 집적 회로 장치의 제조 방법에 있어서, 회로의 설계 공정후 또는 상기 기본 소자에 대한 배선 공정전에 저항 소자를 형성하는 마스터 슬라이스 방식의 반도체 집적 회로 장치 제조 방법.
KR1019900001392A 1989-02-10 1990-02-06 마스터슬라이스 방식의 반도체 직접회로 장치 및 그 제조방법 KR0183014B1 (ko)

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