JP2653046B2 - リニアアレイ - Google Patents
リニアアレイInfo
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- 229920005591 polysilicon Polymers 0.000 description 9
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 発明の目的 （産業上の利用分野） この発明は半導体集積回路に係り、詳しくはマスタス
ライス方式のリニアアレイに関するものである。
ライス方式のリニアアレイに関するものである。
（従来の技術） アナログ信号を取扱うリニアアレイでは、電圧値の制
御、判定のために、その内部に高精度の基準電圧を得る
基準電圧回路を設けている。この基準電圧回路を構成す
るトランジスタ、抵抗等はチップ上に特殊な１ブロック
として配置されるとともに、面積的にも相当のものを占
有している。
御、判定のために、その内部に高精度の基準電圧を得る
基準電圧回路を設けている。この基準電圧回路を構成す
るトランジスタ、抵抗等はチップ上に特殊な１ブロック
として配置されるとともに、面積的にも相当のものを占
有している。
（発明が解決しようとする問題点） ところが、このブロックは特殊であることから他の別
回路に組み直すことができず、基準電圧回路を必要とし
ない場合にはこのブロックは全くのデッドスペースとな
り、リニアアレイの素子利用効率が低下するという問題
点がある。
回路に組み直すことができず、基準電圧回路を必要とし
ない場合にはこのブロックは全くのデッドスペースとな
り、リニアアレイの素子利用効率が低下するという問題
点がある。
この発明は基準電圧回路を必要としない場合に、チッ
プ上のデッドスペースを最小限にして素子利用効率を向
上できるリニアアレイを提供するものである。
プ上のデッドスペースを最小限にして素子利用効率を向
上できるリニアアレイを提供するものである。
発明の構成 （問題点を解決するための手段） この発明は上記目的を達成するためになされたもので
あり、多数のトランジスタにより構成したトランジスタ
アレイを複数列設するとともに、トランジスタアレイの
一側に、トランジスタアレイを構成するトランジスタの
エミッタ面積よりもエミッタ面積の大きいペア特性に優
れたトランジスタを設け、前記ペア特性に優れたトラン
ジスタは、基準電圧回路の一部を形成可能であるととも
に、トランジスタアレイ内のトランジスタと配線接続す
ることにより、基準電圧回路が構成可能なトランジスタ
であることを要旨としている。
あり、多数のトランジスタにより構成したトランジスタ
アレイを複数列設するとともに、トランジスタアレイの
一側に、トランジスタアレイを構成するトランジスタの
エミッタ面積よりもエミッタ面積の大きいペア特性に優
れたトランジスタを設け、前記ペア特性に優れたトラン
ジスタは、基準電圧回路の一部を形成可能であるととも
に、トランジスタアレイ内のトランジスタと配線接続す
ることにより、基準電圧回路が構成可能なトランジスタ
であることを要旨としている。
（作用） 従って、このリニアアレイにより、例えば基準電圧を
必要しない回路を構成する場合においてデッドスペース
が最小限に抑えられ、素子利用効率が向上される。又、
ペア特性に優れたトランジスタとトランジスタアレイを
例えばポリシリコン等で配線すれば基準電圧回路を作る
ことができる。
必要しない回路を構成する場合においてデッドスペース
が最小限に抑えられ、素子利用効率が向上される。又、
ペア特性に優れたトランジスタとトランジスタアレイを
例えばポリシリコン等で配線すれば基準電圧回路を作る
ことができる。
（実施例） 以下、この発明を具体化した一実施例を図面について
説明する。
説明する。
第１図に示すように、リニアアレイ１上には複数のト
ランジスタアレイ２が所定間隔をおいて列設されてい
て、そのトランジスタアレイ２は第２図に示すように複
数個のNPNトランジスタ４及びPNPトランジスタ５にて構
成されたベーシックユニット３を連続的に配置したもの
である。そして、適数のベーシックユニット３を組合わ
せることにより例えばオペアンプ、フリップフロップ等
の所望の回路を構成することができる。
ランジスタアレイ２が所定間隔をおいて列設されてい
て、そのトランジスタアレイ２は第２図に示すように複
数個のNPNトランジスタ４及びPNPトランジスタ５にて構
成されたベーシックユニット３を連続的に配置したもの
である。そして、適数のベーシックユニット３を組合わ
せることにより例えばオペアンプ、フリップフロップ等
の所望の回路を構成することができる。
第１図に示すように、最上部に位置するトランジスタ
アレイ２の一側には基準電圧用NPNトランジスタ６〜10
が配設されており、第４図に示すようなバンドギャップ
基準電圧回路11の構成時にペアトランジスタTr1,T82と
して使用される。各基準電圧用NPNトランジスタ６〜10
は第３図（ａ）に示すようにそのエミッタＥが第３図
（ｂ）に示す前記NPNトランジスタ４のエミッタＥの数
十倍の面積を有し、高精度のペア特性が得られるように
している。
アレイ２の一側には基準電圧用NPNトランジスタ６〜10
が配設されており、第４図に示すようなバンドギャップ
基準電圧回路11の構成時にペアトランジスタTr1,T82と
して使用される。各基準電圧用NPNトランジスタ６〜10
は第３図（ａ）に示すようにそのエミッタＥが第３図
（ｂ）に示す前記NPNトランジスタ４のエミッタＥの数
十倍の面積を有し、高精度のペア特性が得られるように
している。
各トランジスタアレイ２間の配線トラック領域12及び
トランジスタアレイ２の側方の配線トランジスタ領域13
は各トランジスタ4,5,6〜10間、あるいはこれらにより
構成した各回路間の配線のための領域であるとともに、
後述するポリシリコンによる抵抗及びコンデンサの形成
領域でもある。
トランジスタアレイ２の側方の配線トランジスタ領域13
は各トランジスタ4,5,6〜10間、あるいはこれらにより
構成した各回路間の配線のための領域であるとともに、
後述するポリシリコンによる抵抗及びコンデンサの形成
領域でもある。
リニアアレイ１の外側縁よりに設けられたI/O領域14
は中〜大電流用トランジスタが配置された領域であっ
て、主に外部回路とのインタフェースとして配備される
とともに、リニアアレイ１上の制御回路を構成するため
に使用される。
は中〜大電流用トランジスタが配置された領域であっ
て、主に外部回路とのインタフェースとして配備される
とともに、リニアアレイ１上の制御回路を構成するため
に使用される。
外部電極15はワイヤボンディング用パッドあるいはフ
リップチップ用のバンプとして使用される。
リップチップ用のバンプとして使用される。
さて、上記のように構成したリニアアレイ１にポリシ
リコン工程、電極工程、配線工程を施すことにより、例
えば第４図に示すような前記バンドギャップ基準電圧回
路11を、第５図に示すように基準電圧用NPNトランジス
タ６〜10とトランジスタアレイ２の一部を接続すること
によりリニアアレイ１上で構成することができる。すな
わち、第４図に示すペア抵抗R16,R17及びR18,R19はリニ
アアレイ１上においては第５図に示すように、配線トラ
ック領域12,13にポリシリコンによって形成される。こ
のポリシリコンによる抵抗16〜19は、第８図に示すよう
にシリコン基板20上に形成した酸化膜21の表面にCVD法
により形成され、エッチングによって所望の位置に必要
な量だけ残される。抵抗16〜19及び酸化膜21上には絶縁
膜22,23が設けられ、絶縁膜23上にはアルミニウム配線2
4が施されている。
リコン工程、電極工程、配線工程を施すことにより、例
えば第４図に示すような前記バンドギャップ基準電圧回
路11を、第５図に示すように基準電圧用NPNトランジス
タ６〜10とトランジスタアレイ２の一部を接続すること
によりリニアアレイ１上で構成することができる。すな
わち、第４図に示すペア抵抗R16,R17及びR18,R19はリニ
アアレイ１上においては第５図に示すように、配線トラ
ック領域12,13にポリシリコンによって形成される。こ
のポリシリコンによる抵抗16〜19は、第８図に示すよう
にシリコン基板20上に形成した酸化膜21の表面にCVD法
により形成され、エッチングによって所望の位置に必要
な量だけ残される。抵抗16〜19及び酸化膜21上には絶縁
膜22,23が設けられ、絶縁膜23上にはアルミニウム配線2
4が施されている。
又、第４図に示すトランジスタTr1としては第５図に
おいて基準電圧用NPNトランジスタ６を、トランジスタT
r2としては基準電圧用NPNトランジスタ７〜10をそれぞ
れ使用し、これらトランジスタ６〜10、抵抗16〜19、Vc
cライン25及びGNDライン26をアルミニウム配線24で結線
している。
おいて基準電圧用NPNトランジスタ６を、トランジスタT
r2としては基準電圧用NPNトランジスタ７〜10をそれぞ
れ使用し、これらトランジスタ６〜10、抵抗16〜19、Vc
cライン25及びGNDライン26をアルミニウム配線24で結線
している。
一方、第４図に示すオペアンプ27はその一例として第
６図に示す回路構成が考えられ、これをトランジスタア
レイ２上で第７図に示すように、各トランジスタ4,5を
結線することによって構成できる。第７図において、27
A及び27Bはそれぞれ非反転入端子、反転入力端子であ
り、27Cは出力端子である。又、第６図に示すオペアン
プ27中の抵抗28は前記した抵抗16〜19と同じポリシリコ
ンを用いて形成している。又、コンデンサ29は前記した
抵抗16〜19と同じポリシリコンを用いて前記配線トラッ
ク領域に形成されている。このコンデンサ29は第９図に
示すようにポリシリコン30と、薄い絶縁膜23を介して配
設されたアルミニウム配線24とからなっている。
６図に示す回路構成が考えられ、これをトランジスタア
レイ２上で第７図に示すように、各トランジスタ4,5を
結線することによって構成できる。第７図において、27
A及び27Bはそれぞれ非反転入端子、反転入力端子であ
り、27Cは出力端子である。又、第６図に示すオペアン
プ27中の抵抗28は前記した抵抗16〜19と同じポリシリコ
ンを用いて形成している。又、コンデンサ29は前記した
抵抗16〜19と同じポリシリコンを用いて前記配線トラッ
ク領域に形成されている。このコンデンサ29は第９図に
示すようにポリシリコン30と、薄い絶縁膜23を介して配
設されたアルミニウム配線24とからなっている。
なお、第７図においてジャンパとして使用されている
抵抗31については、第６図の回路図上表記を省略してい
る。
抵抗31については、第６図の回路図上表記を省略してい
る。
又、基準電圧回路以外の回路に使用されるオペアンプ
32として第10図に示す回路構成が考えられ、これをトラ
ンジスタアレイ２上で第11図に示すように構成できる。
第11図において、32A及び32Bはそれぞれ非反転入力端
子、反転入力端子であり、32Cは出力端子である。この
第11図においてもジャンパとして使用されている抵抗31
については、第10図の回路図上表記を省略している。
32として第10図に示す回路構成が考えられ、これをトラ
ンジスタアレイ２上で第11図に示すように構成できる。
第11図において、32A及び32Bはそれぞれ非反転入力端
子、反転入力端子であり、32Cは出力端子である。この
第11図においてもジャンパとして使用されている抵抗31
については、第10図の回路図上表記を省略している。
さて、本実施例ではリニアアレイ１内で特殊性を有す
る領域は基準電圧用トランジスタ６〜10だけであるた
め、回路構成にこれらのトランジスタ６〜10を必要とし
ない場合でもその占有面積が小さいため、デッドスペー
スを最小限にしてリニアアレイ１上の素子利用効率を向
上できる。又、基準電圧用トランジスタ６〜10は基準電
圧回路以外にも高精度のペア特性が要求される回路に容
易に利用することができる。
る領域は基準電圧用トランジスタ６〜10だけであるた
め、回路構成にこれらのトランジスタ６〜10を必要とし
ない場合でもその占有面積が小さいため、デッドスペー
スを最小限にしてリニアアレイ１上の素子利用効率を向
上できる。又、基準電圧用トランジスタ６〜10は基準電
圧回路以外にも高精度のペア特性が要求される回路に容
易に利用することができる。
又、本実施例では抵抗、コンデンサを所望の位置に所
望の定数値で形成（すなわち、例えば抵抗値を1kΩ,1.1
kΩ,1.2kΩ・・・というように連続的に形成）できるた
め、パターン設計を容易、かつ柔軟にすることができ
る。
望の定数値で形成（すなわち、例えば抵抗値を1kΩ,1.1
kΩ,1.2kΩ・・・というように連続的に形成）できるた
め、パターン設計を容易、かつ柔軟にすることができ
る。
しかも、本実施例では抵抗、コンデンサをポリシリコ
ンにより必要な位置に必要な量だけ形成しているので、
これらを製造工程のかなり下流（配線工程の２〜３工程
前）で自由に形成でき、リニアアレイ１の短期間発行う
ことができるとともに、その開発費を低減することがで
きる。
ンにより必要な位置に必要な量だけ形成しているので、
これらを製造工程のかなり下流（配線工程の２〜３工程
前）で自由に形成でき、リニアアレイ１の短期間発行う
ことができるとともに、その開発費を低減することがで
きる。
なお、前記実施例においては２個のNPNトランジスタ
４と２個のPNPトランジスタ５とでベーシックユニット
３を構成しているが、両トランジスタ4,5の個数に制限
を設けずにベーシックユニット３を構成してもよい。
４と２個のPNPトランジスタ５とでベーシックユニット
３を構成しているが、両トランジスタ4,5の個数に制限
を設けずにベーシックユニット３を構成してもよい。
発明の効果 以上詳述したように、この発明は、エミッタ面積が大
きいペア特性に優れたトランジスタと、その出力を増幅
する増幅回路とを有する基準電圧発生回路の特殊性に鑑
み、基準電圧回路の前記増幅回路におけるトランジスタ
は、トランジスタが多数構成されたリニアトレイ内部の
トランジスタで構成し、一方、精度を有するペア特性に
優れたトランジスタは、トランジスタアレイとは別途設
けるようにした。この結果、精度が要求される基準電圧
回路の形成領域を必要最小限に抑え、基準電圧回路が必
要なときは、リニアトレイの中のトランジスタとペア特
性に優れたトランジスタとを組み合わせて基準電圧回路
が形成できる。
きいペア特性に優れたトランジスタと、その出力を増幅
する増幅回路とを有する基準電圧発生回路の特殊性に鑑
み、基準電圧回路の前記増幅回路におけるトランジスタ
は、トランジスタが多数構成されたリニアトレイ内部の
トランジスタで構成し、一方、精度を有するペア特性に
優れたトランジスタは、トランジスタアレイとは別途設
けるようにした。この結果、精度が要求される基準電圧
回路の形成領域を必要最小限に抑え、基準電圧回路が必
要なときは、リニアトレイの中のトランジスタとペア特
性に優れたトランジスタとを組み合わせて基準電圧回路
が形成できる。
又、基準電圧回路が不必要なときは、デッドスペース
がペア特性に優れたトランジスアのみで済ませるように
できる優れた効果を奏する。
がペア特性に優れたトランジスアのみで済ませるように
できる優れた効果を奏する。
第１図はこの発明を具体化したリニアアレイの一実施例
を示す平面図、第２図はトランジスタアレイの一部を示
す平面図、第３図（ａ）は基準電圧用トランジスタを示
す平面図、第３図（ｂ）はトランジスタアレイを構成す
るNPNトランジスタを示す平面図、第４図はバンドギャ
ップ基準電圧回路図、第５図は基準電圧回路をリニアア
レイ上で示す構成図、第６図はオペアンプの一例を示す
回路図、第７図はオペアンプをリニアアレイ上で示す構
成図、第８図は抵抗を示す断面図、第９図はコンデンサ
を示す断面図、第10図はオペアンプの別例を示す回路
図、第11図はオペアンプをリニアアレイ上で示す構成図
である。 ２……トランジスタアレイ、4,5……トランジスタ、６
〜10……基準電圧用NPNトランジスタ、11……バンドギ
ャップ基準電圧回路。
を示す平面図、第２図はトランジスタアレイの一部を示
す平面図、第３図（ａ）は基準電圧用トランジスタを示
す平面図、第３図（ｂ）はトランジスタアレイを構成す
るNPNトランジスタを示す平面図、第４図はバンドギャ
ップ基準電圧回路図、第５図は基準電圧回路をリニアア
レイ上で示す構成図、第６図はオペアンプの一例を示す
回路図、第７図はオペアンプをリニアアレイ上で示す構
成図、第８図は抵抗を示す断面図、第９図はコンデンサ
を示す断面図、第10図はオペアンプの別例を示す回路
図、第11図はオペアンプをリニアアレイ上で示す構成図
である。 ２……トランジスタアレイ、4,5……トランジスタ、６
〜10……基準電圧用NPNトランジスタ、11……バンドギ
ャップ基準電圧回路。
Claims (1)
- 【請求項１】多数のトランジスタにより構成したトラン
ジスタアレイを複数列設するとともに、トランジスタア
レイの一側に、トランジスタアレイを構成するトランジ
スアのエミッタ面積よりもエミッタ面積の大きいペア特
性に優れたトランジスタを設け、 前記ペア特性に優れたトランジスタは、基準電圧回路の
一部を形成可能であるとともに、トランジスタアレイ内
のトランジスタと配線接続することにより、基準電圧回
路が構成可能なトランジスタであることを特徴とするリ
ニアアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061661A JP2653046B2 (ja) | 1987-03-16 | 1987-03-16 | リニアアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061661A JP2653046B2 (ja) | 1987-03-16 | 1987-03-16 | リニアアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63226942A JPS63226942A (ja) | 1988-09-21 |
| JP2653046B2 true JP2653046B2 (ja) | 1997-09-10 |
Family
ID=13177628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061661A Expired - Lifetime JP2653046B2 (ja) | 1987-03-16 | 1987-03-16 | リニアアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2653046B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177457A (ja) * | 1988-12-28 | 1990-07-10 | Hitachi Ltd | 半導体装置 |
| JPH0377352A (ja) * | 1989-08-19 | 1991-04-02 | Fujitsu Ltd | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56147212A (en) * | 1980-04-18 | 1981-11-16 | Fujitsu Ltd | Integrated circuit for generation of reference voltage |
| JPS594065A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 集積回路 |
-
1987
- 1987-03-16 JP JP62061661A patent/JP2653046B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63226942A (ja) | 1988-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |