JPH0377352A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0377352A JPH0377352A JP21375889A JP21375889A JPH0377352A JP H0377352 A JPH0377352 A JP H0377352A JP 21375889 A JP21375889 A JP 21375889A JP 21375889 A JP21375889 A JP 21375889A JP H0377352 A JPH0377352 A JP H0377352A
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- JP
- Japan
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- chip
- differential
- transistors
- transistor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 230000010354 integration Effects 0.000 abstract description 9
- 230000003321 amplification Effects 0.000 abstract description 8
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 8
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【概要１
半導体装置に係り、詳しくはチップ上に０２７７１回路
を形成し７た半導体装置に関し、チップ上に形成される
０１７７１回路のレイアウト効率を高め、半導体装置の
高集積化及び低コスト化を図ることを目的とし、 チップ上にレイアウトされる差動部及び増幅部からなる
０２７７１回路を形成した半導体装置において、前記差
動部のトランジスタと坩幅部のトランジスタのし・イア
ウド位置を離間し、た位置にレイアウトするように構成
した。 【産業上の利用分野】 本発明は半導体装置に係り、詳しくはチ、７ブ上にｍ路
を形成した半導体装置に関する ものである。 近年、ＭＯ３半導体装置においてもデジタル・アナログ
混在化した半導体装置が提案され、低コストが要求され
ている。その結果、デジタル・アナログ混在の半導体装
置においてアナログ回路の高集積化が必要となっている
。 ［従来の技術］ 従来、デジタル・アナログ混在の半導体装置においζ、
第４図に示すようにチップ１は内部ロジック部２とその
外周の人出カバノド部３とからなリ、アナログ回路とし
ての０１７７１回路４は内部ロジック部２内に多数形成
されている。各０１７７１回路４は差動部５と増幅部６
とで構成されている。そして、この０１７７１回路４の
チップｌ上でのレイアウトは内部ロジック部２内におい
て差動部５と増幅部６とを隣接するように形成されてい
る。
を形成し７た半導体装置に関し、チップ上に形成される
０１７７１回路のレイアウト効率を高め、半導体装置の
高集積化及び低コスト化を図ることを目的とし、 チップ上にレイアウトされる差動部及び増幅部からなる
０２７７１回路を形成した半導体装置において、前記差
動部のトランジスタと坩幅部のトランジスタのし・イア
ウド位置を離間し、た位置にレイアウトするように構成
した。 【産業上の利用分野】 本発明は半導体装置に係り、詳しくはチ、７ブ上にｍ路
を形成した半導体装置に関する ものである。 近年、ＭＯ３半導体装置においてもデジタル・アナログ
混在化した半導体装置が提案され、低コストが要求され
ている。その結果、デジタル・アナログ混在の半導体装
置においてアナログ回路の高集積化が必要となっている
。 ［従来の技術］ 従来、デジタル・アナログ混在の半導体装置においζ、
第４図に示すようにチップ１は内部ロジック部２とその
外周の人出カバノド部３とからなリ、アナログ回路とし
ての０１７７１回路４は内部ロジック部２内に多数形成
されている。各０１７７１回路４は差動部５と増幅部６
とで構成されている。そして、この０１７７１回路４の
チップｌ上でのレイアウトは内部ロジック部２内におい
て差動部５と増幅部６とを隣接するように形成されてい
る。
しかしながら、チップ１上に形成される０１７７１回路
４において、高電流駆動のタイプのものにおいては増幅
部６のトランジスタのサイズを差動部５のトランジスタ
のサイズより大きくしなければならない。その結果、１
つの０１７７１回路４のレイアウトを考えると、サイズ
の異なるトランジスタが混在することになり、チップ面
積の利用効率の低下を招き、高集積化及び低コスト化を
図る上で障害となっていた。 本発明は上記問題点を解消するためになされたものであ
って、その目的はチップ上に形成される０１７７１回路
のレイアウト効率を高め、半導体装置の高集積化及び低
コスト化を図ることができる半導体装置を提供すること
にある。 ［課題を解決するための手段］ 第１図は本発明の原理説明図である。 チップ１上にレイアウトされる差動部５及び増幅部６に
より０１７７１回路４が形成され、差動部５のトランジ
スタと増幅部６のトランジスタのレイアウト位置は離間
した位置にレイアウトされている。 ［作用］ ０１７７１回路４の差動部５のトランジスタと増幅部６
のトランジスタのレイアウト位置が離間した位置にレイ
アウトされているので、例えば、増幅部６のトランジス
タのサイズを差動部５のトランジスタのサイズより大き
くした高電流駆動のタイプの０１７７１回路４において
、サイズの異なるトランジスタが混在することはない。 従って、チップ面積の利用効率を向上でき、高集積化及
び低コスト化を図ることが可能となる。 ［実施例］ 以下、本発明を具体化した一実施例を第２．３図に従っ
て説明する。 第２図は本発明を具体化した一実施例における半導体装
置のレイアウト図、第３図は一実施例における○Ｐアン
プの電気回路図である。 第２図に示すように、チップｌ上には複数の０１７７１
回路４が形成され、各０１７７１回路４の差動部５は内
部ロジック部２内に形成され、各０１７７１回路４の増
幅部６は前記各差動部５から離間して入出力パッド部３
の一例に形成されている。 第３図は０１７７１回路４の詳細を示し、差動部５は電
源Ｖｃｃに接続された一対の９ＭＯ３）ランジスタフ、
８と、各トランジスタ７．８に接続された２つの入力用
のｎＭＯ３）ランジスタ９゜１０と、両ｎＭＯＳトラン
ジスタ９．１０のソース端子に共通に接続されバイアス
電圧ＶＢにより駆動ｉ１１制御される定電ｆＬ回路を構
成するｎＭｃｌｓ）ランジスタ１１とからなる。尚、本
実施例では前記ｐＭＯＳトランジスタ８には１０〜２０
μアンペア程度の電流が流れるようになっている。 増幅部６は電源Ｖｃｃに接続されかつ前記差動部５の出
力電圧に基づいて制御される９ＭＯ３）ランジスタ１２
と、同ｐＭＯ３）ランジスタ１２に接続され前記バイア
ス電圧ＶＢにより駆動制御される定電流回路を構成する
ｎＭＯ３）ランジスタ１３と、両トランジスタ１２．１
３間に設けられた出力端子１４とからなる。この増幅部
６のｐＭＯＳトランジスタ１２のサイズは前記差動部５
の９ＭＯ３）ランジスタ８のサイズよりも大きく形成さ
れており、同ｐＭＯ３）ランジスタ１２には４０〜４０
０μアンペア程度の電流が流れるようになっている。 このように、本実施例では０１７７１回路４の差動部５
のサイズの小さいトランジスタをチップ１の内部ロジッ
ク部２内にレイアウトし、増幅部６のサイズの大きいト
ランジスタを入出力パッド部３にレイアウトして離間さ
せたので、サイズの異なるトランジスタが混在すること
はな（、第２図に示すようにチップ１の面積の利用効率
を向上でき、高集積化及び低コスト化を図ることが可能
となる。 又、本実施例では差動部５をチップ１の内部ロジック部
２内にレイアウトし、増幅部６のサイズの大きいトラン
ジスタを入出力パッド部３にレイアウトしたので、増幅
部６の大電流による差動部５へのノイズの影響を少なく
することができる。 又、増幅部６が大田カバソド部３にレイアウトされてい
るので、従来、出力端子に対して構成していた静電破壊
保護のための回路をこの増幅部６のトランジスタ１２．
１３で兼用することができ、その分チップ丙の回路構成
を省略することができる。 尚、本発明は前記実施例に限定されるものではなく、例
えば前記実施例では増幅部６を入出力パッド部３に形成
したが、内部ロジック部２内で差動部５と！間した位置
に同増幅部６をレイアウトしてもよい。 又、前記実施例ではＭＯ５構戒０ＯＩ）アンプ回路に具
体化したが、これをバイポーラで構成した０１７７１回
路に具体化してもよい。 ［発明の効果］ 以上詳述したように本発明によれば、チップ丘に形成さ
れる０１７７１回路のレイアウト効率を高め、半導体装
置の高集積化及び低コスト化を図ることができる優れた
効果がある。
４において、高電流駆動のタイプのものにおいては増幅
部６のトランジスタのサイズを差動部５のトランジスタ
のサイズより大きくしなければならない。その結果、１
つの０１７７１回路４のレイアウトを考えると、サイズ
の異なるトランジスタが混在することになり、チップ面
積の利用効率の低下を招き、高集積化及び低コスト化を
図る上で障害となっていた。 本発明は上記問題点を解消するためになされたものであ
って、その目的はチップ上に形成される０１７７１回路
のレイアウト効率を高め、半導体装置の高集積化及び低
コスト化を図ることができる半導体装置を提供すること
にある。 ［課題を解決するための手段］ 第１図は本発明の原理説明図である。 チップ１上にレイアウトされる差動部５及び増幅部６に
より０１７７１回路４が形成され、差動部５のトランジ
スタと増幅部６のトランジスタのレイアウト位置は離間
した位置にレイアウトされている。 ［作用］ ０１７７１回路４の差動部５のトランジスタと増幅部６
のトランジスタのレイアウト位置が離間した位置にレイ
アウトされているので、例えば、増幅部６のトランジス
タのサイズを差動部５のトランジスタのサイズより大き
くした高電流駆動のタイプの０１７７１回路４において
、サイズの異なるトランジスタが混在することはない。 従って、チップ面積の利用効率を向上でき、高集積化及
び低コスト化を図ることが可能となる。 ［実施例］ 以下、本発明を具体化した一実施例を第２．３図に従っ
て説明する。 第２図は本発明を具体化した一実施例における半導体装
置のレイアウト図、第３図は一実施例における○Ｐアン
プの電気回路図である。 第２図に示すように、チップｌ上には複数の０１７７１
回路４が形成され、各０１７７１回路４の差動部５は内
部ロジック部２内に形成され、各０１７７１回路４の増
幅部６は前記各差動部５から離間して入出力パッド部３
の一例に形成されている。 第３図は０１７７１回路４の詳細を示し、差動部５は電
源Ｖｃｃに接続された一対の９ＭＯ３）ランジスタフ、
８と、各トランジスタ７．８に接続された２つの入力用
のｎＭＯ３）ランジスタ９゜１０と、両ｎＭＯＳトラン
ジスタ９．１０のソース端子に共通に接続されバイアス
電圧ＶＢにより駆動ｉ１１制御される定電ｆＬ回路を構
成するｎＭｃｌｓ）ランジスタ１１とからなる。尚、本
実施例では前記ｐＭＯＳトランジスタ８には１０〜２０
μアンペア程度の電流が流れるようになっている。 増幅部６は電源Ｖｃｃに接続されかつ前記差動部５の出
力電圧に基づいて制御される９ＭＯ３）ランジスタ１２
と、同ｐＭＯ３）ランジスタ１２に接続され前記バイア
ス電圧ＶＢにより駆動制御される定電流回路を構成する
ｎＭＯ３）ランジスタ１３と、両トランジスタ１２．１
３間に設けられた出力端子１４とからなる。この増幅部
６のｐＭＯＳトランジスタ１２のサイズは前記差動部５
の９ＭＯ３）ランジスタ８のサイズよりも大きく形成さ
れており、同ｐＭＯ３）ランジスタ１２には４０〜４０
０μアンペア程度の電流が流れるようになっている。 このように、本実施例では０１７７１回路４の差動部５
のサイズの小さいトランジスタをチップ１の内部ロジッ
ク部２内にレイアウトし、増幅部６のサイズの大きいト
ランジスタを入出力パッド部３にレイアウトして離間さ
せたので、サイズの異なるトランジスタが混在すること
はな（、第２図に示すようにチップ１の面積の利用効率
を向上でき、高集積化及び低コスト化を図ることが可能
となる。 又、本実施例では差動部５をチップ１の内部ロジック部
２内にレイアウトし、増幅部６のサイズの大きいトラン
ジスタを入出力パッド部３にレイアウトしたので、増幅
部６の大電流による差動部５へのノイズの影響を少なく
することができる。 又、増幅部６が大田カバソド部３にレイアウトされてい
るので、従来、出力端子に対して構成していた静電破壊
保護のための回路をこの増幅部６のトランジスタ１２．
１３で兼用することができ、その分チップ丙の回路構成
を省略することができる。 尚、本発明は前記実施例に限定されるものではなく、例
えば前記実施例では増幅部６を入出力パッド部３に形成
したが、内部ロジック部２内で差動部５と！間した位置
に同増幅部６をレイアウトしてもよい。 又、前記実施例ではＭＯ５構戒０ＯＩ）アンプ回路に具
体化したが、これをバイポーラで構成した０１７７１回
路に具体化してもよい。 ［発明の効果］ 以上詳述したように本発明によれば、チップ丘に形成さ
れる０１７７１回路のレイアウト効率を高め、半導体装
置の高集積化及び低コスト化を図ることができる優れた
効果がある。
第１図は本発明の原理説明図、
第２図は本発明を具体化した一実施例における半導体装
置のレイアウト図、 第３図は一実施例における○Ｐアンプの電気回路図、 第４図は従来の半導体装置のレイアウト図である。 図において、 １はチップ、 ４はｏｐチアン回路、２ ５は差動部、 ６は増幅部である。 第３図
置のレイアウト図、 第３図は一実施例における○Ｐアンプの電気回路図、 第４図は従来の半導体装置のレイアウト図である。 図において、 １はチップ、 ４はｏｐチアン回路、２ ５は差動部、 ６は増幅部である。 第３図
Claims (1)
- １チップ（１）上にレイアウトされる差動部（５）及び
増幅部（６）からなるオペアンプ回路（４）を形成した
半導体装置において、前記差動部（５）のトランジスタ
と増幅部（６）のトランジスタのレイアウト位置を離間
した位置にレイアウトするようにしたことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21375889A JPH0377352A (ja) | 1989-08-19 | 1989-08-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21375889A JPH0377352A (ja) | 1989-08-19 | 1989-08-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0377352A true JPH0377352A (ja) | 1991-04-02 |
Family
ID=16644545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21375889A Pending JPH0377352A (ja) | 1989-08-19 | 1989-08-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0377352A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63226942A (ja) * | 1987-03-16 | 1988-09-21 | Nippon Denso Co Ltd | リニアアレイ |
| JPH0194637A (ja) * | 1987-10-06 | 1989-04-13 | Nec Corp | 半導体集積回路 |
-
1989
- 1989-08-19 JP JP21375889A patent/JPH0377352A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63226942A (ja) * | 1987-03-16 | 1988-09-21 | Nippon Denso Co Ltd | リニアアレイ |
| JPH0194637A (ja) * | 1987-10-06 | 1989-04-13 | Nec Corp | 半導体集積回路 |
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