JP2004172461A - 半導体装置 - Google Patents
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Abstract
【課題】活性領域におけるトレンチ分離からのストレスによるＭＩＳＦＥＴの性能への悪影響を解消する。
【解決手段】高い電流能力を必要とするＰＭＩＳＦＥＴのゲートは、不連続型活性領域Ｒ１０ｐ に配置された高駆動力型ゲート１０ｐｈか、２入力型活性領域Ｒ２０ｐ に配置された高駆動力型ゲート２０ｐｈである。それほど高い電流能力を必要としないＰＭＩＳＦＥＴのゲートは、連続型活性領域Ｒ３０ｐ に配置された通常型ゲート３０ｐｕである。不連続活性領域Ｒ１０ｐ 又は２入力型活性領域Ｒ２０ｐ に、高駆動力型ゲート１０ｐｈ又は２０ｐｈが配置されているので、格子歪みによって生じたライトホールを利用して高駆動型Ｐチャネル型ＭＩＳＦＥＴが得られる。
【選択図】 図１
【解決手段】高い電流能力を必要とするＰＭＩＳＦＥＴのゲートは、不連続型活性領域Ｒ１０ｐ に配置された高駆動力型ゲート１０ｐｈか、２入力型活性領域Ｒ２０ｐ に配置された高駆動力型ゲート２０ｐｈである。それほど高い電流能力を必要としないＰＭＩＳＦＥＴのゲートは、連続型活性領域Ｒ３０ｐ に配置された通常型ゲート３０ｐｕである。不連続活性領域Ｒ１０ｐ 又は２入力型活性領域Ｒ２０ｐ に、高駆動力型ゲート１０ｐｈ又は２０ｐｈが配置されているので、格子歪みによって生じたライトホールを利用して高駆動型Ｐチャネル型ＭＩＳＦＥＴが得られる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は設計レイアウトを最適化することにより、トランジスタ特性の性能を向上させた、高性能なＭＩＳ型半導体装置に関するものである。
【０００２】
【従来の技術】
図１１は、多数のＭＩＳトランジスタ（以下、ＭＩＳＦＥＴという）を配置した従来の半導体装置のレイアウトを示す平面図である。同図に示すように、半導体装置には、トレンチ分離Ｒｉｓに囲まれて、ＭＩＳＦＥＴの配置数や配置密度が異なる各種の活性領域が設けられている。この明細書においては、３つ以上のＭＩＳＦＥＴのゲート１０１がトレンチ分離で分離されることなく連続して配置されている活性領域を連続型活性領域Ｒ１０１ と呼び、１つのＭＩＳＦＥＴのゲート１０４のみが配置されている活性領域を不連続型活性領域Ｒ１０２ と呼び、２つのＭＩＳＦＥＴのゲート１０６が配置された活性領域を２入力型活性領域Ｒ１０３ と呼ぶことにする。また、半導体装置のトレンチ分離Ｒｉｓ上には、ラインアンドスペースパターンによるゲートのパターニング精度を高くするために、ダミーゲート１０７も配置されている。
【０００３】
そして、図１１に示すように、連続型活性領域Ｒ１０１におけるＭＩＳＦＥＴのゲート１０１とトレンチ分離Ｒｉｓとの間の距離Ｌ１０１ と、不連続型活性領域Ｒ１０２におけるＭＩＳＦＥＴのゲート１０４とトレンチ分離Ｒｉｓとの間の距離Ｌ１０２ と、２入力型活性領域Ｒ１０３におけるＭＩＳＦＥＴのゲート１０６とトレンチ分離Ｒｉｓとの間の距離Ｌ１０３ とは、それぞれ互いに異なっている。
【０００４】
以上のように、従来の半導体装置は、占有面積をできる限り小さく設計するために、連続型活性領域のトランジスタと不連続型活性領域のトランジスタと２入力型活性領域のトランジスタが混在したレイアウトで構成される。
【０００５】
【非特許文献１】
ＩＥＤＭ １９９９ Ｔｅｃｈ．Ｄｉｇ．，ｐｐ８２７−８３０（図９）
【非特許文献２】
「機能性材料のための量子力学」 講談社 ｐｐ６０−６１
【非特許文献３】
ＩＥＥＥ ＴＲＡＮＳＦＯＲＭＡＴＩＯＮ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，Ｖｏｌ．３８，Ｎｏ．４ ｐｐ８９５−９００
【０００６】
【発明が解決しようとする課題】
従来の半導体装置が、以上のように設計されていた理由は、半導体装置の性能は、各ＭＩＳＦＥＴのゲート長とゲート幅で決定されることが前提となっていたからと考えられる。しかしながら、本発明者達の実験から、最近の微細化されたＭＩＳＦＥＴを搭載した半導体装置では、その性能がＭＩＳＦＥＴのゲート長とゲート幅だけではなく、活性領域のレイアウト形状によっても変わりうることが判ってきた。すなわち、回路構成が同じでも、レイアウトによって各ＭＩＳＦＥＴの動作速度などが変化することから、半導体装置全体の性能もレイアウトによって影響を受けるのである。
【０００７】
本発明の目的は、ＭＩＳＦＥＴの動作速度が活性領域に存在する歪みによって変化する特性を有する点に着目し、その変化特性を利用したレイアウト形状を実現することにより、高性能の半導体装置の提供を図ることにある。
【０００８】
【課題を解決するための手段】
本発明の第１の半導体装置は、１つのＰチャネル型ＭＩＳＦＥＴのゲートのみが配置された第１の不連続型活性領域と、３つ以上のＰチャネル型ＭＩＳＦＥＴのゲートが配置された第１の連続型活性領域と、上記第１の不連続型活性領域及び第１の連続型活性領域を囲むトレンチ分離とを備えた半導体装置において、第１のＰチャネル型ＭＩＳＦＥＴのゲートを上記第１の連続型活性領域に配置する一方、上記第１のＰチャネル型ＭＩＳＦＥＴよりも高い電流能力が必要な第２のＰチャネル型ＭＩＳＦＥＴのゲートを上記第１の不連続型活性領域に配置するように設計されている。
【０００９】
これにより、トレンチ分離から受ける圧縮応力が大きい第１の不連続型活性領域に、高い電流能力の必要な第２のＰチャネル型ＭＩＳＦＥＴが配置されているので、ヴァレンスバンドに生じるライトホールを利用したＰチャネル型ＭＩＳＦＥＴの電流能力の向上が可能になり、高性能の半導体装置が得られる。
【００１０】
上記トレンチ分離によって囲まれ、２つのＰチャネル型ＭＩＳＦＥＴのゲートが配置される２入力型活性領域をさらに備え、上記第２のＰチャネル型ＭＩＳＦＥＴのゲートを上記２入力型活性領域に配置するように設計されていることにより、半導体装置全体としての活性領域の占有面積の低減を図りつつ、Ｐチャネル型ＭＩＳＦＥＴの性能の低下を抑制することができる。
【００１１】
その場合、上記２つの第２のＰチャネル型ＭＩＳＦＥＴの２つのゲートの間には、分離用ダミーゲートが配置されていることにより、２つのＰチャネル型ＭＩＳＦＥＴの信号同士の干渉を防止することができる。
【００１２】
上記第１の不連続型活性領域における活性領域のゲート長方向の幅は、ゲート長の５倍以上で８．５倍以下の値に設計されていることが好ましい。
【００１３】
上記第１の不連続型活性領域における活性領域のゲート長方向の幅は、０．６μｍ以上で１．０μｍ以下の値に設計されていることが好ましい。
【００１４】
上記トレンチ分離に囲まれ、１つのＮチャネル型ＭＩＳＦＥＴのゲートのみが配置された第２の不連続型活性領域と、上記トレンチ分離に囲まれ３つ以上のＮチャネル型ＭＩＳＦＥＴのゲートが配置された第２の連続型活性領域とをさらに備え、第１のＮチャネル型ＭＩＳＦＥＴのゲートを上記第２の連続型活性領域に配置する一方、上記第１のＮチャネル型ＭＩＳＦＥＴよりも高い電流能力が必要な第２のＮチャネル型ＭＩＳＦＥＴのゲートを上記第２の連続型活性領域に配置するように設計されていることにより、トレンチ分離からのストレスによるＮチャネル型ＭＩＳＦＥＴの電流能力の低下を抑制することができる。
【００１５】
本発明の第２の半導体装置は、１つのＮチャネル型ＭＩＳＦＥＴのゲートのみが配置された不連続型活性領域と、３つ以上のＮチャネル型ＭＩＳＦＥＴのゲートが配置された連続型活性領域と、上記不連続型活性領域及び連続型活性領域を囲むトレンチ分離とを備えた半導体装置において、第１のＮチャネル型ＭＩＳＦＥＴのゲートを上記連続型活性領域に配置する一方、上記第１のＮチャネル型ＭＩＳＦＥＴよりも高い電流能力が必要な第２のＮチャネル型ＭＩＳＦＥＴのゲートを上記連続型活性領域に配置するように設計されている。
【００１６】
これにより、トレンチ分離から受ける圧縮応力が小さい連続型活性領域に、高い電流能力の必要な第２のＮチャネル型ＭＩＳＦＥＴが配置されているので、ストレスによるＮチャネル型ＭＩＳＦＥＴの電流能力の低下を抑制することが可能になり、高性能の半導体装置が得られる。
【００１７】
上記トレンチ分離によって囲まれ、２つのＮチャネル型ＭＩＳＦＥＴのゲートが配置される２入力型活性領域をさらに備え、上記第１のＮチャネル型ＭＩＳＦＥＴのゲートを上記２入力型活性領域に配置するように設計されていることが好ましい。
【００１８】
上記連続型活性領域に配置される上記第２のＮチャネル型ＭＩＳＦＥＴのゲートのうち端部のゲートとトレンチ分離との間に配置されたダミーゲートをさらに備えていることにより、連続型活性領域に配置されるすべてのＮチャネル型ＭＩＳＦＥＴの電流能力の低下を抑制することができる。
【００１９】
上記連続型活性領域に配置される上記第２のＮチャネル型ＭＩＳＦＥＴのゲートのうち端部のゲートとトレンチ分離との間の距離を、ゲート長の４倍以上の値にするように設計されていることが好ましい。
【００２０】
上記第１のＮチャネル型ＭＩＳＦＥＴよりも、ドレイン寄生容量の低減が必要な，又はチャネルリークもしくはゲートリークの低減が必要な第３のｎチャネルＭＩＳＦＥＴのゲートを上記不連続型活性領域又は２入力型活性領域に配置するように設計されていることが好ましい。
【００２１】
【発明の実施の形態】
−活性領域及びＭＩＳＦＥＴの種類−
まず、本発明の実施形態において使用するＭＩＳＦＥＴについて、ＭＩＳＦＥＴが配置される活性領域との関係で定まるＭＩＳＦＥＴのゲートの種類について説明する。本実施形態において、ＭＩＳＦＥＴが配置される活性領域は、不連続型活性領域Ｒ１０，２入力型活性領域Ｒ２０及び連続型活性領域Ｒ３０がある。
【００２２】
図６（ａ），（ｂ）は、それぞれ順に、不連続型活性領域Ｒ１０におけるＭＩＳＦＥＴのレイアウトを示す平面図、及びＶＩ−ＶＩ線における断面図である。
【００２３】
図６（ａ），（ｂ）に示すように、トレンチ分離Ｒｉｓ（素子分離領域）によって囲まれる不連続型活性領域Ｒ１０には、ゲート絶縁膜１１とゲート電極１２とを有する単一のゲート１０のみが配置されている。不連続型活性領域Ｒ１０に配置されるＭＩＳＦＥＴのゲート１０は、その両側において他のゲートを介在させることなくトレンチ分離Ｒｉｓと対向するゲート（以下、孤立ゲートという）である。そして、不連続型活性領域Ｒ１０に配置されるＭＩＳＦＥＴのゲート１０の端部と、トレンチ分離Ｒｉｓのうち当該ゲート１０にもっとも近接している端部との間の距離をフィンガー長Ｌ１０と定義する。
【００２４】
なお、トレンチ分離Ｒｉｓの上には、ラインアンドスペースパターンによるゲートのパターニング精度を高くするために、ダミーゲート１７が設けられている。
【００２５】
図７（ａ），（ｂ）は、それぞれ順に、２入力型活性領域Ｒ２０におけるＭＩＳＦＥＴのレイアウトを示す平面図、及びＶＩＩ−ＶＩＩ線における断面図である。
【００２６】
図７（ａ），（ｂ）に示すように、トレンチ分離Ｒｉｓ（素子分離領域）によって囲まれる２入力型活性領域Ｒ２０には、各々ゲート絶縁膜２１とゲート電極２２とを有する２つのゲート２０が配置されている。２入力型活性領域Ｒ２０に配置される２つのＭＩＳＦＥＴのゲート２０は、いずれも、その片側においてのみ他のゲートを介在させることなくトレンチ分離Ｒｉｓと対向するゲート（以下、端部ゲートという）である。そして、２入力型活性領域Ｒ２０に配置されるＭＩＳＦＥＴのゲート２０の端部と、トレンチ分離Ｒｉｓのうち当該ゲート２０にもっとも近接している端部との間の距離をフィンガー長Ｌ２０と定義する。
【００２７】
図８（ａ），（ｂ）は、それぞれ順に、連続型活性領域Ｒ３０におけるＭＩＳＦＥＴのレイアウトを示す平面図、及びＶＩＩＩ−ＶＩＩＩ線における断面図である。
【００２８】
図８（ａ），（ｂ）に示すように、トレンチ分離Ｒｉｓ（素子分離領域）によって囲まれる連続型活性領域Ｒ３０には、各々ゲート絶縁膜３１とゲート電極３２とを有する３つ以上のＭＩＳＦＥＴのゲート３０が配置されている。連続型活性領域Ｒ３０に配置されるＭＩＳＦＥＴのゲート３０は、その片側においてのみ他のゲートを介在させることなくトレンチ分離Ｒｉｓと対向する端部ゲートか、その両側においてトレンチ分離Ｒｉｓを介在させることなく他のゲートに対向するゲート（以下、中間ゲートという）である。
【００２９】
そして、連続型活性領域Ｒ３０の端部に配置されるＭＩＳＦＥＴのゲート３０の端部と、トレンチ分離Ｒｉｓのうち当該ゲート３０にもっとも近接している端部との間の距離をフィンガー長Ｌ３０と定義する。
【００３０】
図９は、図１０（ａ）〜（ｄ）に示すゲートパターンを有するＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴの飽和電流値Ｉｄｓａｔのデータを表にして示す図である。図９に示す飽和電流値Ｉｄｓａｔは、図１０（ａ）に示すゲートパターンを有するＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴの飽和電流値Ｉｄｓａｔをそれぞれ“１”としたときの比によって表されている。図１０（ａ）は、両側におけるフィンガー長が短フィンガー長Ｌｓ（＝０．２４μｍ）であるゲートのパターンを示し、図１０（ｂ）は、両側におけるフィンガー長が中フィンガー長Ｌｍ（＝０．４μｍ）であるゲートのパターンを示し、図１０（ｃ）は、両側におけるフィンガー長が大フィンガー長Ｌｗ（＝１．０μｍ）であるゲートのパターンを示し、図１０（ｄ）は、一方の側におけるフィンガー長が短フィンガー長Ｌｓ（＝０．２４μｍ）で、他の側におけるフィンガー長が大フィンガー長Ｌｗ（＝１．０μｍ）であるゲートのパターンを示している。なお、図１０（ａ）〜（ｄ）に示すいずれのゲートの場合にも、一定間隔でダミーゲートが設けられている。
【００３１】
図９及び図１０（ａ）〜（ｄ）を参照すると、以下のことがわかる。Ｐチャネル型ＭＩＳＦＥＴにおいては、図１０（ａ）に示すような，ゲート両側のフィンガー長が短フィンガー長ＬｓであるＰチャネル型ＭＩＳＦＥＴの飽和電流値Ｉｄｓａｔが最も大きく、図１０（ｃ）に示すような，ゲート両側のフィンガー長が大フィンガー長ＬｗであるＰチャネル型ＭＩＳＦＥＴの飽和電流値Ｉｄｓａｔが最も小さく、図１０（ｂ）に示すような，ゲート両側のフィンガー長が中フィンガー長ＬｍであるＰチャネル型ＭＩＳＦＥＴの飽和電流値Ｉｄｓａｔが両者の中間程度である。また、このデータに関する限り、図１０（ｄ）に示すような，ゲートの一方の側のフィンガー長が短フィンガー長Ｌｓで、ゲートの他の側のフィンガー長が大フィンガー長ＬｗであるＰチャネル型ＭＩＳＦＥＴの飽和電流値Ｉｄｓａｔは、図１０（ｃ）に示すＰチャネル型ＭＩＳＦＥＴの飽和電流値Ｉｄｓａｔと同じである。
【００３２】
したがって、Ｐチャネル型ＭＩＳＦＥＴは、不連続型活性領域Ｒ１０に配置されていることが好ましく、そのフィンガー長がゲート長の４倍以上で８．５倍以下の値に設計されていることがより好ましい。また、不連続型活性領域Ｒ１０のゲート長方向の幅は、０．６μｍ以上で１．０μｍ以下の値に設計されていることが好ましい。
【００３３】
Ｎチャネル型ＭＩＳＦＥＴにおいては、図１０（ｂ）に示すような，ゲート両側のフィンガー長が中フィンガー長ＬｍであるＮチャネル型ＭＩＳＦＥＴと、図１０（ｃ）に示すような，ゲート両側のフィンガー長が大フィンガー長Ｌｗを有するＮチャネル型ＭＩＳＦＥＴとの飽和電流値Ｉｄｓａｔが同程度で最も大きく、図１０（ｄ）に示すような，ゲートの一方の側のフィンガー長が短フィンガー長Ｌｓで、ゲートの他の側のフィンガー長が大フィンガー長ＬｗであるＮチャネル型ＭＩＳＦＥＴの飽和電流値Ｉｄｓａｔが次に大きく、図１０（ａ）に示すようなゲート両側のフィンガー長が短フィンガー長ＬｍであるＮチャネル型ＭＩＳＦＥＴの飽和電流値Ｉｄｓａｔが両者の中間程度である。
【００３４】
したがって、Ｎチャネル型ＭＩＳＦＥＴは、連続型活性領域Ｒ３０に配置されていることが好ましく、そのフィンガー長がゲート長の４倍以上の値に設計されていることがより好ましい。
【００３５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置のうちＰチャネル型ＭＩＳＦＥＴのみのレイアウトを示す平面図である。本実施形態に係るＮチャネル型ＭＩＳＦＥＴのレイアウトは、特に特定の構造に限定されるものではないので、Ｎチャネル型ＭＩＳＦＥＴの図示及び説明は省略する。
【００３６】
図１に示すように、本実施形態のＰチャネル型ＭＩＳＦＥＴの各活性領域は、Ｎウェル４０に設けられており、１つのＰチャネル型ＭＩＳＦＥＴの高駆動力型ゲート１０ｐｈのみが配置されている不連続型活性領域Ｒ１０ｐ と、２つのＰチャネル型ＭＩＳＦＥＴの高駆動力型ゲート２０ｐｈが配置されている２入力型活性領域Ｒ２０ｐ と、３つ以上のＰチャネル型ＭＩＳＦＥＴの通常型ゲート３０ｐｕが連続して配置されている連続型活性領域Ｒ３０ｐ とを有している。また、半導体装置のトレンチ分離Ｒｉｓ上には、ラインアンドスペースパターンによるゲートのパターニング精度を高くするために、ダミーゲート１７も配置されている。
【００３７】
ここで、本実施形態の半導体装置におけるＰチャネル型ＭＩＳＦＥＴの特徴は以下の通りである。
【００３８】
高い電流能力を必要とする高駆動力型ゲートは、不連続型活性領域Ｒ１０ｐ と２入力型活性領域Ｒ２０ｐ とに配置され、後述するように、トレンチ分離Ｒｉｓから比較的大きなストレスを受けるようにレイアウトされている。つまり、高い電流能力を必要とするＰチャネル型ＭＩＳＦＥＴのゲートは、不連続型活性領域Ｒ１０ｐ に配置された高駆動力型ゲート１０ｐｈ（孤立ゲート）か、２入力型活性領域Ｒ２０ｐ に配置された高駆動力型ゲート２０ｐｈ（端部ゲート）である。そして、不連続型活性領域Ｒ１０ｐ 内の高駆動力型ゲート１０ｐｈのフィンガー長Ｌ１０ｐ と、２入力型活性領域Ｒ２０ｐ 内の高駆動力型ゲート２０ｐｈのフィンガー長Ｌ２０ｐ とは、いずれも図１０（ａ）に示す短フィンガー長Ｌｓである。
【００３９】
一方、それほど高い電流能力を必要としないＰチャネル型ＭＩＳＦＥＴのゲートは、連続型活性領域Ｒ３０ｐ に配置され、後述するように、トレンチ分離Ｒｉｓからのストレスをあまり受けないようにレイアウトされている。つまり、高い電流能力を必要としないＰチャネル型ＭＩＳＦＥＴのゲートは、連続型活性領域Ｒ３０ｐ に配置された通常型ゲート３０ｐｕ（端部ゲート又は中間ゲート）である。そして、連続型活性領域Ｒ３０ｐ 内の通常型ゲート３０ｐｕのうち端部に配置されたゲートの短い方のフィンガー長Ｌ３０ｐ は、図１０（ｄ）に示す短フィンガー長Ｌｓである。
【００４０】
−第１の実施形態の効果−
トレンチ分離からチャネルに及ぼす圧縮ストレス（以下、トレンチ分離ストレスと示す）のトランジスタ特性に与える効果は、同じゲート長、同じゲート幅のトランジスタであっても能力差が生じるという効果である。以下、トレンチ分離ストレスのトランジスタ特性に与える効果を説明する。ＭＩＳＦＥＴのチャネル部分では、トレンチ分離ストレスによって格子に歪みが生じる。したがって、Ｎチャネル型ＭＩＳＦＥＴにおいては、チャネル部分での実効移動度が低下し、Ｎチャネル型ＭＩＳＦＥＴの能力が低下する傾向を示す。しかし、Ｐチャネル型ＭＩＳＦＥＴでは、ゲート長方向のトレンチ分離ストレスによって、ヴァレンスバンドの縮退が解け、重い正孔と軽い正孔（ライトホール）とが発生する。このライトホールは実効質量が小さいため、Ｐチャネル型ＭＩＳＦＥＴの実効移動度は増加する傾向を示す。
【００４１】
したがって、図９及び図１０（ａ）〜（ｄ）に示すように、Ｐチャネル型ＭＩＳＦＥＴでは、ゲート長方向のトレンチ分離ストレスが大きいときに電流駆動能力が向上する。
【００４２】
したがって、本実施形態の半導体装置によると、不連続活性領域Ｒ１０ｐ 又は２入力型活性領域Ｒ２０ｐ に、高駆動力型ゲート１０ｐｈ又は２０ｐｈが配置されているので、格子歪みによって生じたライトホールを利用して高駆動型Ｐチャネル型ＭＩＳＦＥＴが得られる。
【００４３】
一般に、ロジック回路用の半導体装置としては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴとを備えた，いわゆるＣＭＯＳデバイスが使用される。その場合、キャリアとして電子を用いるＮチャネル型ＭＩＳＦＥＴに比べて、キャリアとしてホールを用いるＰチャネル型ＭＩＳＦＥＴのキャリア移動度は大幅に小さいので、ＣＭＯＳデバイスにおいては、Ｐチャネル型ＭＩＳＦＥＴの能力がＣＭＯＳデバイス全体の性能に大きな比重を占めている。したがって、本実施形態により、高性能のＣＭＯＳデバイスを得ることが可能になる。
【００４４】
なお、本実施形態においては、２入力型活性領域Ｒ２０ｐｈにも高駆動力型ゲートを配置したが、高駆動力型ゲートは不連続型活性領域１０ｐｈのみに配置してもよい。その場合には、図９及び図１０（ａ）〜（ｄ）からわかるように、本発明の効果をより顕著に発揮することができる。
【００４５】
（第２の実施形態）
図２は、本発明の第２の実施形態に係る半導体装置のうちＮチャネル型ＭＩＳＦＥＴのみのレイアウトを示す平面図である。本実施形態に係るＰチャネル型ＭＩＳＦＥＴのレイアウトは、特に特定の構造に限定されるものではないので、Ｐチャネル型ＭＩＳＦＥＴの図示及び説明は省略する。
【００４６】
図２に示すように、本実施形態のＮチャネル型ＭＩＳＦＥＴは、Ｐウェル４１上に設けられており、１つのＮチャネル型ＭＩＳＦＥＴの通常型ゲート１０ｎｕのみが配置されている不連続型活性領域Ｒ１０ｎ と、２つのＮチャネル型ＭＩＳＦＥＴの通常型ゲート２０ｎｕが配置されている２入力型活性領域Ｒ２０ｎ と、３つ以上のＮチャネル型ＭＩＳＦＥＴの高駆動力型ゲート３０ｎｈがトレンチ分離で分離されることなく連続して配置されている連続型活性領域Ｒ３０ｎ とを有している。また、半導体装置のトレンチ分離Ｒｉｓ上には、ラインアンドスペースパターンによるゲートのパターニング精度を高くするために、ダミーゲート１７も配置されている。
【００４７】
ここで、本実施形態の半導体装置におけるＮチャネル型ＭＩＳＦＥＴの特徴は以下の通りである。
【００４８】
高い電流能力を必要とするＮチャネル型ＭＩＳＦＥＴのゲートは、連続型活性領域Ｒ３０ｎ に配置され、トレンチ分離ストレスをあまり受けないように構成されている。つまり、高い電流能力を必要とするＮチャネル型ＭＩＳＦＥＴのゲートは、連続型活性領域Ｒ３０ｎ に配置された高駆動力型ゲート３０ｎｈ（端部ゲート又は中間ゲート）である。そして、連続型活性領域Ｒ３０ｎ 内の高駆動力型ゲート３０ｎｈのうち端部に配置されたゲートの短い方のフィンガー長Ｌ３０ｎ は、図１０（ｄ）に示す短フィンガー長Ｌｓである。
【００４９】
一方、あまり電流能力を必要としないＮチャネル型ＭＩＳＦＥＴのゲートは、不連続型活性領域Ｒ１０ｎ と２入力型活性領域Ｒ２０ｎ とに配置され、トレンチ分離Ｒｉｓから比較的大きなストレスを受けるようにレイアウトされている。つまり、あまり電流能力を必要としないＮチャネル型ＭＩＳＦＥＴのゲートは、不連続型活性領域Ｒ１０ｎ に配置された通常型ゲート１０ｎｕ（孤立ゲート）か、２入力型活性領域Ｒ２０ｎ に配置された通常型ゲート２０ｎｕ（端部ゲート）である。そして、不連続型活性領域Ｒ１０ｎ 内の通常型ゲート１０ｎｕのフィンガー長Ｌ１０ｎ と、２入力型活性領域Ｒ２０ｎ 内の通常型ゲート２０ｎｕのフィンガー長Ｌ２０ｎ とは、いずれも図１０（ａ）に示す短フィンガー長Ｌｓである。
【００５０】
なお、ドレイン寄生容量を減らしたいＮチャネル型ＭＩＳＦＥＴ，またはオフ状態におけるチャネルリークやゲートリークが許容できないＭＩＳＦＥＴは、不連続型活性領域Ｒ１０ｎ と２入力型活性領域Ｒ２０ｎ とに配置することが好ましい。
【００５１】
−第２の実施形態の効果−
上述のように、Ｎチャネル型ＭＩＳＦＥＴにおいては、チャネル部分での実効移動度が低下し、Ｎチャネル型ＭＩＳＦＥＴの能力が低下する傾向を示す。
【００５２】
したがって、図９及び図１０（ａ）〜（ｄ）に示すように、Ｎチャネル型ＭＩＳＦＥＴでは、ゲート長方向のトレンチ分離ストレスが大きいときに電流駆動能力が低下する。
【００５３】
したがって、本実施形態の半導体装置によると、連続活性領域Ｒ３０ｎ のみに、高駆動力型ゲート３０ｎｈが配置されているので、格子歪みに起因する駆動力の低下を抑制することができ、従来の半導体装置に比べると電流能力の大きい高駆動型Ｎチャネル型ＭＩＳＦＥＴが得られる。したがって、本実施形態により、高駆動力型Ｎチャネル型ＭＩＳＦＥＴを有する高性能のＣＭＯＳデバイスを得ることが可能になる。
【００５４】
また、本実施形態の半導体装置においては、ドレイン寄生容量を減らしたいＮチャネル型ＭＩＳＦＥＴ、またはオフ状態におけるチャネルリークやゲートリークが許容できないＮチャネル型ＭＩＳＦＥＴのゲートは、不連続型活性領域Ｒ１０ｎ 又は２入力型活性領域Ｒ２０ｎ に配置されていることによっても、高速動作特性と低リーク特性とを有するＮチャネル型ＭＩＳＦＥＴを備えた半導体装置が得られることになる。
【００５５】
−第２の実施形態の変形例−
本変形例においては、Ｐチャネル型ＭＩＳＦＥＴのゲートを図１に示すレイアウトにし、また、Ｎチャネル型ＭＩＳＦＥＴのゲートを図２に示すレイアウトにする。これにより、第１及び第２の実施形態の効果をあわせて発揮することができる。
【００５６】
つまり、高い電流能力を得たいＰチャネル型ＭＩＳＦＥＴの高駆動力型ゲートは、大きなトレンチ分離ストレスを受ける不連続型活性領域Ｒ１０ｐ 又は２入力型活性領域Ｒ２０ｐ に配置し、高い電流能力を得たいＮチャネル型ＭＩＳＦＥＴのゲートは、連続型活性領域Ｒ３０ｎ に配置することにより、Ｐチャネル型ＭＩＳＦＥＴ及びＮチャネル型ＭＩＳＦＥＴのいずれにおいても、電流能力が増大する。また、必要に応じてドレイン寄生容量を減らしたいＮチャネル型ＭＩＳＦＥＴやオフトランジスタのチャネルリークやゲートリークが許容できないＮチャネル型ＭＩＳＦＥＴは、不連続型活性領域Ｒ１０ｎ 又は２入力型活性領域Ｒ２０ｎ に配置することにより、高速動作特性と低リーク特性とを有するＮチャネル型ＭＩＳＦＥＴを備えた半導体装置が得られることになる。
【００５７】
（第３の実施形態）
図３は、本発明の第３の実施形態に係る半導体装置のうちＮチャネル型ＭＩＳＦＥＴのみのレイアウトを示す平面図である。本実施形態に係るＰチャネル型ＭＩＳＦＥＴのレイアウトは、特に特定の構造に限定されるものではないので、Ｐチャネル型ＭＩＳＦＥＴの図示及び説明は省略する。
【００５８】
図３に示すように、本実施形態のＮチャネル型ＭＩＳＦＥＴは、Ｐウェル４１上に設けられており、１つのＮチャネル型ＭＩＳＦＥＴの通常型ゲート１０ｎｕのみが配置されている不連続型活性領域Ｒ１０ｎ と、２つのＮチャネル型ＭＩＳＦＥＴの通常型ゲート２０ｎｕが配置されている２入力型活性領域Ｒ２０ｎ と、３つ以上のＮチャネル型ＭＩＳＦＥＴの高駆動力型ゲート３０ｎｈがトレンチ分離で分離されることなく連続して配置されている連続型活性領域Ｒ３０ｎ とを有している。また、半導体装置のトレンチ分離Ｒｉｓ上には、ラインアンドスペースパターンによるゲートのパターニング精度を高くするために、ダミーゲート１７も配置されている。
【００５９】
ここで、本実施形態の半導体装置におけるＮチャネル型ＭＩＳＦＥＴの特徴は以下の通りである。
【００６０】
高い電流能力を必要とする高駆動力型ゲートは、連続型活性領域Ｒ３０ｎ に配置され、トレンチ分離ストレスをあまり受けないように構成されている。その点では、第２の実施形態と同様である。しかし、本実施形態においては、連続型活性領域Ｒ３０ｎ に配置されたゲートのうちトレンチ分離Ｒｉｓに隣接するゲートはダミーゲート１７ｎである。言い換えると、高い電流能力を必要とするＮチャネル型ＭＩＳＦＥＴのゲートは、連続型活性領域Ｒ３０ｎ に配置されたゲートのうちダミーゲート１７ｎを除く高駆動力型ゲート３０ｎｈ（中間ゲート）である。そして、連続型活性領域Ｒ３０ｎ 内の高駆動力型ゲート３０ｎｈのうちダミーゲート１７ｎに隣接するゲートの短い方のフィンガー長Ｌ３０ｎ は、図１０（ｃ）に示す中フィンガー長Ｌｍである。
【００６１】
なお、あまり電流能力を必要としないＮチャネル型ＭＩＳＦＥＴのゲートは、不連続型活性領域Ｒ１０ｎ と２入力型活性領域Ｒ２０ｎ とに配置され、トレンチ分離Ｒｉｓから比較的大きなストレスを受けるようにレイアウトされている。つまり、あまり電流能力を必要としないＮチャネル型ＭＩＳＦＥＴのゲートは、不連続型活性領域Ｒ１０ｎ に配置された通常型ゲート１０ｎｕ（孤立ゲート）か、２入力型活性領域Ｒ２０ｎ に配置された通常型ゲート２０ｎｕ（端部ゲート）である。そして、不連続型活性領域Ｒ１０ｎ 内の通常型ゲート１０ｎｕのフィンガー長Ｌ１０ｎ と、２入力型活性領域Ｒ２０ｎ 内の通常型ゲート２０ｎｕのフィンガー長Ｌ２０ｎ とは、いずれも図１０（ａ）に示す短フィンガー長Ｌｓである。この点は、第２の実施形態と同様である。
【００６２】
本実施形態によると、高い電流を得たいＮチャネル型ＭＩＳＦＥＴの高駆動力型ゲート３０ｎｈを連続型活性領域Ｒ３０ｎ に配置するとともに、連続型活性領域Ｒ３０ｎ の端部にダミーゲート１７ｎを設けているので、Ｎチャネル型ＭＩＳＦＥＴの高駆動力ゲート３０ｎｈのうちダミーゲート１７ｎに隣接するゲートの短い方のフィンガー長Ｌ３０ｎ は、中フィンガー長Ｌｍになる。図９に示すように、Ｎチャネル型ＭＩＳＦＥＴにおいては、ゲートのフィンガー長が中フィンガー長ＬｍであるＮチャネル型ＭＩＳＦＥＴの飽和電流値Ｉｄｓａｔは、ゲートの一方のフィンガー長が短フィンガー長ＬｓであるＮチャネル型ＭＩＳＦＥＴの飽和電流値Ｉｄｓａｔよりもかなり大きい。したがって、本実施形態の半導体装置によると、ゲートが連続型活性領域Ｒ３０ｎ に配置されているすべてのＮチャネル型ＭＩＳＦＥＴについて、トレンチ分離ストレスに起因する電流能力の低下を抑制することができるので、第２の実施形態よりもさらに電流能力の大きいＮチャネル型ＭＩＳＦＥＴを備えた半導体装置を得ることができる。
【００６３】
（第４の実施形態）
図４は、本発明の第４の実施形態に係る半導体装置のうちＮチャネル型ＭＩＳＦＥＴのみのレイアウトを示す平面図である。本実施形態に係るＰチャネル型ＭＩＳＦＥＴのレイアウトは、特に特定の構造に限定されるものではないので、Ｐチャネル型ＭＩＳＦＥＴの図示及び説明は省略する。
【００６４】
図４に示すように、本実施形態のＮチャネル型ＭＩＳＦＥＴは、Ｐウェル４１上に設けられており、１つのＮチャネル型ＭＩＳＦＥＴの通常型ゲート１０ｎｕのみが配置されている不連続型活性領域Ｒ１０ｎ と、２つのＮチャネル型ＭＩＳＦＥＴの通常型ゲート２０ｎｕが配置されている２入力型活性領域Ｒ２０ｎ と、３つ以上のＮチャネル型ＭＩＳＦＥＴの高駆動力型ゲート３０ｎｈがトレンチ分離で分離されることなく連続して配置されている連続型活性領域Ｒ３０ｎ とを有している。また、半導体装置のトレンチ分離Ｒｉｓ上には、ラインアンドスペースパターンによるゲートのパターニング精度を高くするために、ダミーゲート１７も配置されている。
【００６５】
ここで、本実施形態の半導体装置におけるＮチャネル型ＭＩＳＦＥＴの特徴は以下の通りである。
【００６６】
高い電流能力を必要とする高駆動力型ゲート３０ｎｈは、連続型活性領域Ｒ３０ｎ に配置され、トレンチ分離ストレスをあまり受けないように構成されている。その点では、第２の実施形態と同様である。しかし、本実施形態においては、連続型活性領域Ｒ３０ｎ に配置されたゲートのうちトレンチ分離Ｒｉｓに隣接する高駆動力型ゲート３０ｎｈの短い方のフィンガー長Ｌ３０ｎ は、図１０（ｃ）に示す中フィンガー長Ｌｍである。
【００６７】
なお、あまり電流能力を必要としないＮチャネル型ＭＩＳＦＥＴのゲートは、不連続型活性領域Ｒ１０ｎ と２入力型活性領域Ｒ２０ｎ とに配置され、トレンチ分離Ｒｉｓから比較的大きなストレスを受けるようにレイアウトされている。つまり、あまり電流能力を必要としないＮチャネル型ＭＩＳＦＥＴのゲートは、不連続型活性領域Ｒ１０ｎ に配置された通常型ゲート１０ｎｕ（孤立ゲート）か、２入力型活性領域Ｒ２０ｎ に配置された通常型ゲート２０ｎｕ（端部ゲート）である。そして、不連続型活性領域Ｒ１０ｎ 内の通常型ゲート１０ｎｕのフィンガー長Ｌ１０ｎ と、２入力型活性領域Ｒ２０ｎ 内の通常型ゲート２０ｎｕのフィンガー長Ｌ２０ｎ とは、いずれも図１０（ａ）に示す短フィンガー長Ｌｓである。この点は、第２の実施形態と同様である。
【００６８】
本実施形態によると、高い電流能力を得たいＮチャネル型ＭＩＳＦＥＴの高駆動力型ゲート３０ｎｈを連続型活性領域Ｒ３０ｎ に配置するとともに、端部に配置された高駆動力型ゲート３０ｎｈの短い方のフィンガー長Ｌ３０ｎ は、中フィンガー長Ｌｍである。したがって、第３の実施形態と同様に、本実施形態の半導体装置によると、連続型活性領域Ｒ３０ｎ に配置されるすべてのＮチャネル型ＭＩＳＦＥＴについて、トレンチ分離ストレスに起因する電流能力の低下を抑制することができるので、第２の実施形態よりもさらに電流能力の大きいＮチャネル型ＭＩＳＦＥＴを備えた半導体装置を得ることができる。
【００６９】
すなわち、連続型活性領域Ｒ３０ｎ に配置されるＮチャネル型ＭＩＳＦＥＴのゲートのうち端部ゲートのフィンガー長Ｌ３０ｎ をゲ４倍以上にすることにより、ダミーゲートを設けなくても、第３の実施形態と同じ効果を発揮することができる。
【００７０】
（第５の実施形態）
図５は、本発明の第５の実施形態に係る半導体装置のうちＰチャネル型ＭＩＳＦＥＴのみのレイアウトを示す平面図である。本実施形態に係るＮチャネル型ＭＩＳＦＥＴのレイアウトは、特に特定の構造に限定されるものではないので、Ｎチャネル型ＭＩＳＦＥＴの図示及び説明は省略する。
【００７１】
図５に示すように、本実施形態のＰチャネル型ＭＩＳＦＥＴの各活性領域は、Ｎウェル４０に設けられており、１つのＰチャネル型ＭＩＳＦＥＴの高駆動力型ゲート１０ｐｈのみが配置されている不連続型活性領域Ｒ１０ｐ と、２つのＰチャネル型ＭＩＳＦＥＴの高駆動力型ゲート２０ｐｈが配置されている２入力型活性領域Ｒ２０ｐ と、３つ以上のＰチャネル型ＭＩＳＦＥＴの通常型ゲート３０ｐｕが連続して配置されている連続型活性領域Ｒ３０ｐ とを有している。また、半導体装置のトレンチ分離Ｒｉｓ上には、ラインアンドスペースパターンによるゲートのパターニング精度を高くするために、ダミーゲート１７も配置されている。
【００７２】
ここで、本実施形態の半導体装置におけるＰチャネル型ＭＩＳＦＥＴの特徴は以下の通りである。
【００７３】
高い電流能力を必要とする高駆動力型ゲートは、不連続型活性領域Ｒ１０ｐ と２入力型活性領域Ｒ２０ｐ とに配置され、後述するように、トレンチ分離Ｒｉｓから比較的大きなストレスを受けるようにレイアウトされている。つまり、高い電流能力を必要とするＰチャネル型ＭＩＳＦＥＴのゲートは、不連続型活性領域Ｒ１０ｐ に配置された高駆動力型ゲート１０ｐｈ（孤立ゲート）か、２入力型活性領域Ｒ２０ｐ に配置された高駆動力型ゲート２０ｐｈ（端部ゲート）である。そして、不連続型活性領域Ｒ１０ｐ 内の高駆動力型ゲート１０ｐｈのフィンガー長Ｌ１０ｐ と、２入力型活性領域Ｒ２０ｐ 内の高駆動力型ゲート２０ｐｈのフィンガー長Ｌ２０ｐ とは、いずれも図１０（ａ）に示す短フィンガー長Ｌｓである。この点は、第１の実施形態と同じである。
【００７４】
ところが、本実施形態においては、２入力型活性領域Ｒ２０ｐ において、２つの高駆動力型ゲート２０ｐｈの間には、分離用ダミーゲート１７ｐが配置されている。この点が、本実施形態の半導体装置の特徴である。
【００７５】
一方、第１の実施形態と同様に、それほど電流能力を必要としないＰチャネル型ＭＩＳＦＥＴのゲートは、連続型活性領域Ｒ３０ｐ に配置され、後述するように、トレンチ分離Ｒｉｓからのストレスをあまり受けないようにレイアウトされている。つまり、高い電流能力を必要としないＰチャネル型ＭＩＳＦＥＴのゲートは、連続型活性領域Ｒ３０ｐ に配置された通常型ゲート３０ｐｕ（端部ゲート又は中間ゲート）である。そして、連続型活性領域Ｒ３０ｐ 内の通常型ゲート３０ｐｕのうち端部に配置されたゲートの短い方のフィンガー長Ｌ３０ｐ は、図１０（ｄ）に示す短フィンガー長Ｌｓである。
【００７６】
したがって、本実施形態の半導体装置によれば、第１の実施形態の効果と同じ効果を発揮することができ、さらに、２入力型活性領域に配置される２つのＰチャネル型ＭＩＳＦＥＴの信号同士の干渉を防止することができる。
【００７７】
【発明の効果】
本発明の半導体装置によると、活性領域に加わるトレンチ分離からのストレスを考慮して、ＭＩＳＦＥＴの種類に応じたレイアウトをするようにしたので、高性能の半導体装置の提供を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置のうちＰチャネル型ＭＩＳＦＥＴのみのレイアウトを示す平面図である。
【図２】本発明の第２の実施形態に係る半導体装置のうちＮチャネル型ＭＩＳＦＥＴのみのレイアウトを示す平面図である。
【図３】本発明の第３の実施形態に係る半導体装置のうちＮチャネル型ＭＩＳＦＥＴのみのレイアウトを示す平面図である。
【図４】本発明の第４の実施形態に係る半導体装置のうちＮチャネル型ＭＩＳＦＥＴのみのレイアウトを示す平面図である。
【図５】本発明の第５の実施形態に係る半導体装置のうちＰチャネル型ＭＩＳＦＥＴのみのレイアウトを示す平面図である。
【図６】（ａ），（ｂ）は、それぞれ順に、不連続型活性領域おけるＭＩＳＦＥＴのレイアウトを示す平面図、及びＶＩ−ＶＩ線における断面図である。
【図７】（ａ），（ｂ）は、それぞれ順に、２入力型活性領域におけるＭＩＳＦＥＴのレイアウトを示す平面図、及びＶＩＩ−ＶＩＩ線における断面図である。
【図８】（ａ），（ｂ）は、それぞれ順に、連続型活性領域におけるＭＩＳＦＥＴのレイアウトを示す平面図、及びＶＩＩＩ−ＶＩＩＩ線における断面図である。
【図９】各ゲートパターンを有するＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴの飽和電流値Ｉｄｓａｔのデータを表にして示す図である。
【図１０】（ａ）〜（ｄ）は、それぞれ順に、両側のフィンガー長が短フィンガー長、両側のフィンガー長が中フィンガー長、両側のフィンガー長が大フィンガー長、並びに、一方のフィンガー長が短フィンガー長で他方のフィンガー長が大フィンガー長であるゲートのパターンを示す平面図である。
【図１１】多数のＭＩＳＦＥＴを配置した従来の半導体装置のレイアウトを示す平面図である。
【符号の説明】
Ｒ１０ｐ 不連続型活性領域
Ｒ２０ｐ ２入力型活性領域
Ｒ３０ｐ 連続型活性領域
Ｒ１０ｎ 不連続型活性領域
Ｒ２０ｎ ２入力型活性領域
Ｒ３０ｎ 連続型活性領域
Ｒｉｓ トレンチ分離
１０ｐｈ 高駆動力型ゲート
２０ｐｈ 高駆動力型ゲート
３０ｐｕ 通常型ゲート
１０ｎｕ 通常型ゲート
２０ｎｕ 通常型ゲート
３０ｎｈ 高駆動力型ゲート
１１ ゲート絶縁膜
１２ ゲート電極
１７ｎ ダミーゲート
１７ｐ 分離用ダミーゲート
４０ Ｎウェル
４１ Ｐウェル
【発明の属する技術分野】
本発明は設計レイアウトを最適化することにより、トランジスタ特性の性能を向上させた、高性能なＭＩＳ型半導体装置に関するものである。
【０００２】
【従来の技術】
図１１は、多数のＭＩＳトランジスタ（以下、ＭＩＳＦＥＴという）を配置した従来の半導体装置のレイアウトを示す平面図である。同図に示すように、半導体装置には、トレンチ分離Ｒｉｓに囲まれて、ＭＩＳＦＥＴの配置数や配置密度が異なる各種の活性領域が設けられている。この明細書においては、３つ以上のＭＩＳＦＥＴのゲート１０１がトレンチ分離で分離されることなく連続して配置されている活性領域を連続型活性領域Ｒ１０１ と呼び、１つのＭＩＳＦＥＴのゲート１０４のみが配置されている活性領域を不連続型活性領域Ｒ１０２ と呼び、２つのＭＩＳＦＥＴのゲート１０６が配置された活性領域を２入力型活性領域Ｒ１０３ と呼ぶことにする。また、半導体装置のトレンチ分離Ｒｉｓ上には、ラインアンドスペースパターンによるゲートのパターニング精度を高くするために、ダミーゲート１０７も配置されている。
【０００３】
そして、図１１に示すように、連続型活性領域Ｒ１０１におけるＭＩＳＦＥＴのゲート１０１とトレンチ分離Ｒｉｓとの間の距離Ｌ１０１ と、不連続型活性領域Ｒ１０２におけるＭＩＳＦＥＴのゲート１０４とトレンチ分離Ｒｉｓとの間の距離Ｌ１０２ と、２入力型活性領域Ｒ１０３におけるＭＩＳＦＥＴのゲート１０６とトレンチ分離Ｒｉｓとの間の距離Ｌ１０３ とは、それぞれ互いに異なっている。
【０００４】
以上のように、従来の半導体装置は、占有面積をできる限り小さく設計するために、連続型活性領域のトランジスタと不連続型活性領域のトランジスタと２入力型活性領域のトランジスタが混在したレイアウトで構成される。
【０００５】
【非特許文献１】
ＩＥＤＭ １９９９ Ｔｅｃｈ．Ｄｉｇ．，ｐｐ８２７−８３０（図９）
【非特許文献２】
「機能性材料のための量子力学」 講談社 ｐｐ６０−６１
【非特許文献３】
ＩＥＥＥ ＴＲＡＮＳＦＯＲＭＡＴＩＯＮ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，Ｖｏｌ．３８，Ｎｏ．４ ｐｐ８９５−９００
【０００６】
【発明が解決しようとする課題】
従来の半導体装置が、以上のように設計されていた理由は、半導体装置の性能は、各ＭＩＳＦＥＴのゲート長とゲート幅で決定されることが前提となっていたからと考えられる。しかしながら、本発明者達の実験から、最近の微細化されたＭＩＳＦＥＴを搭載した半導体装置では、その性能がＭＩＳＦＥＴのゲート長とゲート幅だけではなく、活性領域のレイアウト形状によっても変わりうることが判ってきた。すなわち、回路構成が同じでも、レイアウトによって各ＭＩＳＦＥＴの動作速度などが変化することから、半導体装置全体の性能もレイアウトによって影響を受けるのである。
【０００７】
本発明の目的は、ＭＩＳＦＥＴの動作速度が活性領域に存在する歪みによって変化する特性を有する点に着目し、その変化特性を利用したレイアウト形状を実現することにより、高性能の半導体装置の提供を図ることにある。
【０００８】
【課題を解決するための手段】
本発明の第１の半導体装置は、１つのＰチャネル型ＭＩＳＦＥＴのゲートのみが配置された第１の不連続型活性領域と、３つ以上のＰチャネル型ＭＩＳＦＥＴのゲートが配置された第１の連続型活性領域と、上記第１の不連続型活性領域及び第１の連続型活性領域を囲むトレンチ分離とを備えた半導体装置において、第１のＰチャネル型ＭＩＳＦＥＴのゲートを上記第１の連続型活性領域に配置する一方、上記第１のＰチャネル型ＭＩＳＦＥＴよりも高い電流能力が必要な第２のＰチャネル型ＭＩＳＦＥＴのゲートを上記第１の不連続型活性領域に配置するように設計されている。
【０００９】
これにより、トレンチ分離から受ける圧縮応力が大きい第１の不連続型活性領域に、高い電流能力の必要な第２のＰチャネル型ＭＩＳＦＥＴが配置されているので、ヴァレンスバンドに生じるライトホールを利用したＰチャネル型ＭＩＳＦＥＴの電流能力の向上が可能になり、高性能の半導体装置が得られる。
【００１０】
上記トレンチ分離によって囲まれ、２つのＰチャネル型ＭＩＳＦＥＴのゲートが配置される２入力型活性領域をさらに備え、上記第２のＰチャネル型ＭＩＳＦＥＴのゲートを上記２入力型活性領域に配置するように設計されていることにより、半導体装置全体としての活性領域の占有面積の低減を図りつつ、Ｐチャネル型ＭＩＳＦＥＴの性能の低下を抑制することができる。
【００１１】
その場合、上記２つの第２のＰチャネル型ＭＩＳＦＥＴの２つのゲートの間には、分離用ダミーゲートが配置されていることにより、２つのＰチャネル型ＭＩＳＦＥＴの信号同士の干渉を防止することができる。
【００１２】
上記第１の不連続型活性領域における活性領域のゲート長方向の幅は、ゲート長の５倍以上で８．５倍以下の値に設計されていることが好ましい。
【００１３】
上記第１の不連続型活性領域における活性領域のゲート長方向の幅は、０．６μｍ以上で１．０μｍ以下の値に設計されていることが好ましい。
【００１４】
上記トレンチ分離に囲まれ、１つのＮチャネル型ＭＩＳＦＥＴのゲートのみが配置された第２の不連続型活性領域と、上記トレンチ分離に囲まれ３つ以上のＮチャネル型ＭＩＳＦＥＴのゲートが配置された第２の連続型活性領域とをさらに備え、第１のＮチャネル型ＭＩＳＦＥＴのゲートを上記第２の連続型活性領域に配置する一方、上記第１のＮチャネル型ＭＩＳＦＥＴよりも高い電流能力が必要な第２のＮチャネル型ＭＩＳＦＥＴのゲートを上記第２の連続型活性領域に配置するように設計されていることにより、トレンチ分離からのストレスによるＮチャネル型ＭＩＳＦＥＴの電流能力の低下を抑制することができる。
【００１５】
本発明の第２の半導体装置は、１つのＮチャネル型ＭＩＳＦＥＴのゲートのみが配置された不連続型活性領域と、３つ以上のＮチャネル型ＭＩＳＦＥＴのゲートが配置された連続型活性領域と、上記不連続型活性領域及び連続型活性領域を囲むトレンチ分離とを備えた半導体装置において、第１のＮチャネル型ＭＩＳＦＥＴのゲートを上記連続型活性領域に配置する一方、上記第１のＮチャネル型ＭＩＳＦＥＴよりも高い電流能力が必要な第２のＮチャネル型ＭＩＳＦＥＴのゲートを上記連続型活性領域に配置するように設計されている。
【００１６】
これにより、トレンチ分離から受ける圧縮応力が小さい連続型活性領域に、高い電流能力の必要な第２のＮチャネル型ＭＩＳＦＥＴが配置されているので、ストレスによるＮチャネル型ＭＩＳＦＥＴの電流能力の低下を抑制することが可能になり、高性能の半導体装置が得られる。
【００１７】
上記トレンチ分離によって囲まれ、２つのＮチャネル型ＭＩＳＦＥＴのゲートが配置される２入力型活性領域をさらに備え、上記第１のＮチャネル型ＭＩＳＦＥＴのゲートを上記２入力型活性領域に配置するように設計されていることが好ましい。
【００１８】
上記連続型活性領域に配置される上記第２のＮチャネル型ＭＩＳＦＥＴのゲートのうち端部のゲートとトレンチ分離との間に配置されたダミーゲートをさらに備えていることにより、連続型活性領域に配置されるすべてのＮチャネル型ＭＩＳＦＥＴの電流能力の低下を抑制することができる。
【００１９】
上記連続型活性領域に配置される上記第２のＮチャネル型ＭＩＳＦＥＴのゲートのうち端部のゲートとトレンチ分離との間の距離を、ゲート長の４倍以上の値にするように設計されていることが好ましい。
【００２０】
上記第１のＮチャネル型ＭＩＳＦＥＴよりも、ドレイン寄生容量の低減が必要な，又はチャネルリークもしくはゲートリークの低減が必要な第３のｎチャネルＭＩＳＦＥＴのゲートを上記不連続型活性領域又は２入力型活性領域に配置するように設計されていることが好ましい。
【００２１】
【発明の実施の形態】
−活性領域及びＭＩＳＦＥＴの種類−
まず、本発明の実施形態において使用するＭＩＳＦＥＴについて、ＭＩＳＦＥＴが配置される活性領域との関係で定まるＭＩＳＦＥＴのゲートの種類について説明する。本実施形態において、ＭＩＳＦＥＴが配置される活性領域は、不連続型活性領域Ｒ１０，２入力型活性領域Ｒ２０及び連続型活性領域Ｒ３０がある。
【００２２】
図６（ａ），（ｂ）は、それぞれ順に、不連続型活性領域Ｒ１０におけるＭＩＳＦＥＴのレイアウトを示す平面図、及びＶＩ−ＶＩ線における断面図である。
【００２３】
図６（ａ），（ｂ）に示すように、トレンチ分離Ｒｉｓ（素子分離領域）によって囲まれる不連続型活性領域Ｒ１０には、ゲート絶縁膜１１とゲート電極１２とを有する単一のゲート１０のみが配置されている。不連続型活性領域Ｒ１０に配置されるＭＩＳＦＥＴのゲート１０は、その両側において他のゲートを介在させることなくトレンチ分離Ｒｉｓと対向するゲート（以下、孤立ゲートという）である。そして、不連続型活性領域Ｒ１０に配置されるＭＩＳＦＥＴのゲート１０の端部と、トレンチ分離Ｒｉｓのうち当該ゲート１０にもっとも近接している端部との間の距離をフィンガー長Ｌ１０と定義する。
【００２４】
なお、トレンチ分離Ｒｉｓの上には、ラインアンドスペースパターンによるゲートのパターニング精度を高くするために、ダミーゲート１７が設けられている。
【００２５】
図７（ａ），（ｂ）は、それぞれ順に、２入力型活性領域Ｒ２０におけるＭＩＳＦＥＴのレイアウトを示す平面図、及びＶＩＩ−ＶＩＩ線における断面図である。
【００２６】
図７（ａ），（ｂ）に示すように、トレンチ分離Ｒｉｓ（素子分離領域）によって囲まれる２入力型活性領域Ｒ２０には、各々ゲート絶縁膜２１とゲート電極２２とを有する２つのゲート２０が配置されている。２入力型活性領域Ｒ２０に配置される２つのＭＩＳＦＥＴのゲート２０は、いずれも、その片側においてのみ他のゲートを介在させることなくトレンチ分離Ｒｉｓと対向するゲート（以下、端部ゲートという）である。そして、２入力型活性領域Ｒ２０に配置されるＭＩＳＦＥＴのゲート２０の端部と、トレンチ分離Ｒｉｓのうち当該ゲート２０にもっとも近接している端部との間の距離をフィンガー長Ｌ２０と定義する。
【００２７】
図８（ａ），（ｂ）は、それぞれ順に、連続型活性領域Ｒ３０におけるＭＩＳＦＥＴのレイアウトを示す平面図、及びＶＩＩＩ−ＶＩＩＩ線における断面図である。
【００２８】
図８（ａ），（ｂ）に示すように、トレンチ分離Ｒｉｓ（素子分離領域）によって囲まれる連続型活性領域Ｒ３０には、各々ゲート絶縁膜３１とゲート電極３２とを有する３つ以上のＭＩＳＦＥＴのゲート３０が配置されている。連続型活性領域Ｒ３０に配置されるＭＩＳＦＥＴのゲート３０は、その片側においてのみ他のゲートを介在させることなくトレンチ分離Ｒｉｓと対向する端部ゲートか、その両側においてトレンチ分離Ｒｉｓを介在させることなく他のゲートに対向するゲート（以下、中間ゲートという）である。
【００２９】
そして、連続型活性領域Ｒ３０の端部に配置されるＭＩＳＦＥＴのゲート３０の端部と、トレンチ分離Ｒｉｓのうち当該ゲート３０にもっとも近接している端部との間の距離をフィンガー長Ｌ３０と定義する。
【００３０】
図９は、図１０（ａ）〜（ｄ）に示すゲートパターンを有するＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴの飽和電流値Ｉｄｓａｔのデータを表にして示す図である。図９に示す飽和電流値Ｉｄｓａｔは、図１０（ａ）に示すゲートパターンを有するＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴの飽和電流値Ｉｄｓａｔをそれぞれ“１”としたときの比によって表されている。図１０（ａ）は、両側におけるフィンガー長が短フィンガー長Ｌｓ（＝０．２４μｍ）であるゲートのパターンを示し、図１０（ｂ）は、両側におけるフィンガー長が中フィンガー長Ｌｍ（＝０．４μｍ）であるゲートのパターンを示し、図１０（ｃ）は、両側におけるフィンガー長が大フィンガー長Ｌｗ（＝１．０μｍ）であるゲートのパターンを示し、図１０（ｄ）は、一方の側におけるフィンガー長が短フィンガー長Ｌｓ（＝０．２４μｍ）で、他の側におけるフィンガー長が大フィンガー長Ｌｗ（＝１．０μｍ）であるゲートのパターンを示している。なお、図１０（ａ）〜（ｄ）に示すいずれのゲートの場合にも、一定間隔でダミーゲートが設けられている。
【００３１】
図９及び図１０（ａ）〜（ｄ）を参照すると、以下のことがわかる。Ｐチャネル型ＭＩＳＦＥＴにおいては、図１０（ａ）に示すような，ゲート両側のフィンガー長が短フィンガー長ＬｓであるＰチャネル型ＭＩＳＦＥＴの飽和電流値Ｉｄｓａｔが最も大きく、図１０（ｃ）に示すような，ゲート両側のフィンガー長が大フィンガー長ＬｗであるＰチャネル型ＭＩＳＦＥＴの飽和電流値Ｉｄｓａｔが最も小さく、図１０（ｂ）に示すような，ゲート両側のフィンガー長が中フィンガー長ＬｍであるＰチャネル型ＭＩＳＦＥＴの飽和電流値Ｉｄｓａｔが両者の中間程度である。また、このデータに関する限り、図１０（ｄ）に示すような，ゲートの一方の側のフィンガー長が短フィンガー長Ｌｓで、ゲートの他の側のフィンガー長が大フィンガー長ＬｗであるＰチャネル型ＭＩＳＦＥＴの飽和電流値Ｉｄｓａｔは、図１０（ｃ）に示すＰチャネル型ＭＩＳＦＥＴの飽和電流値Ｉｄｓａｔと同じである。
【００３２】
したがって、Ｐチャネル型ＭＩＳＦＥＴは、不連続型活性領域Ｒ１０に配置されていることが好ましく、そのフィンガー長がゲート長の４倍以上で８．５倍以下の値に設計されていることがより好ましい。また、不連続型活性領域Ｒ１０のゲート長方向の幅は、０．６μｍ以上で１．０μｍ以下の値に設計されていることが好ましい。
【００３３】
Ｎチャネル型ＭＩＳＦＥＴにおいては、図１０（ｂ）に示すような，ゲート両側のフィンガー長が中フィンガー長ＬｍであるＮチャネル型ＭＩＳＦＥＴと、図１０（ｃ）に示すような，ゲート両側のフィンガー長が大フィンガー長Ｌｗを有するＮチャネル型ＭＩＳＦＥＴとの飽和電流値Ｉｄｓａｔが同程度で最も大きく、図１０（ｄ）に示すような，ゲートの一方の側のフィンガー長が短フィンガー長Ｌｓで、ゲートの他の側のフィンガー長が大フィンガー長ＬｗであるＮチャネル型ＭＩＳＦＥＴの飽和電流値Ｉｄｓａｔが次に大きく、図１０（ａ）に示すようなゲート両側のフィンガー長が短フィンガー長ＬｍであるＮチャネル型ＭＩＳＦＥＴの飽和電流値Ｉｄｓａｔが両者の中間程度である。
【００３４】
したがって、Ｎチャネル型ＭＩＳＦＥＴは、連続型活性領域Ｒ３０に配置されていることが好ましく、そのフィンガー長がゲート長の４倍以上の値に設計されていることがより好ましい。
【００３５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置のうちＰチャネル型ＭＩＳＦＥＴのみのレイアウトを示す平面図である。本実施形態に係るＮチャネル型ＭＩＳＦＥＴのレイアウトは、特に特定の構造に限定されるものではないので、Ｎチャネル型ＭＩＳＦＥＴの図示及び説明は省略する。
【００３６】
図１に示すように、本実施形態のＰチャネル型ＭＩＳＦＥＴの各活性領域は、Ｎウェル４０に設けられており、１つのＰチャネル型ＭＩＳＦＥＴの高駆動力型ゲート１０ｐｈのみが配置されている不連続型活性領域Ｒ１０ｐ と、２つのＰチャネル型ＭＩＳＦＥＴの高駆動力型ゲート２０ｐｈが配置されている２入力型活性領域Ｒ２０ｐ と、３つ以上のＰチャネル型ＭＩＳＦＥＴの通常型ゲート３０ｐｕが連続して配置されている連続型活性領域Ｒ３０ｐ とを有している。また、半導体装置のトレンチ分離Ｒｉｓ上には、ラインアンドスペースパターンによるゲートのパターニング精度を高くするために、ダミーゲート１７も配置されている。
【００３７】
ここで、本実施形態の半導体装置におけるＰチャネル型ＭＩＳＦＥＴの特徴は以下の通りである。
【００３８】
高い電流能力を必要とする高駆動力型ゲートは、不連続型活性領域Ｒ１０ｐ と２入力型活性領域Ｒ２０ｐ とに配置され、後述するように、トレンチ分離Ｒｉｓから比較的大きなストレスを受けるようにレイアウトされている。つまり、高い電流能力を必要とするＰチャネル型ＭＩＳＦＥＴのゲートは、不連続型活性領域Ｒ１０ｐ に配置された高駆動力型ゲート１０ｐｈ（孤立ゲート）か、２入力型活性領域Ｒ２０ｐ に配置された高駆動力型ゲート２０ｐｈ（端部ゲート）である。そして、不連続型活性領域Ｒ１０ｐ 内の高駆動力型ゲート１０ｐｈのフィンガー長Ｌ１０ｐ と、２入力型活性領域Ｒ２０ｐ 内の高駆動力型ゲート２０ｐｈのフィンガー長Ｌ２０ｐ とは、いずれも図１０（ａ）に示す短フィンガー長Ｌｓである。
【００３９】
一方、それほど高い電流能力を必要としないＰチャネル型ＭＩＳＦＥＴのゲートは、連続型活性領域Ｒ３０ｐ に配置され、後述するように、トレンチ分離Ｒｉｓからのストレスをあまり受けないようにレイアウトされている。つまり、高い電流能力を必要としないＰチャネル型ＭＩＳＦＥＴのゲートは、連続型活性領域Ｒ３０ｐ に配置された通常型ゲート３０ｐｕ（端部ゲート又は中間ゲート）である。そして、連続型活性領域Ｒ３０ｐ 内の通常型ゲート３０ｐｕのうち端部に配置されたゲートの短い方のフィンガー長Ｌ３０ｐ は、図１０（ｄ）に示す短フィンガー長Ｌｓである。
【００４０】
−第１の実施形態の効果−
トレンチ分離からチャネルに及ぼす圧縮ストレス（以下、トレンチ分離ストレスと示す）のトランジスタ特性に与える効果は、同じゲート長、同じゲート幅のトランジスタであっても能力差が生じるという効果である。以下、トレンチ分離ストレスのトランジスタ特性に与える効果を説明する。ＭＩＳＦＥＴのチャネル部分では、トレンチ分離ストレスによって格子に歪みが生じる。したがって、Ｎチャネル型ＭＩＳＦＥＴにおいては、チャネル部分での実効移動度が低下し、Ｎチャネル型ＭＩＳＦＥＴの能力が低下する傾向を示す。しかし、Ｐチャネル型ＭＩＳＦＥＴでは、ゲート長方向のトレンチ分離ストレスによって、ヴァレンスバンドの縮退が解け、重い正孔と軽い正孔（ライトホール）とが発生する。このライトホールは実効質量が小さいため、Ｐチャネル型ＭＩＳＦＥＴの実効移動度は増加する傾向を示す。
【００４１】
したがって、図９及び図１０（ａ）〜（ｄ）に示すように、Ｐチャネル型ＭＩＳＦＥＴでは、ゲート長方向のトレンチ分離ストレスが大きいときに電流駆動能力が向上する。
【００４２】
したがって、本実施形態の半導体装置によると、不連続活性領域Ｒ１０ｐ 又は２入力型活性領域Ｒ２０ｐ に、高駆動力型ゲート１０ｐｈ又は２０ｐｈが配置されているので、格子歪みによって生じたライトホールを利用して高駆動型Ｐチャネル型ＭＩＳＦＥＴが得られる。
【００４３】
一般に、ロジック回路用の半導体装置としては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴとを備えた，いわゆるＣＭＯＳデバイスが使用される。その場合、キャリアとして電子を用いるＮチャネル型ＭＩＳＦＥＴに比べて、キャリアとしてホールを用いるＰチャネル型ＭＩＳＦＥＴのキャリア移動度は大幅に小さいので、ＣＭＯＳデバイスにおいては、Ｐチャネル型ＭＩＳＦＥＴの能力がＣＭＯＳデバイス全体の性能に大きな比重を占めている。したがって、本実施形態により、高性能のＣＭＯＳデバイスを得ることが可能になる。
【００４４】
なお、本実施形態においては、２入力型活性領域Ｒ２０ｐｈにも高駆動力型ゲートを配置したが、高駆動力型ゲートは不連続型活性領域１０ｐｈのみに配置してもよい。その場合には、図９及び図１０（ａ）〜（ｄ）からわかるように、本発明の効果をより顕著に発揮することができる。
【００４５】
（第２の実施形態）
図２は、本発明の第２の実施形態に係る半導体装置のうちＮチャネル型ＭＩＳＦＥＴのみのレイアウトを示す平面図である。本実施形態に係るＰチャネル型ＭＩＳＦＥＴのレイアウトは、特に特定の構造に限定されるものではないので、Ｐチャネル型ＭＩＳＦＥＴの図示及び説明は省略する。
【００４６】
図２に示すように、本実施形態のＮチャネル型ＭＩＳＦＥＴは、Ｐウェル４１上に設けられており、１つのＮチャネル型ＭＩＳＦＥＴの通常型ゲート１０ｎｕのみが配置されている不連続型活性領域Ｒ１０ｎ と、２つのＮチャネル型ＭＩＳＦＥＴの通常型ゲート２０ｎｕが配置されている２入力型活性領域Ｒ２０ｎ と、３つ以上のＮチャネル型ＭＩＳＦＥＴの高駆動力型ゲート３０ｎｈがトレンチ分離で分離されることなく連続して配置されている連続型活性領域Ｒ３０ｎ とを有している。また、半導体装置のトレンチ分離Ｒｉｓ上には、ラインアンドスペースパターンによるゲートのパターニング精度を高くするために、ダミーゲート１７も配置されている。
【００４７】
ここで、本実施形態の半導体装置におけるＮチャネル型ＭＩＳＦＥＴの特徴は以下の通りである。
【００４８】
高い電流能力を必要とするＮチャネル型ＭＩＳＦＥＴのゲートは、連続型活性領域Ｒ３０ｎ に配置され、トレンチ分離ストレスをあまり受けないように構成されている。つまり、高い電流能力を必要とするＮチャネル型ＭＩＳＦＥＴのゲートは、連続型活性領域Ｒ３０ｎ に配置された高駆動力型ゲート３０ｎｈ（端部ゲート又は中間ゲート）である。そして、連続型活性領域Ｒ３０ｎ 内の高駆動力型ゲート３０ｎｈのうち端部に配置されたゲートの短い方のフィンガー長Ｌ３０ｎ は、図１０（ｄ）に示す短フィンガー長Ｌｓである。
【００４９】
一方、あまり電流能力を必要としないＮチャネル型ＭＩＳＦＥＴのゲートは、不連続型活性領域Ｒ１０ｎ と２入力型活性領域Ｒ２０ｎ とに配置され、トレンチ分離Ｒｉｓから比較的大きなストレスを受けるようにレイアウトされている。つまり、あまり電流能力を必要としないＮチャネル型ＭＩＳＦＥＴのゲートは、不連続型活性領域Ｒ１０ｎ に配置された通常型ゲート１０ｎｕ（孤立ゲート）か、２入力型活性領域Ｒ２０ｎ に配置された通常型ゲート２０ｎｕ（端部ゲート）である。そして、不連続型活性領域Ｒ１０ｎ 内の通常型ゲート１０ｎｕのフィンガー長Ｌ１０ｎ と、２入力型活性領域Ｒ２０ｎ 内の通常型ゲート２０ｎｕのフィンガー長Ｌ２０ｎ とは、いずれも図１０（ａ）に示す短フィンガー長Ｌｓである。
【００５０】
なお、ドレイン寄生容量を減らしたいＮチャネル型ＭＩＳＦＥＴ，またはオフ状態におけるチャネルリークやゲートリークが許容できないＭＩＳＦＥＴは、不連続型活性領域Ｒ１０ｎ と２入力型活性領域Ｒ２０ｎ とに配置することが好ましい。
【００５１】
−第２の実施形態の効果−
上述のように、Ｎチャネル型ＭＩＳＦＥＴにおいては、チャネル部分での実効移動度が低下し、Ｎチャネル型ＭＩＳＦＥＴの能力が低下する傾向を示す。
【００５２】
したがって、図９及び図１０（ａ）〜（ｄ）に示すように、Ｎチャネル型ＭＩＳＦＥＴでは、ゲート長方向のトレンチ分離ストレスが大きいときに電流駆動能力が低下する。
【００５３】
したがって、本実施形態の半導体装置によると、連続活性領域Ｒ３０ｎ のみに、高駆動力型ゲート３０ｎｈが配置されているので、格子歪みに起因する駆動力の低下を抑制することができ、従来の半導体装置に比べると電流能力の大きい高駆動型Ｎチャネル型ＭＩＳＦＥＴが得られる。したがって、本実施形態により、高駆動力型Ｎチャネル型ＭＩＳＦＥＴを有する高性能のＣＭＯＳデバイスを得ることが可能になる。
【００５４】
また、本実施形態の半導体装置においては、ドレイン寄生容量を減らしたいＮチャネル型ＭＩＳＦＥＴ、またはオフ状態におけるチャネルリークやゲートリークが許容できないＮチャネル型ＭＩＳＦＥＴのゲートは、不連続型活性領域Ｒ１０ｎ 又は２入力型活性領域Ｒ２０ｎ に配置されていることによっても、高速動作特性と低リーク特性とを有するＮチャネル型ＭＩＳＦＥＴを備えた半導体装置が得られることになる。
【００５５】
−第２の実施形態の変形例−
本変形例においては、Ｐチャネル型ＭＩＳＦＥＴのゲートを図１に示すレイアウトにし、また、Ｎチャネル型ＭＩＳＦＥＴのゲートを図２に示すレイアウトにする。これにより、第１及び第２の実施形態の効果をあわせて発揮することができる。
【００５６】
つまり、高い電流能力を得たいＰチャネル型ＭＩＳＦＥＴの高駆動力型ゲートは、大きなトレンチ分離ストレスを受ける不連続型活性領域Ｒ１０ｐ 又は２入力型活性領域Ｒ２０ｐ に配置し、高い電流能力を得たいＮチャネル型ＭＩＳＦＥＴのゲートは、連続型活性領域Ｒ３０ｎ に配置することにより、Ｐチャネル型ＭＩＳＦＥＴ及びＮチャネル型ＭＩＳＦＥＴのいずれにおいても、電流能力が増大する。また、必要に応じてドレイン寄生容量を減らしたいＮチャネル型ＭＩＳＦＥＴやオフトランジスタのチャネルリークやゲートリークが許容できないＮチャネル型ＭＩＳＦＥＴは、不連続型活性領域Ｒ１０ｎ 又は２入力型活性領域Ｒ２０ｎ に配置することにより、高速動作特性と低リーク特性とを有するＮチャネル型ＭＩＳＦＥＴを備えた半導体装置が得られることになる。
【００５７】
（第３の実施形態）
図３は、本発明の第３の実施形態に係る半導体装置のうちＮチャネル型ＭＩＳＦＥＴのみのレイアウトを示す平面図である。本実施形態に係るＰチャネル型ＭＩＳＦＥＴのレイアウトは、特に特定の構造に限定されるものではないので、Ｐチャネル型ＭＩＳＦＥＴの図示及び説明は省略する。
【００５８】
図３に示すように、本実施形態のＮチャネル型ＭＩＳＦＥＴは、Ｐウェル４１上に設けられており、１つのＮチャネル型ＭＩＳＦＥＴの通常型ゲート１０ｎｕのみが配置されている不連続型活性領域Ｒ１０ｎ と、２つのＮチャネル型ＭＩＳＦＥＴの通常型ゲート２０ｎｕが配置されている２入力型活性領域Ｒ２０ｎ と、３つ以上のＮチャネル型ＭＩＳＦＥＴの高駆動力型ゲート３０ｎｈがトレンチ分離で分離されることなく連続して配置されている連続型活性領域Ｒ３０ｎ とを有している。また、半導体装置のトレンチ分離Ｒｉｓ上には、ラインアンドスペースパターンによるゲートのパターニング精度を高くするために、ダミーゲート１７も配置されている。
【００５９】
ここで、本実施形態の半導体装置におけるＮチャネル型ＭＩＳＦＥＴの特徴は以下の通りである。
【００６０】
高い電流能力を必要とする高駆動力型ゲートは、連続型活性領域Ｒ３０ｎ に配置され、トレンチ分離ストレスをあまり受けないように構成されている。その点では、第２の実施形態と同様である。しかし、本実施形態においては、連続型活性領域Ｒ３０ｎ に配置されたゲートのうちトレンチ分離Ｒｉｓに隣接するゲートはダミーゲート１７ｎである。言い換えると、高い電流能力を必要とするＮチャネル型ＭＩＳＦＥＴのゲートは、連続型活性領域Ｒ３０ｎ に配置されたゲートのうちダミーゲート１７ｎを除く高駆動力型ゲート３０ｎｈ（中間ゲート）である。そして、連続型活性領域Ｒ３０ｎ 内の高駆動力型ゲート３０ｎｈのうちダミーゲート１７ｎに隣接するゲートの短い方のフィンガー長Ｌ３０ｎ は、図１０（ｃ）に示す中フィンガー長Ｌｍである。
【００６１】
なお、あまり電流能力を必要としないＮチャネル型ＭＩＳＦＥＴのゲートは、不連続型活性領域Ｒ１０ｎ と２入力型活性領域Ｒ２０ｎ とに配置され、トレンチ分離Ｒｉｓから比較的大きなストレスを受けるようにレイアウトされている。つまり、あまり電流能力を必要としないＮチャネル型ＭＩＳＦＥＴのゲートは、不連続型活性領域Ｒ１０ｎ に配置された通常型ゲート１０ｎｕ（孤立ゲート）か、２入力型活性領域Ｒ２０ｎ に配置された通常型ゲート２０ｎｕ（端部ゲート）である。そして、不連続型活性領域Ｒ１０ｎ 内の通常型ゲート１０ｎｕのフィンガー長Ｌ１０ｎ と、２入力型活性領域Ｒ２０ｎ 内の通常型ゲート２０ｎｕのフィンガー長Ｌ２０ｎ とは、いずれも図１０（ａ）に示す短フィンガー長Ｌｓである。この点は、第２の実施形態と同様である。
【００６２】
本実施形態によると、高い電流を得たいＮチャネル型ＭＩＳＦＥＴの高駆動力型ゲート３０ｎｈを連続型活性領域Ｒ３０ｎ に配置するとともに、連続型活性領域Ｒ３０ｎ の端部にダミーゲート１７ｎを設けているので、Ｎチャネル型ＭＩＳＦＥＴの高駆動力ゲート３０ｎｈのうちダミーゲート１７ｎに隣接するゲートの短い方のフィンガー長Ｌ３０ｎ は、中フィンガー長Ｌｍになる。図９に示すように、Ｎチャネル型ＭＩＳＦＥＴにおいては、ゲートのフィンガー長が中フィンガー長ＬｍであるＮチャネル型ＭＩＳＦＥＴの飽和電流値Ｉｄｓａｔは、ゲートの一方のフィンガー長が短フィンガー長ＬｓであるＮチャネル型ＭＩＳＦＥＴの飽和電流値Ｉｄｓａｔよりもかなり大きい。したがって、本実施形態の半導体装置によると、ゲートが連続型活性領域Ｒ３０ｎ に配置されているすべてのＮチャネル型ＭＩＳＦＥＴについて、トレンチ分離ストレスに起因する電流能力の低下を抑制することができるので、第２の実施形態よりもさらに電流能力の大きいＮチャネル型ＭＩＳＦＥＴを備えた半導体装置を得ることができる。
【００６３】
（第４の実施形態）
図４は、本発明の第４の実施形態に係る半導体装置のうちＮチャネル型ＭＩＳＦＥＴのみのレイアウトを示す平面図である。本実施形態に係るＰチャネル型ＭＩＳＦＥＴのレイアウトは、特に特定の構造に限定されるものではないので、Ｐチャネル型ＭＩＳＦＥＴの図示及び説明は省略する。
【００６４】
図４に示すように、本実施形態のＮチャネル型ＭＩＳＦＥＴは、Ｐウェル４１上に設けられており、１つのＮチャネル型ＭＩＳＦＥＴの通常型ゲート１０ｎｕのみが配置されている不連続型活性領域Ｒ１０ｎ と、２つのＮチャネル型ＭＩＳＦＥＴの通常型ゲート２０ｎｕが配置されている２入力型活性領域Ｒ２０ｎ と、３つ以上のＮチャネル型ＭＩＳＦＥＴの高駆動力型ゲート３０ｎｈがトレンチ分離で分離されることなく連続して配置されている連続型活性領域Ｒ３０ｎ とを有している。また、半導体装置のトレンチ分離Ｒｉｓ上には、ラインアンドスペースパターンによるゲートのパターニング精度を高くするために、ダミーゲート１７も配置されている。
【００６５】
ここで、本実施形態の半導体装置におけるＮチャネル型ＭＩＳＦＥＴの特徴は以下の通りである。
【００６６】
高い電流能力を必要とする高駆動力型ゲート３０ｎｈは、連続型活性領域Ｒ３０ｎ に配置され、トレンチ分離ストレスをあまり受けないように構成されている。その点では、第２の実施形態と同様である。しかし、本実施形態においては、連続型活性領域Ｒ３０ｎ に配置されたゲートのうちトレンチ分離Ｒｉｓに隣接する高駆動力型ゲート３０ｎｈの短い方のフィンガー長Ｌ３０ｎ は、図１０（ｃ）に示す中フィンガー長Ｌｍである。
【００６７】
なお、あまり電流能力を必要としないＮチャネル型ＭＩＳＦＥＴのゲートは、不連続型活性領域Ｒ１０ｎ と２入力型活性領域Ｒ２０ｎ とに配置され、トレンチ分離Ｒｉｓから比較的大きなストレスを受けるようにレイアウトされている。つまり、あまり電流能力を必要としないＮチャネル型ＭＩＳＦＥＴのゲートは、不連続型活性領域Ｒ１０ｎ に配置された通常型ゲート１０ｎｕ（孤立ゲート）か、２入力型活性領域Ｒ２０ｎ に配置された通常型ゲート２０ｎｕ（端部ゲート）である。そして、不連続型活性領域Ｒ１０ｎ 内の通常型ゲート１０ｎｕのフィンガー長Ｌ１０ｎ と、２入力型活性領域Ｒ２０ｎ 内の通常型ゲート２０ｎｕのフィンガー長Ｌ２０ｎ とは、いずれも図１０（ａ）に示す短フィンガー長Ｌｓである。この点は、第２の実施形態と同様である。
【００６８】
本実施形態によると、高い電流能力を得たいＮチャネル型ＭＩＳＦＥＴの高駆動力型ゲート３０ｎｈを連続型活性領域Ｒ３０ｎ に配置するとともに、端部に配置された高駆動力型ゲート３０ｎｈの短い方のフィンガー長Ｌ３０ｎ は、中フィンガー長Ｌｍである。したがって、第３の実施形態と同様に、本実施形態の半導体装置によると、連続型活性領域Ｒ３０ｎ に配置されるすべてのＮチャネル型ＭＩＳＦＥＴについて、トレンチ分離ストレスに起因する電流能力の低下を抑制することができるので、第２の実施形態よりもさらに電流能力の大きいＮチャネル型ＭＩＳＦＥＴを備えた半導体装置を得ることができる。
【００６９】
すなわち、連続型活性領域Ｒ３０ｎ に配置されるＮチャネル型ＭＩＳＦＥＴのゲートのうち端部ゲートのフィンガー長Ｌ３０ｎ をゲ４倍以上にすることにより、ダミーゲートを設けなくても、第３の実施形態と同じ効果を発揮することができる。
【００７０】
（第５の実施形態）
図５は、本発明の第５の実施形態に係る半導体装置のうちＰチャネル型ＭＩＳＦＥＴのみのレイアウトを示す平面図である。本実施形態に係るＮチャネル型ＭＩＳＦＥＴのレイアウトは、特に特定の構造に限定されるものではないので、Ｎチャネル型ＭＩＳＦＥＴの図示及び説明は省略する。
【００７１】
図５に示すように、本実施形態のＰチャネル型ＭＩＳＦＥＴの各活性領域は、Ｎウェル４０に設けられており、１つのＰチャネル型ＭＩＳＦＥＴの高駆動力型ゲート１０ｐｈのみが配置されている不連続型活性領域Ｒ１０ｐ と、２つのＰチャネル型ＭＩＳＦＥＴの高駆動力型ゲート２０ｐｈが配置されている２入力型活性領域Ｒ２０ｐ と、３つ以上のＰチャネル型ＭＩＳＦＥＴの通常型ゲート３０ｐｕが連続して配置されている連続型活性領域Ｒ３０ｐ とを有している。また、半導体装置のトレンチ分離Ｒｉｓ上には、ラインアンドスペースパターンによるゲートのパターニング精度を高くするために、ダミーゲート１７も配置されている。
【００７２】
ここで、本実施形態の半導体装置におけるＰチャネル型ＭＩＳＦＥＴの特徴は以下の通りである。
【００７３】
高い電流能力を必要とする高駆動力型ゲートは、不連続型活性領域Ｒ１０ｐ と２入力型活性領域Ｒ２０ｐ とに配置され、後述するように、トレンチ分離Ｒｉｓから比較的大きなストレスを受けるようにレイアウトされている。つまり、高い電流能力を必要とするＰチャネル型ＭＩＳＦＥＴのゲートは、不連続型活性領域Ｒ１０ｐ に配置された高駆動力型ゲート１０ｐｈ（孤立ゲート）か、２入力型活性領域Ｒ２０ｐ に配置された高駆動力型ゲート２０ｐｈ（端部ゲート）である。そして、不連続型活性領域Ｒ１０ｐ 内の高駆動力型ゲート１０ｐｈのフィンガー長Ｌ１０ｐ と、２入力型活性領域Ｒ２０ｐ 内の高駆動力型ゲート２０ｐｈのフィンガー長Ｌ２０ｐ とは、いずれも図１０（ａ）に示す短フィンガー長Ｌｓである。この点は、第１の実施形態と同じである。
【００７４】
ところが、本実施形態においては、２入力型活性領域Ｒ２０ｐ において、２つの高駆動力型ゲート２０ｐｈの間には、分離用ダミーゲート１７ｐが配置されている。この点が、本実施形態の半導体装置の特徴である。
【００７５】
一方、第１の実施形態と同様に、それほど電流能力を必要としないＰチャネル型ＭＩＳＦＥＴのゲートは、連続型活性領域Ｒ３０ｐ に配置され、後述するように、トレンチ分離Ｒｉｓからのストレスをあまり受けないようにレイアウトされている。つまり、高い電流能力を必要としないＰチャネル型ＭＩＳＦＥＴのゲートは、連続型活性領域Ｒ３０ｐ に配置された通常型ゲート３０ｐｕ（端部ゲート又は中間ゲート）である。そして、連続型活性領域Ｒ３０ｐ 内の通常型ゲート３０ｐｕのうち端部に配置されたゲートの短い方のフィンガー長Ｌ３０ｐ は、図１０（ｄ）に示す短フィンガー長Ｌｓである。
【００７６】
したがって、本実施形態の半導体装置によれば、第１の実施形態の効果と同じ効果を発揮することができ、さらに、２入力型活性領域に配置される２つのＰチャネル型ＭＩＳＦＥＴの信号同士の干渉を防止することができる。
【００７７】
【発明の効果】
本発明の半導体装置によると、活性領域に加わるトレンチ分離からのストレスを考慮して、ＭＩＳＦＥＴの種類に応じたレイアウトをするようにしたので、高性能の半導体装置の提供を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置のうちＰチャネル型ＭＩＳＦＥＴのみのレイアウトを示す平面図である。
【図２】本発明の第２の実施形態に係る半導体装置のうちＮチャネル型ＭＩＳＦＥＴのみのレイアウトを示す平面図である。
【図３】本発明の第３の実施形態に係る半導体装置のうちＮチャネル型ＭＩＳＦＥＴのみのレイアウトを示す平面図である。
【図４】本発明の第４の実施形態に係る半導体装置のうちＮチャネル型ＭＩＳＦＥＴのみのレイアウトを示す平面図である。
【図５】本発明の第５の実施形態に係る半導体装置のうちＰチャネル型ＭＩＳＦＥＴのみのレイアウトを示す平面図である。
【図６】（ａ），（ｂ）は、それぞれ順に、不連続型活性領域おけるＭＩＳＦＥＴのレイアウトを示す平面図、及びＶＩ−ＶＩ線における断面図である。
【図７】（ａ），（ｂ）は、それぞれ順に、２入力型活性領域におけるＭＩＳＦＥＴのレイアウトを示す平面図、及びＶＩＩ−ＶＩＩ線における断面図である。
【図８】（ａ），（ｂ）は、それぞれ順に、連続型活性領域におけるＭＩＳＦＥＴのレイアウトを示す平面図、及びＶＩＩＩ−ＶＩＩＩ線における断面図である。
【図９】各ゲートパターンを有するＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴの飽和電流値Ｉｄｓａｔのデータを表にして示す図である。
【図１０】（ａ）〜（ｄ）は、それぞれ順に、両側のフィンガー長が短フィンガー長、両側のフィンガー長が中フィンガー長、両側のフィンガー長が大フィンガー長、並びに、一方のフィンガー長が短フィンガー長で他方のフィンガー長が大フィンガー長であるゲートのパターンを示す平面図である。
【図１１】多数のＭＩＳＦＥＴを配置した従来の半導体装置のレイアウトを示す平面図である。
【符号の説明】
Ｒ１０ｐ 不連続型活性領域
Ｒ２０ｐ ２入力型活性領域
Ｒ３０ｐ 連続型活性領域
Ｒ１０ｎ 不連続型活性領域
Ｒ２０ｎ ２入力型活性領域
Ｒ３０ｎ 連続型活性領域
Ｒｉｓ トレンチ分離
１０ｐｈ 高駆動力型ゲート
２０ｐｈ 高駆動力型ゲート
３０ｐｕ 通常型ゲート
１０ｎｕ 通常型ゲート
２０ｎｕ 通常型ゲート
３０ｎｈ 高駆動力型ゲート
１１ ゲート絶縁膜
１２ ゲート電極
１７ｎ ダミーゲート
１７ｐ 分離用ダミーゲート
４０ Ｎウェル
４１ Ｐウェル
Claims (11)
- １つのＰチャネル型ＭＩＳＦＥＴのゲートのみが配置された第１の不連続型活性領域と、
３つ以上のＰチャネル型ＭＩＳＦＥＴのゲートが配置された第１の連続型活性領域と、
上記第１の不連続型活性領域及び第１の連続型活性領域を囲むトレンチ分離とを備えた半導体装置において、
第１のＰチャネル型ＭＩＳＦＥＴのゲートを上記第１の連続型活性領域に配置する一方、上記第１のＰチャネル型ＭＩＳＦＥＴよりも高い電流能力が必要な第２のＰチャネル型ＭＩＳＦＥＴのゲートを上記第１の不連続型活性領域に配置するように設計されていることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
上記トレンチ分離によって囲まれ、２つのＰチャネル型ＭＩＳＦＥＴのゲートが配置される２入力型活性領域をさらに備え、
上記第２のＰチャネル型ＭＩＳＦＥＴのゲートを上記２入力型活性領域に配置するように設計されていることを特徴とする半導体装置。 - 請求項２記載の半導体装置において、
上記２つの第２のＰチャネル型ＭＩＳＦＥＴの２つのゲートの間には、分離用ダミーゲートが配置されていることを特徴とする半導体装置。 - 請求項１〜３のうちいずれか１つに記載の半導体装置において、
上記第１の不連続型活性領域における活性領域のゲート長方向の幅は、ゲート長の５倍以上で８．５倍以下の値に設計されていることを特徴とする半導体装置。 - 請求項１〜３のうちいずれか１つに記載の半導体装置において、
上記第１の不連続型活性領域における活性領域のゲート長方向の幅は、０．６μｍ以上で１．０μｍ以下の値に設計されていることを特徴とする半導体装置。 - 請求項１〜５のうちいずれか１つに記載の半導体装置において、
上記トレンチ分離に囲まれ、１つのＮチャネル型ＭＩＳＦＥＴのゲートのみが配置された第２の不連続型活性領域と、
上記トレンチ分離に囲まれ３つ以上のＮチャネル型ＭＩＳＦＥＴのゲートが配置された第２の連続型活性領域とをさらに備え、
第１のＮチャネル型ＭＩＳＦＥＴのゲートを上記第２の連続型活性領域に配置する一方、上記第１のＮチャネル型ＭＩＳＦＥＴよりも高い電流能力が必要な第２のＮチャネル型ＭＩＳＦＥＴのゲートを上記第２の連続型活性領域に配置するように設計されていることを特徴とする半導体装置。 - １つのＮチャネル型ＭＩＳＦＥＴのゲートのみが配置された不連続型活性領域と、
３つ以上のＮチャネル型ＭＩＳＦＥＴのゲートが配置された連続型活性領域と、
上記不連続型活性領域及び連続型活性領域を囲むトレンチ分離とを備えた半導体装置において、
第１のＮチャネル型ＭＩＳＦＥＴのゲートを上記連続型活性領域に配置する一方、上記第１のＮチャネル型ＭＩＳＦＥＴよりも高い電流能力が必要な第２のＮチャネル型ＭＩＳＦＥＴのゲートを上記連続型活性領域に配置するように設計されていることを特徴とする半導体装置。 - 請求項７記載の半導体装置において、
上記トレンチ分離によって囲まれ、２つのＮチャネル型ＭＩＳＦＥＴのゲートが配置される２入力型活性領域をさらに備え、
上記第１のＮチャネル型ＭＩＳＦＥＴのゲートを上記２入力型活性領域に配置するように設計されていることを特徴とする半導体装置。 - 請求項７又は８記載の半導体装置において、
上記連続型活性領域に配置される上記第２のＮチャネル型ＭＩＳＦＥＴのゲートのうち端部のゲートとトレンチ分離との間に配置されたダミーゲートをさらに備えていることを特徴とする半導体装置。 - 請求項７又は８記載の半導体装置において、
上記連続型活性領域に配置される上記第２のＮチャネル型ＭＩＳＦＥＴのゲートのうち端部のゲートとトレンチ分離との間の距離を、ゲート長の４倍以上の値にするように設計されていることを特徴とする半導体装置。 - 請求項７〜１０のうちいずれか１つに記載の半導体装置において、
上記第１のＮチャネル型ＭＩＳＦＥＴよりもドレイン寄生容量の低減が必要な，又はチャネルリークもしくはゲートリークの低減が必要な第３のｎチャネルＭＩＳＦＥＴのゲートを上記不連続型活性領域又は２入力型活性領域に配置するように設計されていることを特徴とする半導体装置。
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