JP2017130625A - 高周波スイッチ - Google Patents

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Abstract

【課題】高周波信号の挿入損失を低減することが可能な高周波スイッチを提供する。
【解決手段】実施形態によれば、高周波スイッチは、高周波信号の経路を切り替えるスイッチ回路と、スイッチ回路を制御する制御回路と、を備える。スイッチ回路は、複数のｎ型ＭＯＳＦＥＴを有する。複数のｎ型ＭＯＳＦＥＴは、ソース層と、ドレイン層と、ソース層とドレイン層との間に設けられたボディ領域と、ボディ領域の上に設けられたゲート電極と、ソース層、ドレイン層、及びゲート電極を覆うように設けられ、引張り内部応力を有する窒化シリコン膜と、を有する。
【選択図】図２

Description

本発明の実施形態は、高周波スイッチに関する。
携帯電話等の移動通信機器では、高周波信号がアンテナ端子で送受信される。また、このような移動通信機器には、高周波スイッチが設けられている。この高周波スイッチは、例えば、高周波信号の経路を切り替えるスイッチ回路と、このスイッチ回路を制御する制御回路と、を備える。このスイッチ回路を構成する半導体装置として、近年、ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が用いられている。
ｎ型ＭＯＳＦＥＴが上記スイッチ回路に用いられる場合、ｎ型ＭＯＳＦＥＴのオン抵抗が高いと、高周波信号の挿入損失が大きくなるおそれがある。
特許第５５１２４９８号公報
本実施形態は、高周波信号の挿入損失を低減することが可能な高周波スイッチを提供することである。
本実施形態に係る高周波スイッチは、高周波信号の経路を切り替えるスイッチ回路と、スイッチ回路を制御する制御回路と、を備える。スイッチ回路は、複数のｎ型ＭＯＳＦＥＴを有する。複数のｎ型ＭＯＳＦＥＴは、ソース層と、ドレイン層と、ソース層とドレイン層との間に設けられたボディ領域と、ボディ領域の上に設けられたゲート電極と、ソース層、ドレイン層、及びゲート電極を覆うように設けられ、引張り内部応力を有する窒化シリコン膜と、を有する。
（ａ）は、実施形態に係る高周波スイッチの概略的な構成を示すブロック図であり、（ｂ）は、（ａ）に示す高周波スイッチのオン状態の経路の等価回路図であり、（ｃ）は、（ａ）に示す高周波スイッチのオフ状態の経路の等価回路図である。 実施形態に係る高周波スイッチの半導体装置の要部を模式的に示す断面図および平面図である。 実施形態に係る高周波スイッチの半導体装置のレイアウトを示す平面図である。 エクステンション層を形成するまでの工程を示す断面図である。 側壁絶縁膜を形成する工程を示す断面図である。 第２の半導体層とシリサイド層を形成する工程を示す断面図である。 被覆絶縁膜を形成する工程を示す断面図である。 配線層間絶縁膜を形成する工程を示す断面図である。 コンタクトホールを形成する工程を示す断面図である。 被覆絶縁膜を貫通したコンタクトホールを形成する工程を示す断面図である。 配線を形成する工程を示す断面図である。 変形例１に係る半導体装置の要部を模式的に示す平面図である。 変形例１に係る半導体装置の要部を模式的に示す断面図である。 変形例２に係る半導体装置の要部を模式的に示す平面図である。
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
図１（ａ）は、実施形態に係る高周波スイッチの概略的な構成を示すブロック図である。図１（ａ）に示すように、本実施形態に係る高周波スイッチ１００は、スイッチ回路２００と、制御回路３００と、を備える。
スイッチ回路２００は、アンテナ４００で送受信される高周波信号の経路を切り替えるための回路である。この高周波信号は、例えば７００ＭＨｚ以上の周波数と、２０ｄＢｍ以上の電力を有している。スイッチ回路２００では、高周波信号の経路毎に、複数の半導体装置１が直列に接続されている。これらの半導体装置１は、ｎ型ＭＯＳＦＥＴで構成されている。
制御回路３００は、複数の半導体装置１のゲート電位を制御するために、種々の電子部品（例えば、ＭＯＳＦＥＴ）で構成されている。複数の半導体装置１は、制御回路３００による制御に基づいて、オン状態またはオフ状態に切り替わる。これにより、上記高周波信号の経路が切り替わる。
図１（ｂ）は、図１（ａ）に示す高周波スイッチのオン状態の経路の等価回路図である。図１（ｂ）に示すように、直列接続された複数の半導体装置１の両端には、５０Ω抵抗がそれぞれ接続されている。また、この５０Ω抵抗の一方には、周波数が２ＧＨｚの電力源Ｖｒｆが接続されている。図１（ｂ）に示す回路において、各半導体装置１がオン状態になると、各半導体装置１は抵抗成分Ｒｏｎと等価になる。この抵抗成分Ｒｏｎは、５０Ωよりも非常に小さいので、各半導体装置１のドレイン・ソース間に印加される電圧は非常に小さくなる。
図１（ｃ）は、図１（ａ）に示す高周波スイッチのオフ状態の経路の等価回路図である。図１（ｃ）に示すように、各半導体装置１がオフ状態になると、各半導体装置はキャパシタ成分Ｃｏｆｆと等価になる。このとき、オン状態とは異なって、各Ｃｏｆｆには大きな電圧が印加される。そのため、各半導体装置１には大きなオフ耐圧が要求される。
図２は、本実施形態に係る高周波スイッチの半導体装置１の要部を模式的に示す断面図および平面図である。図２に示すように、半導体装置１は、ＳＯＩ（Silicon on Insulator）基板１０と、ゲート絶縁膜２０と、ゲート電極３０と、側壁絶縁膜４０と、被覆絶縁膜５０と、配線層間絶縁膜６０と、コンタクトプラグ７０と、を備える。
ＳＯＩ基板１０は、支持基板１１と、ＢＯＸ（Buried Oxide Layer）層１２と、ＳＯＩ層１３と、を有する。支持基板１１は、例えば、シリコン基板で構成されている。ＢＯＸ層１２は、支持基板１１の上に設けられた絶縁層であり、例えば酸化シリコン（ＳｉＯ２）膜で構成されている。このＢＯＸ層１２の上に、ＳＯＩ層１３が設けられている。
ＳＯＩ層１３は、第１の半導体層１４と、第２の半導体層１５と、エクステンション層１６と、シリサイド層１７と、を有する。第２の半導体層１５と、エクステンション層１６と、シリサイド層１７は、第１の半導体層１４の両側に対称に設けられている。
第１の半導体層１４は、アクセプター不純物をドーピングしたボディ領域である。ゲート電極３０に所定の電圧が印加されると、第１の半導体層１４の表面には、電子で構成されるチャネル領域１４ａが形成される。
第２の半導体層１５は、ドナー不純物をドーピングしたＮ型半導体層である。第２の半導体層１５は、ｎ型ＭＯＳＦＥＴのソース層およびドレイン層として機能する。
エクステンション層１６は、第２の半導体層１５よりもゲート電極３０の近くに設けられている。エクステンション層１６のドナー不純物の濃度は、第２の半導体層１５のドナー不純物の濃度よりも低い。かつ、エクステンション層１６の厚さは、第２の半導体層１５の厚さよりも薄い。
シリサイド層１７は、第２の半導体層１５の上部に設けられている。シリサイド層１７は、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等の高融点金属と、シリコンとの化合物で構成されている。
ゲート絶縁膜２０は、第１の絶縁膜を構成し、第１の半導体層１４の上に設けられている。ゲート絶縁膜２０は、例えば、酸化シリコンで形成されている。
ゲート電極３０は、ゲート絶縁膜２０の上に設けられ、例えば、ポリシリコンで構成されている。ゲート電極３０のゲート長Ｌｇは、１００ｎｍよりも長く、３００ｎｍよりは短い。ゲート電極３０の上には、シリサイド層３１が設けられている。このシリサイド層３１も、シリサイド層１７と同様に、上述した高融点金属と、シリコンとの化合物で構成されている。
側壁絶縁膜４０は、ゲート電極３０の側面に設けられ、ゲート端から第２の半導体層１５までの長さを決めている。
被覆絶縁膜５０は、第２の絶縁膜を構成し、第２の半導体層１５と、ゲート電極３０と、側壁絶縁膜４０とを覆うように形成されている。被覆絶縁膜５０は、窒化シリコン（ＳｉＮ）膜で構成されている。本実施形態では、被覆絶縁膜５０は、チャネル領域１４ａの電流方向ｘ（チャネル長方向）に作用する引張り内部応力σを備えている。この引張り内部応力σによって、チャネル領域１４ａは、電流方向ｘに引っ張られる。
本実施形態では、被覆絶縁膜５０の内部応力σの大きさは、１ＧＰａ以上かつ３ＧＰａ以下である。被覆絶縁膜５０の膜厚ｔは、側壁絶縁膜４０の幅Ｌｓｗよりも厚い。具体的には、被覆絶縁膜５０の膜厚ｔは、７０ｎｍ以上である。
配線層間絶縁膜６０は、被覆絶縁膜５０の上に設けられ、例えば、酸化シリコン膜で構成されている。
コンタクトプラグ７０は、配線層間絶縁膜６０の内部と被覆絶縁膜５０の内部を通って、第２の半導体層１５に電気的に接続されている。第２の半導体層１５がドレイン層として機能する場合にコンタクトプラグ７０はドレイン電極となり、第２の半導体層１５がソース層として機能する場合にコンタクトプラグ７０はソース電極となる。コンタクトプラグ７０によって、第２の半導体層１５（ドレイン層、ソース層）が、配線層間絶縁膜６０の上に設けられた配線７１に電気的に接続される。
図３は、本実施形態に係る高周波スイッチの半導体装置１のレイアウトを示す平面図である。図３に示すように、本実施形態に係る半導体装置１は、いわゆるマルチフィンガー型のレイアウトを有している。
具体的には、活性領域Ａ１において、複数のゲート電極３０は電流方向ｘに配列され、配線７２に接続されている。具体的には、複数のゲート電極３０と配線７２とは、櫛状をなすように設けられている。この配線７２には、コンタクトプラグ７３が電気的に接続されている。配線７２およびコンタクトプラグ７３によって、ゲート電極３０が外部に引き出される。なお、本実施形態に係る半導体装置１は、ゲート電極３０の一端に配線７２を接続した、いわゆるＴ型ゲートを有しているが、この半導体装置１は、ゲート電極３０の両端に配線７２をそれぞれ接続した、いわゆるＨ型ゲートを有していてもよい。
また、活性領域Ａ１では、複数の配線７１が、電流方向ｘにゲート電極３０と交互に配置される。そして、複数の配線７１は、配線７４あるいは配線７４と電位の異なる配線７５に接続して、それらと櫛状をなすように設けられている。
さらに、図３に示すように、半導体装置１には、第１の半導体層１４（ボディ領域）の電位を制御するために、Ｐ＋領域１８と、ボディ電極７７と、配線７８と、が設けられている。
Ｐ＋領域１８は、ゲート電極３０の長手方向（電流方向ｘに交差する方向）における活性領域Ａ１の端部に設けられ、ゲート電極３０の長手方向で第１の半導体層１４に接している。ボディ電極７７はＰ＋領域１８上に設けられ、ゲート電極３０の長手方向において配線７２よりも外側、すなわち配線７２よりも活性領域Ａ１の端部側あるいはＳＴＩ領域側、に位置し、Ｐ＋領域１８と配線７８とを接続する。配線７８は、配線７１、配線７４、配線７５と交差しないように設けられ、平面視においては配線７１、配線７４、配線７５と間をあけて設けられている。また、配線７８の一部は、活性領域Ａ１の端部直上に設けられている。ここで活性領域Ａ１の端部とは、ゲート電極３０の長手方向における端部側でありＰ＋領域１８の設けられた領域である。
以下、図４〜図１１を参照して本実施形態に係る半導体装置の製造工程について説明する。
図４は、エクステンション層１６を形成するまでの工程を示す断面図である。図４に示す工程では、まず、ＳＯＩ基板１０の上にゲート絶縁膜２０が形成される。次に、ゲート絶縁膜２０の上にゲート電極３０が形成される。その後、ＳＯＩ基板１０のＳＯＩ層１３内に、エクステンション層１６が自己整合的に形成される。
なお、この工程では、ＳＯＩ層１３の厚さは、約５０ｎｍから１００ｎｍであり、ゲート絶縁膜２０の厚さは約５ｎｍであり、ゲート電極３０のゲート長Ｌｇは約２００ｎｍである。
図５は、側壁絶縁膜４０を形成する工程を示す断面図である。エクステンション層１６が形成された後、図５に示すように、側壁絶縁膜４０が、ゲート電極３０の側面３０ａに形成される。この工程において、側壁絶縁膜４０における電流方向ｘの長さは、７０ｎｍ以上である。
図６は、第２の半導体層１５とシリサイド層１７、３１を形成する工程を示す断面図である。側壁絶縁膜４０が形成された後、ＳＯＩ層１３に第２の半導体層１５が自己整合的に形成される。ゲート絶縁膜２０の一部が除去された後、シリサイド層１７が第２の半導体層１５の上に自己整合的に形成されるとともに、シリサイド層３１もゲート電極３０の上に自己整合的に形成される。
図７は、被覆絶縁膜５０を形成する工程を示す断面図である。第２の半導体層１５とシリサイド層１７、３１が形成された後、図７に示すように、被覆絶縁膜５０が形成される。この工程では、膜厚ｔが約７０ｎｍとなり、かつ引張り内部応力が約１ＧＰａから３ＧＰａとなるように、被覆絶縁膜５０は、ＣＶＤ（Chemical Vapor Deposition）装置で形成される。
図８は、配線層間絶縁膜６０を形成する工程を示す断面図である。被覆絶縁膜５０が形成された後、図８に示すように、配線層間絶縁膜６０が形成される。この工程では、ＳＯＩ層１３の表面から配線層間絶縁膜６０の表面までの高さｈが、約５００ｎｍとなるように、配線層間絶縁膜６０の表面は平坦化される。
図９は、コンタクトホールを形成する工程を示す断面図である。配線層間絶縁膜６０が形成された後、図９に示すように、コンタクトホール７０ａがＲＩＥ（Reactive Ion Etching）にて形成される。同時に、コンタクトプラグ７３(図３)を形成するためのコンタクトホール(不図示)も形成される。このコンタクトホールの深さは、コンタクトホール７０ａの深さよりも浅い。この工程では、これらのコンタクトホールは、配線層間絶縁膜６０を貫通して被覆絶縁膜５０で終端している。すなわち、この工程では、被覆絶縁膜５０は、エッチングストッパー膜として機能している。これにより、深さが異なるコンタクトホールを同時に形成することができる。
図１０は、被覆絶縁膜５０を貫通するコンタクトホール７０ａを形成する工程を示す断面図である。この工程では、コンタクトホール７０ａは、配線層間絶縁膜６０を貫通するためのＲＩＥの条件とは別の条件にて、被覆絶縁膜５０を貫通する。
図１１は、コンタクトプラグ７０を形成する工程を示す断面図である。この工程では、コンタクトホール７０ａの内部に金属等の導電部材を埋め込むことによって、コンタクトプラグ７０が形成される。この工程により、ゲート電極３０の側面からコンタクトプラグ７０までの長さＬｓｇ(図２参照)は、約２００ｎｍとなる。この長さＬｓｇは、ゲート電極３０の端部からドレイン電極の端部までの長さ、またはゲート電極３０の端部からソース電極の端部までの長さに相当する。その後、図２に戻って、配線７１が形成される。なお、この工程において、コンタクトホール７０ａと同時に形成された高さの異なるコンタクトホールにも導電部材を埋め込むことによって、コンタクトプラグ７３と７７が形成される。
以上説明した本実施形態に係る高周波スイッチによれば、半導体装置１の被覆絶縁膜５０は、エッチングストッパー膜の機能と、ストレスライナー膜の機能とを兼ね備えている。このストレスライナー膜として引張り内部応力を有することにより、被覆絶縁膜５０が、チャネル領域１４ａに電流方向ｘの引張応力を与える。これにより、チャネル領域１４ａの電子移動度が増加するので、半導体装置１のオン抵抗が低減する。よって、高周波信号の挿入損失を低減することが可能となる。
被覆絶縁膜５０が、単にエッチングストッパー膜として機能する場合、必要最低限の膜厚は、一般的に、おおよそ３０ｎｍ〜６０ｎｍである。しかし、本実施形態に係る高周波スイッチは、半導体装置１の被覆絶縁膜５０をストレスライナー膜としても使用している。引張り内部応力を有するストレスライナー膜は膜厚が厚いほどチャネル領域１４ａを引っ張る応力が大きくなる。従って本実施形態では、７０ｎｍの膜厚を有する被覆絶縁膜５０を設けることで、チャネル領域１４ａにより大きな引張り応力を与えている。
また、ｎ型ＭＯＳＦＥＴで構成された半導体装置１では、第１の半導体層１４の電位、換言するとボディ電位がフローティング電位になると、ソース・ドレイン間に電圧が印加された時にボディ電位が上昇して寄生バイポーラ動作が発生する場合がある。この場合、オフ状態における耐圧が劣化する可能性がある。
そこで、本実施形態では、Ｐ＋領域１８、ボディ電極７７、および配線７８によって、第１の半導体層１４が外部へ引き出され、正孔が担うボディ電流がゲート電極３０の長手方向に沿って流れることにより、第１の半導体層１４の電位を制御することが可能となる。ゲート電極３０の長手方向に沿った第１の半導体層１４が、ボディ抵抗の主要な部分を構成する。ゲート長が、例えば、１００ｎｍより短い場合、第１の半導体層１４が狭くなる。この場合、ボディ抵抗は増大して、ボディ電位が上昇するという問題が起こり得る。そこで、本実施形態では、ゲート電極３０のゲート長は、１００ｎｍよりも長くなっている。
一般に電流方向の引っ張り応力によって電子移動度が増加する一方、正孔移動度は減少する。もし正孔の移動度が減少すればボディ抵抗も増加する。しかしながら、被覆絶縁膜５０の及ぼす引張り応力はチャネル電流方向ｘの一軸性であり、ボディ電流の方向とは垂直であるため、ボディ電流を担う正孔の移動度にほとんど影響を与えない。すなわち、ボディ電流がチャネル電流と垂直に流れる高周波スイッチの構造では、被覆絶縁膜５０の一軸性引張り応力によってボディ電流を担う正孔の移動度が減少してボディ抵抗が増加する懸念はない。これに伴って、半導体装置１（ｎ型ＭＯＳＦＥＴ）のボディ電位の上昇が抑制されるので、寄生バイポーラ効果に起因する耐圧低下が起こりにくくなる。よって、許容入力電力を確保することが可能となる。
本実施形態に係る半導体装置１を有する高周波スイッチに特有の効果について、一般的な集積回路と比較して説明する。
第１に、高周波スイッチにおいて半導体装置１の被覆絶縁膜５０の内部応力に対する電子移動度の増加率は、一般的な集積回路のｎ型ＭＯＳＦＥＴのそれよりも高くなる。以下、この理由について説明する。
ｎ型ＭＯＳＦＥＴには、ドレイン電流がドレイン・ソース間電圧に比例して増加する線形領域と、ドレイン・ソース間電圧が増加してもドレイン電流が飽和する飽和領域とがある。高周波スイッチのｎ型ＭＯＳＦＥＴは線形領域で動作する。換言すると、このｎ型ＭＯＳＦＥＴは、オン状態時のドレイン・ソース間のピーク電圧が１００ｍＶ以下となる。一方、一般的な集積回路のｎ型ＭＯＳＦＥＴは、主に飽和領域で動作する。
チャネル領域１４ａにおいて、飽和領域の使用時における電界強度は、線形領域の使用時における電界強度よりも高くなる。この電界強度が高いと、電子の速度が飽和して電子移動度が増加しにくくなる。すなわち、高周波スイッチの半導体装置１におけるチャネル領域１４ａの電界強度は、一般的な集積回路のｎ型ＭＯＳＦＥＴの電界強度よりも低くなるので、被覆絶縁膜５０の内部応力に対する電子移動度の増加率が大きくなる。
したがって、本実施形態の高周波スイッチによれば、半導体装置１の電子移動度の増加率が高くなってオン抵抗の低減効果を向上させることが可能となる。
第２に、被覆絶縁膜５０のチャネル領域１４ａに及ぼす応力が一般的な集積回路のｎ型ＭＯＳＦＥＴよりも大きくなる。以下、この理由について説明する。
被覆絶縁膜５０がチャネル領域１４ａに及ぼす応力は、被覆絶縁膜５０の内部応力と被覆絶縁膜５０の厚みの積に比例する。チャネル領域１４ａを引っ張る応力が大きいほど、電子移動度が増加してオン抵抗が低減するので、被覆絶縁膜５０が厚いほど半導体装置１のオン抵抗が低減し、その結果、高周波信号の挿入損失が低減する。
一般的な集積回路のｎ型ＭＯＳＦＥＴは、高速スイッチングの要求に応えるために微細化されている。従って、側壁絶縁膜からコンタクトプラグまでの長さが短くなる。そのため、厚い被覆絶縁膜を形成しようとした場合、コンタクトホールの形成が困難になる。その結果、被覆絶縁膜の厚さが制限され、オン抵抗の低減に寄与するに十分な応力をチャネル領域１４ａに及ぼすことが困難になる。なお、この長さは、被覆絶縁膜とＳＯＩ層とが接する面である応力伝達面の電流方向ｘに沿った長さに相当する。
一方、本実施形態の高周波スイッチに設けられたｎ型ＭＯＳＦＥＴがターンオフすると、上述したように大きな電圧がドレイン・ソース間にかかる。そのため、単純に微細化を進めると、ターンオフ時の耐圧を確保することが困難になる。その結果、高周波スイッチ用途のｎ型ＭＯＳＦＥＴの寸法は、比較的大きい。例えば、ゲート長は、約１００ｎｍよりも長くなっている。
したがって、本実施形態に係る高周波スイッチでは、半導体装置１に比較的厚い被覆絶縁膜５０を形成できるように、側壁絶縁膜４０からコンタクトプラグ７０までの長さＬｓｌが十分に確保されている。その結果、被覆絶縁膜５０がチャネル領域１４ａに及ぼす応力が大きくなって、オン抵抗の低減効果を向上させることが可能となる。また、応力伝達面の長さ(長さＬｓｌ)が長いことも、オン抵抗の低減に寄与する。
第３に、被覆絶縁膜５０の内部応力が、一般的な集積回路のｎ型ＭＯＳＦＥＴよりも効率よくチャネル領域１４ａに作用する。以下、この理由について説明する。
本実施形態では、高周波スイッチ用途のｎ型ＭＯＳＦＥＴは、ＳＯＩ基板１０に形成されている。一方、一般的な集積回路のｎ型ＭＯＳＦＥＴは、比較的シリコン基板と半導体層との間に絶縁膜が設けられていないバルク基板に形成される。
被覆絶縁膜５０の膜厚ｔが厚くなると引張応力が大きくなるが、その効果は、バルク基板よりもＳＯＩ基板１０の方が大きい。すなわち、ＳＯＩ基板１０を用いると、被覆絶縁膜５０の内部応力がバルク基板よりもチャネル領域１４ａに伝わりやすくなる。これは、ＢＯＸ層１２の剛性がシリコンの剛性よりも低いこと、換言すると、被覆絶縁膜５０がチャネル領域１４ａを引っ張る際の抵抗成分がバルク基板よりも低くなることに起因すると考えられる。
したがって、本実施形態に係る半導体装置１によれば、被覆絶縁膜５０の内部応力が、一般的な集積回路のｎ型ＭＯＳＦＥＴよりも効率よくチャネル領域１４ａに作用して、オン抵抗の低減効果を向上させることが可能となる。なお、ＳＯＩ層１３の厚さが薄い場合に、被覆絶縁膜５０の内部応力を、チャネル領域１４ａにより有効に作用(伝達)させることができるため、ＳＯＩ層１３の厚さは薄い方が望ましい。具体的には、ＳＯＩ層１３の厚さは７０ｎｍ以下であることが望ましい。
上記のような薄いＳＯＩ層１３の上に、側壁絶縁膜４０を形成するときには、製法の都合上で側壁絶縁膜４０に凹凸が生じる場合がある。この場合、被覆絶縁膜５０が薄いと、引張り内部応力がチャネル領域１４ａに効果的に作用しない可能性がある。しかし、本実施形態では、被覆絶縁膜５０の厚さが、側壁絶縁膜４０の幅Ｌｓｗ以上である。これにより、側壁絶縁膜４０の凹凸が被覆絶縁膜５０内に十分に埋められるので、チャネル領域１４ａに引張り内部応力を効果的に作用させることが可能となる。
(変形例１)
図１２は、変形例１に係る半導体装置の要部を模式的に示す平面図である。また、図１３は、変形例１に係る半導体装置の要部を模式的に示す断面図である。ここでは、上述した実施形態に係る半導体装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
図１２に示すように、本変形例に係る半導体装置２では、活性領域Ａ１における電流方向ｘの両端が、平面視において、最も外側に位置する配線７１から１つのゲート電極分以上張り出している。換言すると、ゲート電極列の両端に位置するゲート電極３０（第１のゲート電極）の中心から活性領域Ａ１の電流方向ｘの周縁部までの長さＬ１が、ゲート電極３０の中心間のピッチＬ２よりも長くなっている。
また、図１３に示すように、半導体装置２の不活性領域Ａ２では、ＳＴＩ（Shallow Trench Isolation）層８０が、ＢＯＸ層１２の上に形成され、圧縮応力σｐを生じさせている。この圧縮応力σｐの向きは、チャネル領域１４ａに作用する引張応力の向きと反対である。そのため、この圧縮応力σｐが、ゲート電極列の両端に位置するゲート電極３０(第１のゲート電極)の直下に位置するチャネル領域１４ａに作用すると、このチャネル領域１４ａに作用する引張応力が、他のゲート電極３０直下に位置する他のチャネル領域１４ａに作用する引張応力よりも小さくなる可能性がある。この場合、ゲート電極３０間でオン抵抗の特性が不均一になるおそれがある。
しかし、本変形例では、ＳＴＩ層８０の圧縮応力σｐがチャネル領域１４ａに作用しにくくなるように活性化領域Ａ１の両端が広がっている。したがって、複数のゲート電極３０間で均一なオン抵抗の特性を確保することが可能となる。
(変形例２)
図１４は、変形例２に係る半導体装置の要部を模式的に示す断面図である。ここでも、上述した実施形態に係る半導体装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
図１４に示すように、本変形例では、活性化領域Ａ１の最も外側に位置する配線７１ａと、配線７１ａの内側に位置する配線７１ｂは、共に配線７５または配線７４に接続されている。これにより、配線７１ａの電位は、配線７１ｂの電位と同電位になる。そのため、配線７１ａと配線７１ｂの間に位置するゲート電極３２（第１のゲート電極）に電圧が印加されても電流は流れない。すなわち、ゲート電極３２はダミー電極となっている。
本変形例においても、上述した変形１と同様に、ゲート電極列の両端に位置するゲート電極３２は、ＳＴＩ層８０から圧縮応力σｐを受ける可能性がある。そのため、仮に、このゲート電極３２が、ダミー電極でなくゲート電極３０と同様にアクティブ電極である場合、ゲート電極３２直下に位置するチャネル領域１４ａに作用する引張応力が、ゲート電極３０直下に位置する他のチャネル領域１４ａに作用する引張応力よりも小さくなる可能性がある。この場合、ゲート電極３２とゲート電極３０との間でオン抵抗の特性が不均一になるおそれがある。
しかし、本変形例では、ゲート電極３２がダミー電極となっている。そのため、このゲート電極３２の内側に配列された各ゲート電極３０直下に位置するチャネル領域１４ａには、圧縮応力σｐの影響が及ばず、引張応力が均一に作用する。よって、複数のゲート電極３０間で均一なオン抵抗の特性を確保することが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 半導体装置（ｎ型ＭＯＳＦＥＴ）、１３ ＳＯＩ層、１４ 第１の半導体層（ボディ領域）、１５ 第２の半導体層（ドレイン層、ソース層）、３０ ゲート電極、４０ 側壁絶縁膜、５０ 被覆絶縁膜(窒化シリコン膜)、２００ スイッチ回路、３００ 制御回路

Claims (10)

  1. 高周波信号の経路を切り替えるスイッチ回路と、
    前記スイッチ回路を制御する制御回路と、を備え、
    前記スイッチ回路は、複数のｎ型ＭＯＳＦＥＴを有し、前記複数のｎ型ＭＯＳＦＥＴは、
    ソース層と、
    ドレイン層と、
    前記ソース層と前記ドレイン層との間に設けられたボディ領域と、
    前記ボディ領域の上に設けられたゲート電極と、
    前記ソース層、前記ドレイン層、及び前記ゲート電極を覆うように設けられ、引張り内部応力を有する窒化シリコン膜と、を有する、高周波スイッチ。
  2. 前記複数のｎ型ＭＯＳＦＥＴは、前記ゲート電極の側面に設けられた側壁絶縁膜をさらに有し、
    前記窒化シリコン膜の膜厚は、前記側壁絶縁膜の幅以上である、請求項１に記載の高周波スイッチ。
  3. 前記複数のｎ型ＭＯＳＦＥＴは、
    ゲート電極列を構成する複数の前記ゲート電極と櫛状をなすように設けられた配線と、
    ゲート長方向において、前記配線よりも活性領域の端部側に設けられたボディ電極と、
    をさらに有する、請求項１または２に記載の高周波スイッチ。
  4. 前記引張り内部応力が、１ＧＰａ以上かつ３ＧＰａ以下である、請求項１から３のいずれかに記載の高周波スイッチ。
  5. 前記窒化シリコン膜の膜厚が、７０ｎｍ以上である、請求項１から４のいずれかに記載の高周波スイッチ。
  6. 前記ソース層と、前記ドレイン層と、前記ボディ領域とが、ＳＯＩ層に設けられている、請求項１から５のいずれかに記載の高周波スイッチ。
  7. 前記ＳＯＩ層の厚さが７０ｎｍ以下である、請求項３に記載の高周波スイッチ。
  8. 前記ｎ型ＭＯＳＦＥＴがオン状態であるときの当該ｎ型ＭＯＳＦＥＴのドレイン・ソース間のピーク電圧が１００ｍＶ以下である、請求項１から７のいずれかに記載のアンテナスイッチ。
  9. 前記ゲート電極のゲート長が、１００ｎｍよりも長い、請求項１から８のいずれかに記載のアンテナスイッチ。
  10. 前記ゲート電極列が設けられた活性領域において、前記ゲート電極列の両端に位置する第１のゲート電極が、ダミーゲート電極であるか、または、前記第１のゲート電極の中心から前記活性領域の前記電流方向の周縁部までの長さが、前記ゲート電極の中心間のピッチよりも長い、請求項３に記載の高周波スイッチ。
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