CN106997901A - 高频开关 - Google Patents

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须贺彻
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Abstract

实施方式提供一种高频开关，能够减少高频信号的插入损失。实施方式的高频开关具备切换高频信号的路线的开关电路以及控制开关电路的控制电路。开关电路具有多个n型MOSFET。多个n型MOSFET具有源极层、漏极层、在源极层与漏极层之间设置的主体区域、在主体区域之上设置的栅极电极、以及设置为覆盖源极层、漏极层以及栅极电极并且具有拉伸内部应力的氮化硅膜。

Description

高频开关
关联申请
本申请享受以日本专利申请2016－10950号(申请日：2016年1月22日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部的内容。
技术领域
本发明的实施方式涉及高频开关。
背景技术
在便携电话等移动通信设备中，高频信号通过天线端子被发送接收。另外，在这样的移动通信设备中设有高频开关。该高频开关具备例如切换高频信号的路线的开关电路、以及控制该开关电路的控制电路。作为构成该开关电路的半导体装置，近年来使用n型MOSFET(Metal OxideSemiconductor Field Effect Transistor)。
在n型MOSFET被用于上述开关电路的情况下，若n型MOSFET的导通电阻高，则高频信号的插入损失可能会变大。
发明内容
本实施方式提供一种能够减少高频信号的插入损失的高频开关。
本实施方式涉及的高频开关具备切换高频信号的路线的开关电路以及控制开关电路的控制电路。开关电路具有多个n型MOSFET。多个n型MOSFET具有源极层、漏极层、在源极层与漏极层之间设置的主体区域、在主体区域之上设置的栅极电极、以及设置为覆盖源极层、漏极层以及栅极电极并且具有拉伸内部应力的氮化硅膜。
附图说明
图1(a)是表示实施方式涉及的高频开关的概略的构成的框图，图1(b)是(a)所示的高频开关的导通状态的路线的等效电路图，图1(c)是(a)所示的高频开关的截止状态的路线的等效电路图。
图2是示意地表示实施方式涉及的高频开关的半导体装置的主要部位的剖视图以及俯视图。
图3是表示实施方式涉及的高频开关的半导体装置的布局的俯视图。
图4是表示到形成外延层为止的工序的剖视图。
图5是表示形成侧壁绝缘膜的工序的剖视图。
图6是表示形成第二半导体层和硅化物层的工序的剖视图。
图7是表示形成被覆绝缘膜的工序的剖视图。
图8是表示形成布线层间绝缘膜的工序的剖视图。
图9是表示形成接触孔的工序的剖视图。
图10是表示形成贯通被覆绝缘膜的接触孔的工序的剖视图。
图11是表示形成布线的工序的剖视图。
图12是示意地表示变形例1涉及的半导体装置的主要部位的俯视图。
图13是示意地表示变形例1涉及的半导体装置的主要部位的剖视图。
图14是示意地表示变形例2涉及的半导体装置的主要部位的俯视图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。本实施方式并不限定本发明。
图1(a)是表示实施方式涉及的高频开关的概略的构成的框图。如图1(a)所示，本实施方式涉及的高频开关100具备开关电路200以及控制电路300。
开关电路200是用于对由天线400发送接收的高频信号的路线进行切换的电路。该高频信号具有例如700MHz以上的频率以及20dBm以上的电力。在开关电路200中，按照高频信号的每条路线串联连接有多个半导体装置1。这些半导体装置1由n型MOSFET构成。
控制电路300为了控制多个半导体装置1的栅极电位而由各种各样的电子部件(例如，MOSFET)构成。多个半导体装置1基于控制电路300的控制，切换成导通状态或者截止状态。由此，上述高频信号的路线被切换。
图1(b)是图1(a)所示的高频开关的导通状态的路线的等效电路图。如图1(b)所示，在串联连接的多个半导体装置1的两端分别连接有50Ω电阻。另外，在该50Ω电阻的一方连接有频率为2GHz的电力源Vrf。在图1(b)所示的电路中，在各半导体装置1成为导通状态时，各半导体装置1变成与电阻成分Ron等效。该电阻成分Ron与50Ω相比非常小，所以，在各半导体装置1的漏极/源极间施加的电压变得非常小。
图1(c)是图1(a)所示的高频开关的截止状态的路线的等效电路图。如图1(c)所示，在各半导体装置1变成截止状态时，各半导体装置变成与电容器成分Coff等效。此时，与导通状态不同，对各Coff施加较大的电压。因此，对于各半导体装置1要求较大的截止耐压。
图2是示意地表示本实施方式涉及的高频开关的半导体装置1的主要部位的剖视图以及俯视图。如图2所示，半导体装置1具备SOI(Silicon onInsulator)基板10、栅极绝缘膜20、栅极电极30、侧壁绝缘膜40、被覆绝缘膜50、布线层间绝缘膜60以及接触插头70。
SOI基板10具有支撑基板11、BOX(Buried Oxide Layer)层12、SOI层13。支撑基板11例如由硅基板构成。BOX层12是在支撑基板11之上设置的绝缘层，例如由氧化硅(SiO2)膜构成。在该BOX层12之上设置有SOI层13。
SOI层13具有第一半导体层14、第二半导体层15、外延层16、硅化物层17。第二半导体层15、外延层16、硅化物层17在第一半导体层14的两侧对称地设置。
第一半导体层14是掺杂了受主杂质的主体区域。在对栅极电极30施加规定的电压时，在第一半导体层14的表面形成有由电子构成的沟道区域14a。
第二半导体层15是掺杂了施主杂质的N型半导体层。第二半导体层15作为n型MOSFET的源极层以及漏极层而发挥作用。
外延层16设置于比第二半导体层15更靠栅极电极30的附近。外延层16的施主杂质的浓度比第二半导体层15的施主杂质的浓度低。并且，外延层16的厚度比第二半导体层15的厚度薄。
硅化物层17设置于第二半导体层15的上部。硅化物层17由钨(W)、钼(Mo)、钴(Co)、镍(Ni)等高熔点金属与硅的化合物构成。
栅极绝缘膜20构成第一绝缘膜，并设置于第一半导体层14之上。栅极绝缘膜20例如由氧化硅形成。
栅极电极30设置于栅极绝缘膜20之上，例如由多晶硅构成。栅极电极30的栅极长Lg大于100nm且小于300nm。在栅极电极30之上设置有硅化物层31。该硅化物层31也与硅化物层17相同地，由上述的高熔点金属与硅的化合物构成。
侧壁绝缘膜40设置于栅极电极30的侧面，该侧壁绝缘膜40决定从栅极端到第二半导体层15的长度。
被覆绝缘膜50构成第二绝缘膜，该被覆绝缘膜50形成为覆盖第二半导体层15、栅极电极30、侧壁绝缘膜40。被覆绝缘膜50由氮化硅(SiN)膜构成。在本实施方式中，被覆绝缘膜50具备对沟道区域14a的电流方向x(沟道长方向)作用的拉伸内部应力σ。通过该拉伸内部应力σ，沟道区域14a沿电流方向x被拉伸。
在本实施方式中，被覆绝缘膜50的内部应力σ的大小为1GPa以上且3GPa以下。被覆绝缘膜50的膜厚t比侧壁绝缘膜40的宽度Lsw厚。具体地讲，被覆绝缘膜50的膜厚t为70nm以上。
布线层间绝缘膜60设置于被覆绝缘膜50之上，例如由氧化硅膜构成。
接触插头70穿过布线层间绝缘膜60的内部和被覆绝缘膜50的内部，与第二半导体层15电连接。在第二半导体层15作为漏极层而发挥作用的情况下，接触插头70成为漏极电极，在第二半导体层15作为源极层而发挥作用的情况下，接触插头70成为源极电极。通过接触插头70，第二半导体层15(漏极层，源极层)与设置于布线层间绝缘膜60之上的布线71电连接。
图3是表示本实施方式涉及的高频开关的半导体装置1的布局的俯视图。如图3所示，本实施方式涉及的半导体装置1具有所谓的多指条型的布局。
具体地讲，在活性区域A1，多个栅极电极30沿电流方向x排列，并与布线72连接。具体地讲，多个栅极电极30和布线72设置为呈梳状。在该布线72，电连接有接触插头73。通过布线72以及接触插头73，栅极电极30被引出到外部。另外，本实施方式涉及的半导体装置1具有将布线72连接到栅极电极30的一端的所谓T型栅极，但是该半导体装置1还可以具有将布线72分别连接到栅极电极30的两端的所谓H型栅极。
另外，在活性区域A1中，多个布线71沿电流方向x与栅极电极30交互地配置。进而，多个布线71连接于布线74或者连接于与布线74电位不同的布线75，该多个布线71设置为与上述布线74或者布线75成梳状。
进而，如图3所示，在半导体装置1中，为了控制第一半导体层14(主体区域)的电位，设置有P+区域18、主体电极77、布线78。
P+区域18设置于栅极电极30的长度方向(与电流方向x交叉的方向)上的活性区域A1的端部，并且在栅极电极30的长度方向上与第一半导体层14相接。主体电极77设置于P+区域18上，该主体电极77在栅极电极30的长度方向上位于比布线72更靠外侧的位置，即位于比布线72更靠活性区域A1的端部侧或者STI区域侧的位置，并且该主体电极77将P+区域18与布线78连接。布线78设置成不与布线71、布线74、布线75交叉，在俯视时，该布线78与布线71、布线74、布线75隔开间隔地设置。另外，布线78的一部分设置于活性区域A1的端部正上方。在此，活性区域A1的端部是栅极电极30的长度方向上的端部侧并且是设置有P+区域18的区域。
以下，参照图4～图11对本实施方式涉及的半导体装置的制造工序进行说明。
图4是表示到形成外延层16为止的剖视图。在图4所示的工序中，首先，在SOI基板10之上形成有栅极绝缘膜20。随后，在栅极绝缘膜20之上形成有栅极电极30。之后，在SOI基板10的SOI层13内自对准地形成有外延层16。
另外，在该工序中，SOI层13的厚度为大致50nm～100nm，栅极绝缘膜20的厚度为大致5nm，栅极电极30的栅极长Lg为大致200nm。
图5是表示形成侧壁绝缘膜40的工序的剖视图。在形成外延层16后，如图5所示，侧壁绝缘膜40形成于栅极电极30的侧面30a。在该工序中，侧壁绝缘膜40的电流方向x的长度为70nm以上。
图6是表示形成第二半导体层15和硅化物层17、31的工序的剖视图。在形成侧壁绝缘膜40后，在SOI层13自对准地形成有第二半导体层15。在去除栅极绝缘膜20的一部分后，硅化物层17自对准地形成于第二半导体层15之上，并且硅化物层31也自对准地形成于栅极电极30之上。
图7是表示形成被覆绝缘膜50的工序的剖视图。在形成第二半导体层15和硅化物层17、31后，如图7所示，形成有被覆绝缘膜50。在该工序中，被覆绝缘膜50用CVD(ChemicalVapor Deposition)装置以膜厚t为大致70nm并且拉伸内部应力为大致1Gpa～3Gpa的方式被形成。
图8是表示形成布线层间绝缘膜60的工序的剖视图。在形成被覆绝缘膜50后，如图8所示，形成有布线层间绝缘膜60。在该工序中，以从SOI层13的表面起到布线层间绝缘膜60的表面为止的高度h为大致500nm的方式，将布线层间绝缘膜60的表面平坦化。
图9是表示形成接触孔的工序的剖视图。在形成布线层间绝缘膜60后，如图9所示，接触孔70a用RIE(Reactive Ion Etching)形成。同时地，还形成有用于形成接触插头73(图3)的接触孔(不图示)。该接触孔的深度比接触孔70a的深度浅。在该工序中，这些接触孔贯通布线层间绝缘膜60并用被覆绝缘膜50终止(对应日语：終端している)。即，在该工序中，被覆绝缘膜50作为蚀刻阻止膜而发挥作用。由此，能够同时地形成深度不同的接触孔。
图10是表示形成贯通被覆绝缘膜50的接触孔70a的工序的剖视图。在该工序中，接触孔70a以与用于贯通布线层间绝缘膜60的RIE的条件不同的条件，贯通被覆绝缘膜50。
图11是表示形成接触插头70的工序的剖视图。在该工序中，通过在接触孔70a的内部埋入金属等导电构件来形成接触插头70。利用该工序，从栅极电极30的侧面起到接触插头70为止的长度Lsg(参照图2)成为大致200nm。该长度Lsg相当于从栅极电极30的端部起到漏极电极的端部为止的长度、或者从栅极电极30的端部起到源极电极的端部为止的长度。之后，返回到图2，形成布线71。另外，在该工序中，通过还在与接触孔70a同时形成的高度不同的接触孔埋入导电构件来形成接触插头73和77。
根据以上说明的本实施方式涉及的高频开关，半导体装置1的被覆绝缘膜50兼备蚀刻阻止膜的功能和应力衬垫膜的功能。作为该应力衬垫膜而具有拉伸内部应力，由此，被覆绝缘膜50对沟道区域14a赋予电流方向x的拉伸应力。由此，沟道区域14a的电子迁移率增加，所以，半导体装置1的导通电阻减少。因此，能够减少高频信号的插入损失。
被覆绝缘膜50在仅作为蚀刻阻止膜二发挥作用的情况下，必要最低限的膜厚一般为大致30nm～60nm。但是，本实施方式涉及的高频开关还可以将半导体装置1的被覆绝缘膜50作为应力衬垫膜使用。具有拉伸内部应力的应力衬垫膜的膜厚越厚，拉伸沟道区域14a的应力变得越大。因此，在本实施方式中，通过设置具有70nm的膜厚的被覆绝缘膜50，从而，通过沟道区域14a赋予较大的拉伸应力。
另外，在由n型MOSFET构成的半导体装置1中，存在若第一半导体层14的电位、换言之主体电位变成浮动电位，则在源极/漏极间施加电压时主体电位上升，产生寄生双极动作的情况。在这种情况下，具有截止状态下的耐压劣化的可能性。
于是，在本实施方式中，通过P+区域18、主体电极77以及布线78，将第一半导体层14引出到外部，并使空穴负担的主体电流沿着栅极电极30的长度方向流动，由此，能够变得能够控制第一半导体层14的电位。沿着栅极电极30的长度方向的第一半导体层14构成主体电阻的主要的部分。在栅极长为例如比100nm短的情况下，第一半导体层14变得狭窄。在这种情况下，可能产生主体电阻增大，主体电位上升的问题。于是，在本实施方式中，栅极电极30的栅极长变得大于100nm。
一般地，通过电流方向的拉伸应力，电子迁移率增加，另一方面，空穴迁移率减少。如果空穴的迁移率减少，则主体电阻也增加。然而，被覆绝缘膜50产生的拉伸应力是沟道电流方向x的单轴性，由于与主体电流的方向垂直，因此，对负担主体电流的空穴的迁移率几乎不产生影响。即，在主体电流与沟道电流垂直地流动的高频开关的构造中，并没有通过被覆绝缘膜50的单轴性拉伸应力而负担主体电流的空穴的迁移率减少且主体电阻增加的担忧。与此相伴地，半导体装置1(n型MOSFET)的主体电位的上升被抑制，所以，变得难以发生以寄生双极效果为起因的耐压降低。因此，能够确保容许输入电力。
关于具有本实施方式涉及的半导体装置1的高频开关所特有的效果，与一般的集成电路进行比较并说明。
第1，在高频开关中，半导体装置1的与被覆绝缘膜50的内部应力相对的电子迁移率的增加率变得比一般的集成电路的n型MOSFET的增加率高。以下，对其理由进行说明。
在n型MOSFET中具有漏极电流与漏极/源极间电压成比例地增加的线形区域、以及即使漏极/源极间电压增加而漏极电流饱和的饱和区域。高频开关的n型MOSFET在线形区域进行动作。换言之，该n型MOSFET中，导通状态时的漏极/源极间的峰值电压成为100mV以下。另一方面，一般的集成电路的n型MOSFET主要在饱和区域进行动作。
在沟道区域14a中，饱和区域的使用时的电场强度变得比线形区域的使用时的电场强度高。在该电场强度高时，电子的速度饱和而电子迁移率变得难以增加。即，高频开关的半导体装置1中的沟道区域14a的电场强度变得比一般的集成电路的n型MOSFET的电场强度低，所以，与被覆绝缘膜50的内部应力相对的电子迁移率的增加率变大。
因此，根据本实施方式的高频开关，半导体装置1的电子迁移率的增加率能够变高并能够使导通电阻的减少效果提高。
第2，被覆绝缘膜50对沟道区域14a产生的应力变得比一般的集成电路的n型MOSFET大。以下，对其理由进行说明。
被覆绝缘膜50对沟道区域14a产生的应力与被覆绝缘膜50的内部应力和被覆绝缘膜50的厚度的积成比例。拉伸沟道区域14a的应力越大，电子迁移率越增加且导通电阻越减少，所以，被覆绝缘膜50越厚，半导体装置1的导通电阻越减少，其结果是，高频信号的插入损失减少。
一般的集成电路的n型MOSFET为了对应高速切换的要求而被微细化。因此，从侧壁绝缘膜起到接触插头为止的长度变短。因此，在将要形成较厚的被覆绝缘膜的情况下，接触孔的形成变得困难。其结果是，被覆绝缘膜的厚度被限制，为了有助于导通电阻的减少而对沟道区域14a产生足够的应力这种情况变得困难。另外，该长度相当于被覆绝缘膜与SOI层相接的面即应力传递面的沿电流方向x的长度。
另一方面，在本实施方式的高频开关设置的n型MOSFET关断时，如上述所示，对漏极/源极间施加较大的电压。因此，若单纯地进行微细化，则确保关断时的耐压变得困难。其结果是，高频开关用途的n型MOSFET的尺寸比较大。例如，栅极长变得比大致100nm更长。
因此，在本实施方式涉及的高频开关中，充分地确保从侧壁绝缘膜40起到接触插头70为止的长度Lsl，以使在半导体装置1能够形成比较厚的被覆绝缘膜50。其结果是，被覆绝缘膜50对沟道区域14a产生的应力能够变大，能够使导通电阻的减少效果提高。另外，应力传递面的长度(长度Lsl)较长也有助于导通电阻的减少。
第3，被覆绝缘膜50的内部应力比一般的集成电路的n型MOSFET效率更好地对沟道区域14a进行作用。以下，对其理由进行说明。
在本实施方式中，高频开关用途的n型MOSFET形成于SOI基板10。另一方面，一般的集成电路的n型MOSFET形成于作为比较的在硅基板与半导体层之间没有设置绝缘膜的散装基板。
若被覆绝缘膜50的膜厚t变厚则拉伸应力变大，但其效果是SOI基板10的情况比散装基板的情况更大。即，在使用SOI基板10时，被覆绝缘膜50的内部应力比散装基板更容易传递到沟道区域14a。这被认为是起因于BOX层12的刚性比硅的刚性低，换言之，被覆绝缘膜50拉伸沟道区域14a时的电阻成分变得比散装基板低。
因此，根据本实施方式涉及的半导体装置1，被覆绝缘膜50的内部应力能够比一般的集成电路的n型MOSFET效率更好地对沟道区域14a进行作用，能够使导通电阻的减少效果提高。另外，在SOI层13的厚度薄的情况下，能够利用沟道区域14a使被覆绝缘膜50的内部应力有效地作用(传递)，因此，优选SOI层13的厚度薄。具体地讲，SOI层13的厚度优选为70nm以下。
在上述那样的薄的SOI层13之上形成侧壁绝缘膜40时，存在由于制法的原因而在侧壁绝缘膜40产生凹凸的情况。在这种情况下，若被覆绝缘膜50薄，则具有拉伸内部应力无法对沟道区域14a有效地进行作用的可能性。但是，在本实施方式中，被覆绝缘膜50的厚度为侧壁绝缘膜40的宽度Lsw以上。由此，侧壁绝缘膜40的凹凸被充分地埋入被覆绝缘膜50内，所以，能够使拉伸内部应力有效地作用于沟道区域14a。
(变形例1)
图12是示意地表示变形例1涉及的半导体装置的主要部位的俯视图。另外，图13是示意地表示变形例1涉及的半导体装置的主要部位的剖视图。在此，对于与上述的实施方式涉及的半导体装置1相同的构成要素赋予相同的符号，并省略详细的说明。
如图12所示，在本变形例涉及的半导体装置2中，活性区域A1中的电流方向x的两端在俯视时，从位于最外侧的布线71拉出1个栅极电极量以上。换言之，从位于栅极电极列两端的栅极电极30(第一栅极电极)的中心起到活性区域A1的电流方向x的周缘部为止的长度L1变得比栅极电极30的中心间的间距L2长。
另外，如图13所示，在半导体装置2的非活性区域A2中，STI(Shallow TrenchIsolation)层80形成于BOX层12之上，并产生压缩应力σp。该压缩应力σp的朝向是与对沟道区域14a作用的拉伸应力的朝向相反。因此，若该压缩应力σp对位于栅极电极列两端的栅极电极30(第一栅极电极)的正下方所存在的沟道区域14a作用，则具有对该沟道区域14a作用的拉伸应力比对位于另一栅极电极30正下方的另一沟道区域14a作用的拉伸应力小的可能性。在这种情况下，可能会在栅极电极30间，导通电阻的特性变得不均匀。
但是，在本变形例中，活性化区域A1的两端扩展，以使STI层80的压缩应力σp变得难以作用于沟道区域14a。因此，能够在多个栅极电极30间确保均匀的导通电阻的特性。
(变形例2)
图14是示意性地表示变形例2涉及的半导体装置的主要部位的剖视图。即使在此，也对与上述的实施方式涉及的半导体装置1相同的构成要素赋予相同的符号，并省略详细的说明。
如图14所示，在本变形例中，活性化区域A1的位于最外侧的布线71a和位于布线71a的内侧的布线71b共同地与布线75或者布线74连接。由此，布线71a的电位变成与布线71b的电位相同的电位。因此，即使对位于布线71a与布线71b之间的栅极电极32(第一栅极电极)施加电压也不会流动电流。即，栅极电极32成为伪电极。
即使在本变形例中，也与上述的变形1相同地，位于栅极电极列两端的栅极电极32具有从STI层80受到压缩应力σp的可能性。因此，假设，该栅极电极32不是伪电极而与栅极电极30相同地为有源电极的情况下，存在对位于栅极电极32正下方的沟道区域14a进行作用的拉伸应力变得比对位于栅极电极30正下方的另一沟道区域14a进行作用的拉伸应力小的可能性。在这种情况下，可能在栅极电极32与栅极电极30之间，导通电阻的特性变得不均匀。
但是，在本变形例中，栅极电极32成为伪电极。因此，对于位于该栅极电极32的内侧所排列的各栅极电极30正下方的沟道区域14a不会产生压缩应力σp的影响，拉伸应力均匀地作用。因此，能够在多个栅极电极30间确保均匀的导通电阻的特性。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并没有意图限定发明的范围。这些实施方式可以以其他各种方式进行实施，在不超出发明主旨的范围内，可进行各种省略、调换以及变更。这些实施方式及其变形包括在发明的范围和主旨内，同样，也包括在专利请求所记载的发明和与其等同的范围内。

Claims (10)

1.一种高频开关，具备：
开关电路，切换高频信号的路线；以及
控制电路，控制上述开关电路，
上述开关电路具有多个n型MOSFET，
上述多个n型MOSFET具有：
源极层；
漏极层；
主体区域，设置于上述源极层与上述漏极层之间；
栅极电极，设置于上述主体区域之上；以及
氮化硅膜，设置为覆盖上述源极层、上述漏极层以及上述栅极电极，该氮化硅膜具有拉伸内部应力。
2.如权利要求1所述的高频开关，其中，
上述多个n型MOSFET还具有在上述栅极电极的侧面设置的侧壁绝缘膜，
上述氮化硅膜的膜厚为上述侧壁绝缘膜的宽度以上。
3.如权利要求1或2所述的高频开关，其中，
上述多个n型MOSFET还具有：
布线，设置为与构成栅极电极列的多个上述栅极电极成梳状；以及
主体电极，在栅极长方向上，设置于比上述布线更靠活性区域端部侧的位置。
4.如权利要求1或2所述的高频开关，其中，
上述拉伸内部应力为1GPa以上且3GPa以下。
5.如权利要求1或2所述的高频开关，其中，
上述氮化硅膜的膜厚为70nm以上。
6.如权利要求1或2所述的高频开关，其中，
上述源极层、上述漏极层以及上述主体区域设置于SOI层。
7.如权利要求3所述的高频开关，其中，
上述SOI层的厚度为70nm以下。
8.如权利要求1或2所述的高频开关，其中，
上述n型MOSFET为导通状态时的该n型MOSFET的漏极/源极间的峰值电压为100mV以下。
9.如权利要求1或2所述的高频开关，其中，
上述栅极电极的栅极长大于100nm。
10.如权利要求3所述的高频开关，其中，
在设置有上述栅极电极列的活性区域中，位于上述栅极电极列的两端的第一栅极电极为伪栅极电极，或者，从上述第一栅极电极的中心起到上述活性区域的上述电流方向的周缘部为止的长度大于上述栅极电极的中心间的间距。
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