JP2009124653A - 高周波スイッチ回路 - Google Patents

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Abstract

【課題】高周波スイッチ回路を介して伝達される高周波信号の2次高調波歪を低減するとともに、静電気放電破壊耐性を確保する。
【解決手段】高周波スイッチ回路は、受信用の受信側トランスファ回路(11)と、送信用の送信側トランスファ回路(12)と、受信端子(1)への高周波信号の漏洩を防止する受信側シャント回路(13a)と、送信端子(2)への高周波信号の漏洩を防止する送信側シャント回路(14a)とを備える。受信側トランスファ回路を構成するSOI構造のMOSFET(101−104)として、蓄積型で動作するトランジスタを用いる。また、アンテナ端子(3)に対して、送信側シャント回路と同一のトランジスタ構成を有するESD保護回路(15)を接続する。
【選択図】図1

Description

この発明は、高周波信号の伝達経路を動作モードに応じて切換える高周波スイッチ回路に関し、特に、シリコン・オン・インシュレータ(SOI)基板上に形成されたMOSFET(絶縁ゲート型電界効果トランジスタ)を用いた高周波スイッチ回路に関する。より特定的には、この発明は、携帯電話等の移動端末のアンテナ送受信切換用の高周波スイッチ回路に関する。
携帯電話端末においては、送信機の出力は30dBm以上の電力である。したがって、アンテナに対する送受信を切換える高周波スイッチ回路においては、このような30dBm以上の大電力を取扱う必要がある。この高周波スイッチ回路においては、スイッチ切換の制御用のロジック回路を、同一基板上に作成するため、切換用のスイッチングトランジスタとして、MOSFETが用いられるようになってきている。この場合、高周波スイッチ回路における信号通過時の損失を抑制するために、MOSFETのゲート幅(チャネル幅)は、2mm程度必要とされる。
さらに、高周波スイッチ回路の各MOSFETに印加される電圧は、通常、高周波スイッチ回路と経路切換の制御用のロジック回路の電源電圧以内に設定することが要求される。この電源電圧は、たとえば3.3V程度の低い電圧である。高周波スイッチ回路において30dBm以上の大電力(1W以上の大電力)、すなわち、10V以上の電圧振幅(ピークtoピーク電圧:Vpp=20V)を取扱う場合には、複数個のMOSFETのスタック構成、すなわち、MOSFETが複数個直列に接続される構成が利用される。このような直列接続体において各MOSFETで電圧を分圧することにより、各MOSFETに印加される電圧を電源電圧以内に低下させることができ、耐圧を保障することができる。
このような高周波スイッチ回路として、SOI基板上に作成されたSOI構造のMOSFETを用いた構成が、たとえば特許文献1(特表2005−515657号公報)に示されている。この特許文献1においては、携帯電話端末等の無線通信システムにおいて大電力を取扱うことを想定したSPDT(シングル・ポール・ダブル・スロー:single pole double throw:単極双投)スイッチが示される。
この特許文献1に示されるSPDT高周波スイッチ回路は、アンテナ端子(入出力端子)と受信端子(出力端子)と送信端子(入力端子)との3端子を有する。送信機に結合される送信端子とアンテナ端子との間に送信側トランスファ回路が設けられ、受信機に結合される受信端子とアンテナとの間に受信側トランスファ回路が設けられる。送信端子と接地ノードとの間に送信側シャント回路が設けられ、受信端子と接地ノードとの間に受信側シャント回路が設けられる。これらの各回路ブロックは、それぞれ複数段のスタックまたは複数個の直列接続されるSOI構造のMOSFETで構成される。
このような高周波スイッチ回路に適用されるSOI構造のMOSFETは、NチャネルMOSFETである。NチャネルMOSFETは、N型のソース領域およびドレイン領域と、これらのソース領域およびドレイン領域に挟まれるP型チャネル領域とを有する。このP型チャネル領域上にゲート絶縁膜を介してコントロールゲートが形成される。このゲートに印加される電圧に従ってP型チャネル領域表面にN型の反転層が形成され、この反転層をチャネルとして用いて電流を流す。このようなチャネル領域に反転層を形成して電流が流れる経路を形成するMOSFETは、反転型のNチャネルMOSFETと呼ばれることもある。以下、適宜、このSOI基板上に作成されたNチャネルMOSFETを、NチャネルSOI−MOSFETと称する。
MOSFETにおいて、チャネル領域に反転層を形成して電流を流す場合、NチャネルMOSFETにおいては、電子により電流が流れ、一方、PチャネルMOSFETにおいては、ホールにより電流が流れる。一般に、ホールの移動度は、電子よりも小さく、PチャネルMOSFETが、NチャネルMOSFETと同じ電流駆動力を持つためには、PチャネルMOSFETのチャネル幅を、NチャネルMOSFETよりも大きくする必要がある。
このようなPおよびNチャネルMOSFETの電流駆動力の差によるサイズのアンバランスを解消することを目的として、蓄積型のMOSFETを用いる構成が、たとえば特許文献2(特開2007−27677号公報)に示されている。この蓄積型のSOI構造のMOSFET(以下、蓄積型のSOI−MOSFETと称す)は、Nチャネル型の場合、N型のソースおよびドレイン不純物領域の間に、ドレインおよびソース不純物領域よりも低濃度のN型チャネル領域が形成される。ゲートに、P型半導体(P型ポリシリコン)を利用する。
そのゲート電極とチャネル領域の仕事関数の差により、オフ状態のときにチャネル領域全体にわたって空乏層が広がるようにN型のチャネル不純物の濃度を設定する。オフ状態時には、このNチャネル領域全体にわたって広がる空乏層により、チャネル領域が完全空乏化され、ソース領域とドレイン領域とが分離される。オン状態への移行時においては、ゲート電圧に印加される電圧に従って空乏層が狭くなる。この場合、ソース領域、チャネル領域およびドレイン領域はすべて同一導電型である。したがって、空乏層が狭くなるにつれてバルク電流が流れる。次いで、空乏層が完全に消滅すると、チャネル領域表面の蓄積層を介して電子が流れる。
この特許文献2においては、このような蓄積型のSOI−MOSFETが、たとえばCMOSインバータ回路などのロジック回路に適用することが示される。すなわち、CMOSインバータ回路においては、出力ノードの充放電を同一速度で行なうため、NチャネルSOI−MOSFETおよびPチャネルSOI−MOSFETが同じ電流駆動能力を有することが望ましく、これらのPおよびNチャネルSOI−MOSFETを蓄積型SOI−MOSFETで構成する。SOI基板のシリコン半導体薄膜層を、(110)面近傍の面方位を有するように形成することにより、NチャネルSOI−MOSFETおよびPチャネルSOI−MOSFETが、ほぼ同じサイズで、ほぼ同程度の電流駆動能力を実現することが可能となることが開示されている。
特表2005−515657号公報 特開2007−27677号公報
高周波スイッチ回路においては、受信側トランスファ回路は、SOI−MOSFETが多段接続される。前述の特許文献1は、この多段接続により、SOI−MOSFETに印加される電圧を分圧し、降伏電圧および動作特性を改善することが可能とすることを図る。しかしながら、MOSFETにおいては、チャネル領域とゲート電極の間には、ゲート絶縁膜が存在しており、このゲートには、寄生容量が存在する。このゲート容量は、ゲート電圧に応じて変化し、ゲート容量値とゲート電圧値との間には、非線形的な関係が存在する。この場合、送信時においては、受信側トランスファ回路が、制御信号に従ってオフ状態に設定される。この受信側トランスファ回路のオフ動作時に、SOI−MOSFETのゲート電極とドレイン電極間の寄生容量値、または、ゲート電極とソース電極間の寄生容量値がゲート電圧依存性を有するため、送信信号において高調波歪が発生するという問題が生じる。しかしながら、この特許文献1は、このようなゲート容量とゲート電圧値との間の大きな非線形性に起因する高調波歪の問題については何ら考慮していない。
また、特許文献2においては、蓄積型のSOI−MOSFETを適用することにより、PおよびNチャネルSOI−MOSFETのサイズおよび電流駆動能力をほぼバランスさせることが開示されている。しかしながら、特許文献2においては、この蓄積型のSOI−MOSFETを、高周波スイッチ回路に適用することは何ら考慮されておらず、このゲート電極とドレイン電極間容量、または、ゲート電極とソース電極間容量の非線形性に起因する高調波歪などの高周波スイッチ回路特有の問題については何ら考慮されていない。
また、高周波スイッチ回路のサイズを低減する場合、MOSFETの微細化に伴って、その静電気放電(ESD:エレクトロ・スタティック・ディスチャージ(Electro Static Discharge)耐量が小さくなり、静電気放電破壊現象が生じる可能性が高くなる。しかしながら、これらの特許文献1および2においては、静電気放電などのサージ電圧に対する保護については全く考慮されていない。
それゆえ、この発明の目的は、高調波歪を十分に抑制することのできるESD耐量が十分に保障される高周波スイッチ回路を提供することである。
この発明に係る高周波スイッチ回路は、少なくとも1個の入出力端子と、少なくとも1個の出力端子と、少なくとも1個の入力端子とを有し、動作モードに応じて高周波信号の入出力を切換える回路である。1個の入力端子と1個の入出力端子との間には、送信側トランスファ回路が配置され、1個の入出力端子と1個の出力端子との間には、受信側トランスファ回路が配置される。この1個の入力端子と接地の間に、送信側シャント回路が配置され、1個の出力端子と接地の間に受信側シャント回路が配置される。さらに、1個の入出力端子と接地の間に、ESD保護回路が設けられる。
この受信側トランスファ回路には、複数の互いに直列接続される蓄積型のSOI−MOSFETを用いる。送信側トランスファ回路および送信側シャント回路には、各々、複数の互いに直列に接続される反転型のSOI−MOSFETを用いる。受信側シャント回路は、反転型のSOI−MOSFETで構成する。ESD保護回路は、トランジスタについて送信側シャント回路と同一構成とし、この高周波スイッチ回路の入出力切換動作中の間オフ状態に設定される。
送信時、受信側トランスファ回路のSOI−MOSFETはオフ状態となる。受信側トランスファ回路のMOSFETとしては、蓄積型のSOI−MOSFETが用いられる。蓄積型のSOI−MOSFETは、ゲート容量のゲート電圧に対する依存性の非線形性は小さい。したがって、このオフ状態において、蓄積型のSOI−MOSFETのゲート容量のゲート電圧に対する非線形性に起因する高調波歪を抑制することができる。
また、入出力端子と接地の間にESD保護回路が挿入されており、蓄積型のSOI−MOSFETを受信側トランスファ回路に適用しても、そのESD耐性を確保することができる。
[実施の形態1]
図1は、この発明の実施の形態1に従う高周波スイッチ回路の構成を示す図である。この図1に示す高周波スイッチ回路は、一例として、SPDT型スイッチ回路である。また、この図1において、回路の接続構成を明確に示すために、受信側および送信側を区別して示す。
図1において、高周波スイッチ回路は、受信端子(出力端子)1と、送信端子(入力端子)2と、アンテナ端子(入出力端子)3とを有する。この受信端子1には、図示しない受信機が結合され、送信端子2には、図示しない送信機が結合される。
受信端子1とアンテナ端子3の間に、受信側トランスファ回路11が配置され、送信端子2とアンテナ端子3との間に、送信側トランスファ回路12が配置される。受信側トランスファ回路11は、アンテナ端子3と受信端子1の間に直列に接続されるSOI−MOSFET101−104と、これらのSOI−MOSFET101−104のゲートにそれぞれ一端が接続されるゲートバイアス抵抗301−304とを含む。抵抗素子301−304は、それぞれの他方端が、共通に、制御信号入力端子(制御端子)5に接続される。この制御端子5には、図示しない送受信切換制御回路からの制御信号が供給される。
SOI−MOSFET101−104は、SOI基板上に作成され、FET動作モードは、蓄積型モードであり、反転層ではなく、蓄積層を介して電子を流す。これらのSOI−MOSFET101−104は、配線602−604によりソースおよびドレインが交互に接続されて直列に接続される。SOI−MOSFET101は、配線601によりアンテナ端子3に結合され、SOI−MOSFET104は、配線605により受信端子1に結合される。この受信側トランスファ回路11においては、2個以上の蓄積型SOI−MOSFETが直列に接続されればよく、この構成要素のSOI−MOSFETの数は4に限定されない。
送信側トランスファ回路12は、アンテナ端子3と送信端子2の間に互いに直列に接続されるSOI−MOSFET111−114と、これらのSOI−MOSFET111−114のそれぞれのゲートに一端が接続されるゲートバイアス抵抗311−314を含む。これらのゲートバイアス抵抗素子311−314のそれぞれの他方端は、共通に、制御端子6に電気的に接続される。この制御端子6には、図示しない送受信切換制御回路からの制御信号が供給される。
SOI−MOSFET111−114は、ソースおよびドレインが交互に、配線612−614で接続されて互いに直列に接続される。SOI−MOSFET111は、配線611を介してアンテナ端子3に結合され、SOI−MOSFET114は、配線615を介して送信端子2に電気的に接続される。
この送信側トランスファ回路12においては、少なくとも1個のSOI−MOSFETが接続されていればよいが、大電力の信号を処理するために、複数個のSOI−MOSFETが互いに直列に接続される。しかしながら、この送信側トランスファ12において、少なくとも1個(好ましくは、複数個)のSOI−MOSFETが設けられていればよく、その数は4に限定されない。
これらのSOI−MOSFET111−114は、それぞれSOI基板上に形成される反転型のMOSFETである。すなわち、SOI−MOSFET111−114は、FET動作モードは、反転型である。導通時に、それぞれ、チャネル領域表面に反転層が形成され、この反転層を介して、電流(電子)が流れる。
反転型SOI−MOSFETと蓄積型MOSFETとを区別するために、図1においては、反転型SOI−MOSFETの基板領域(バックゲート:チャネル領域)に矢印を付し、蓄積型MOSFETについては、この矢印は付さない。
高周波スイッチ回路は、さらに、受信端子1と接地4の間に配置される受信側シャント回路13aと、送信端子2と接地4との間に配置される送信側シャント回路14aと、アンテナ端子3と接地4との間に配置されるESD保護回路15を含む。
受信側シャント回路13aは、受信端子1とアンテナ端子3との間に接続される1個の反転型SOI−MOSFET121を含む。このSOI−MOSFET121のゲートが、ゲートバイアス抵抗321を介して制御端子6に電気的に接続される。
送信側シャント回路14aは、送信端子2と接地4との間に互いに直列に接続される複数の反転型SOI−MOSFET131−134を含む。これらのSOI−MOSFET131−134のそれぞれのゲートは、ゲートバイアス抵抗331−334それぞれを介して制御端子5に電気的に接続される。
ゲートバイアス抵抗301−304、311−314、321および331−334は、各々、たとえば50kΩの同一の抵抗値を有し、高周波信号の漏洩を抑制する。
端子1−3に対しては、高周波信号が伝達され、制御端子5および6に対しては、直流の制御信号が与えられる。受信時には、制御端子5にHレベル(論理ハイレベル)の信号が与えられ、受信側トランスファ回路11および送信側シャント回路14aのMOSFETをオン状態に設定する。また、制御端子6にLレベル(論理ローレベル)の信号が与えられ、送信側トランスファ回路12および受信側シャント回路13aのMOSFETをオフ状態に設定する。送信時には、その逆に、制御端子5にLレベルの信号、制御端子6にHレベルの信号が与えられる。
ESD保護回路15は、送信側シャント回路14aと同一の回路構成を有し、アンテナ端子3と接地の間に互いに直列に配線641−645に接続される反転型SOI−MOSFET141−144と、これらのSOI−MOSFET141−144のそれぞれのゲートに接続されるゲートバイアス抵抗341−344とを含む。これらのゲートバイアス抵抗341−344他方端は共通に、制御端子7に電気的に接続される。この制御端子7へは、受信および送信を問わず、この高周波スイッチ回路がスイッチ動作を行なう期間、Lレベルの直流信号が与えられて、これらのSOI−MOSFET141−144は、オフ状態に設定される。ゲートバイアス抵抗341−344は、各々、たとえば50kΩの同一の抵抗値を有する。
以下の説明において、MOSFETの「オン状態」および「オフ状態」は、それぞれ、スイッチ動作において「導通状態」および「非導通状態である」ことを示す。ただし、「非導通状態」である場合には、寄生成分による高周波信号およびサージ電流などの伝達は生じる可能性がある状態を示すものとして、この用語を用いる。回路について「導通状態」および「非導通状態」との用語を用いる場合には、回路を構成するMOSFETがすべて「オン状態」および「オフ状態」にある状態を示す。次に、図1に示す高周波スイッチ回路の動作について、具体的に説明する。
送信時においては、制御端子6に、たとえば電源電圧レベルの3.3VのHレベルの信号が印加され、制御端子5には、−1Vから−3.3Vの負電圧レベルのLレベル信号が印加される。これにより、送信側トランスファ回路12が導通状態となり、送信端子2とアンテナ端子3とが短絡される。一方、受信側トランスファ回路11は非導通状態となり、アンテナ端子3と受信端子1とを分離する。また、制御端子6のHレベルの信号に従って受信側シャント回路13aが導通状態となり、受信端子1を接地ノード4に短絡する。送信側シャント回路14aは、制御端子5の負電圧レベルのLレベルの電圧により、非導通状態である。また、制御端子7へは、この高周波スイッチ回路の動作時、Lレベルの信号が印加され、ESD保護回路15は、非導通状態に設定される。
したがって、送信時には、送信端子2に与えられた高周波信号が、送信側トランスファ回路12を介してアンテナ端子3に伝達されて送信される。受信側トランスファ回路11は、非導通状態であるため、送信端子2からの送信信号が受信端子1へ転送されるのを防止する。仮に、この受信端子1に、送信端子2を介して与えられた送信信号の高周波成分がゲート容量を介して漏洩しても、受信側シャント回路13aにより接地4へ放電され(シャントされ)、受信端子1へ送信信号の高周波信号が伝達されるのが防止される。
この送信時に非導通状態にある受信側トランスファ回路11、送信側シャント回路14aおよびESD保護回路15は、各々、複数のSOI−MOSFETが直列接続されており、各SOI−MOSFETにより、印加電圧を分圧し、各SOI−MOSFETの耐圧を保障する。
受信時においては、制御端子6に、制御信号として−1Vから−3.3Vの負電圧が印加され、制御端子5に、制御信号として3.3Vの電圧が印加される。この状態においては、送信側トランスファ回路12が非導通状態となり、受信側トランスファ回路11が導通状態となる。応じて、アンテナ端子3に与えられた高周波信号が、受信側トランスファ回路11を介して受信端子1に伝達される。このとき、ESD保護回路15および受信側シャント回路13aは、非導通状態であり、また、送信側シャント回路14aは導通状態である。したがって、アンテナ端子3に与えられた高周波信号が、送信端子2へ送信側トランスファ回路12を介して漏洩しても、送信側シャント回路14aにより接地4へ放出され(シャントされ)、送信端子2に受信高周波信号が伝達されるのは、防止される。
図2は、送信側トランスファ回路12に含まれる反転型SOI−MOSFET111−114の断面構造を概略的に示す図である。図2において、送信側トランスファ回路12が、SOI基板上に形成される。このSOI基板は、P型半導体(シリコン)基板31と、このP型半導体基板31上に形成される埋込絶縁膜32と、埋込絶縁膜32上に形成される半導体薄膜層(シリコン薄膜層)33とで構成される。
埋込絶縁膜32は、一例として、100nm−500nm程度の膜厚を有する。半導体薄膜層33は、一例として、30nm−200nm程度の厚みを有するシリコン層である。この半導体薄膜層33に、MOSFET111−114が形成される。図2において、これらのSOI−MOSFET111−114は、同じ構造を有するため、代表的にSOI−MOSFET111について、その構成要素に対して参照番号を付す。
SOI−MOSFET111は、半導体薄膜層33に間をおいて形成されるN型不純物領域36aおよび36bと、これらのN型不純物領域36aおよび36bの間に形成されるP型チャネル領域34Aとを含む。P型チャネル領域34A表面には、N型不純物領域36aおよび36bそれぞれに接して、低不純物濃度のN型不純物領域37aおよび37bが間をおいて形成される。P型チャネル領域34A上にゲート絶縁膜38を介してゲート電極35が形成される。このゲート電極35は、ゲート絶縁膜38上に形成されるN型ポリシリコン層35Aと、N型ポリシリコン層35A表面に形成される金属シリサイド層35ASを備える。この金属シリサイド層35ASにより、ゲート電極35の抵抗値を低減する。
また、ゲート電極35側壁には、側壁絶縁膜39が形成される。この側壁絶縁膜39に対して自己整合的に不純物注入を行って不純物領域36aおよび36bが形成される。この後、不純物領域36aおよび36b表面に対して金属層を堆積し、次いで、シリサイド化を行う。したがって、側壁絶縁膜39の下部まで到達するように、金属シリサイド層36Sが形成される。この金属シリサイド36Sに対し、配線が電気的に接続される。
これらのSOI−MOSFET111−114は、素子分離領域40により互いに分離される。配線611−615が、それぞれ、SOI−MOSFET111−114の金属シリサイド層36Sに順次接続される。これにより、SOI−MOSFET111−114のソース/ドレインが交互に接続され、これらのSOI−MOSFET111−114が、電気的に互いに直列に接続される。
金属シリサイド層36Sを利用することにより、ソースおよびドレイン領域の抵抗を低減する。不純物領域37aおよび37bは、ゲート電極35直下の領域においてドレイン高電界が発生し、ゲート絶縁膜38が劣化するのを抑制する。
ゲート電極35のゲート幅は、約2mm程度であり、これらのSOI−MOSFET111−114は、同一のゲート幅を有する。送信側シャント回路14aを構成するSOI−MOSFET131−134は、図2に示すSOI−MOSFET111−114と同じ断面構造を有する。しかしながら、SOI−MOSFET131−134は、ゲート幅が、各々、0.2mm程度である。
また、受信側シャント回路13aを構成するSOI−MOSFET121は、この図2に示すSOI−MOSFET111−114各々と同様の断面構造を有する。しかしながら、このSOI−MOSFET121も、ゲート幅は、0.2mm程度である。
これらのSOI−MOSFET111−114各々において、ゲート電極35にHレベルの電圧を印加すると、P型チャネル領域34A表面に反転層が形成され、不純物領域36aおよび36bの間に電流が流れる経路が形成される。一方、ゲート電極35にLレベルの電圧を印加すると、P型チャネル領域34Aには反転層は形成されず、不純物36aおよび36bが電気的に分離される。したがって、SOI−MOSFETがオン状態の時には、チャネル領域に反転層が形成され、この反転層を介して電流(電子)が流れるため、これらのSOI−MOSFETは、前述のように反転型と称される。
図3は、図1に示す受信側トランスファ回路11を構成するSOI−MOSFET101−104の断面構造を概略的に示す図である。図3においては、これらのSOI−MOSFET101−104は同一構造を有するため、代表的にSOI−MOSFET101に対し構成要素に参照番号を付す。
SOI−MOSFET101−104は、以下の点で、図2に示す反転型SOI−MOSFET111−114とその構成が異なる。すなわち、N型不純物領域36aおよび36bの間に低不純物濃度のN型チャネル領域34Bが配置される。ゲート電極35は、N型ポリシリコン層35Aに代えて、P型ポリシリコン層(半導体層)35Bを備える。蓄積型SOI−MOSFET101の他の構成は、図2に示す反転型SOI−MOSFET111の構成と同じであり、対応する部分には参照番号を付し、その詳細説明は省略する。
なお、これらのSOI−MOSFET101−104のゲート幅は、各々2mm程度で同一のゲート幅を有する。
これらのSOI−MOSFET101−104それぞれの不純物領域36aおよび36b表面に形成される金属シリサイド層36Sが、配線601−605により相互接続され、アンテナ端子3と受信端子1の間に、これらのSOI−MOSFET101−104が直列に接続される。
蓄積型SOI−MOSFET101−104においては、ゲート電極にP型ポリシリコン層(半導体層)35Bが用いられ、チャネル領域にN型チャネル領域34Bが用いられる。ゲート電極35にLレベルの電圧が印加される場合、P型ポリシリコン層35Bの仕事関数とN型チャネル領域34Bの仕事関数の差により、N型チャネル領域34Bに空乏層が全体にわたって広がり、このN型チャネル領域34Bは完全に空乏化される(チャネル領域がオフ状態のときに完全空乏化される不純物濃度に設定される)。この空乏層により、不純物領域36aおよび36bが電気的に分離される。ゲート電極35にHレベルの信号(電圧)を印加すると、この空乏層が収縮し、先ずチャネル領域下部(埋込絶縁膜に接するチャネル領域)を介して電子電流が流れる。最終的に空乏層がなくなり、N型チャネル領域34Bの表面に蓄積層が形成される。この蓄積層は低抵抗であり、大部分の電子電流が不純物領域36aおよび36bの間で、蓄積層を介して流れる。
図4は、ESD保護回路15を構成するSOI−MOSFET141−144の断面構造を概略的に示す図である。ESD保護回路15は、送信側トランスファ回路12と同一の構成を有しており、SOI−MOSFET141−144は、ゲート幅を除いて、図2に示すSOI−MOSFET111−114と同一の構造を有する。したがって、図2に示すSOI−MOSFET111−114の構成要素と対応する部分には、同一の参照番号を付し、その詳細説明は省略する。
これらのSOI−MOSFET141−144は、配線641−645によりソースおよびドレインが交互に接続されて、アンテナ端子3と接地4との間に直列に接続される。
これらのSOI−MOSFET141−144も、そのゲート幅は、各々、0.2mm程度の値を有する。
次に、反転型NチャネルSOI−MOSFETと蓄積型のNチャネルSOI−MOSFETの電気的な特性の違いについて説明する。
今、図5に示すように、MOSFETのソース電極Sおよびドレイン電極Dをともに接地ノードに接続し、ゲート電極Gに制御電圧を印加する。すなわち、MOSFETを用いて、MOS型容量素子を形成する。反転型および蓄積型SOI−MOSFETによりMOS型容量素子を形成し、これらのSOI−MOSFETのゲート容量のゲート電圧依存性を観察する。
図6は、反転型NチャネルSOI−MOSFETのゲート容量のゲート電圧依存性を示す図である。図6において、横軸に、ゲート電圧を単位Vで示し、縦軸に、ゲート容量を示す。
反転型SOI−MOSFETにおいては、ゲート電圧が0から上昇すると、チャネル領域に反転層が形成され(オン領域)、この反転層とゲート電極Gの間の平行平板型容量が大きくなる。一方、ゲート電圧を0Vよりも低くすると、ゲート‐ドレイン間寄生容量、ゲート‐ソース間寄生容量、より具体的には、ゲート電極と低不純物濃度のN型不純物領域37aおよび37b間のオーバーラップ容量が形成され(オフ領域)、P型チャネル領域の影響でオーバーラップ容量が徐々に小さくなることで、容量値が緩やかに減少する。
図7は、蓄積型NチャネルSOI−MOSFETのゲート容量のゲート電圧依存性を示す図である。この図7においても、横軸にゲート電圧を示し、縦軸にゲート容量を示す。蓄積型のNチャネルSOI−MOSFETにおいても、ゲート電圧が0から増加していくと、空乏層が収縮し、チャネル領域表面に蓄積層が形成され、このゲート容量が増大する(オン領域)。1V以上にゲート電圧が上昇すると、蓄積型のSOI−MOSFETおよび反転型のSOI−MOSFETの容量値はほぼ等しくなる。一方、蓄積型のNチャネルSOI−MOSFETにおいてゲート電圧を、0Vからさらに低下させると、チャネル領域は完全に空乏化するため、その容量値の変化は、反転型のSOI−MOSFETに比べて小さい(オフ領域)。すなわち、蓄積型のNチャネルSOI−MOSFETは、オフ時のゲート容量のゲート電圧依存性の非線形性が、この反転型NチャネルSOI−MOSFETに比べて小さいという特徴を有している。
高周波スイッチ回路においては、送信時にオフ動作している受信側トランスファ回路11の容量値の非線形性に起因した高周波成分の漏洩による高調波歪が大きいという問題がある。受信側トランスファ回路11に、蓄積型のSOI−MOSFETを適用することにより、このゲート容量の非線形性を抑制することができ、応じて高調波歪を抑制することができる。
すなわち、図1に示すように、受信側トランスファ回路11においては、ゲートバイアス抵抗301−304は共通に制御端子5に電気的に接続される。制御端子5には、例えば−3.3Vの直流の信号が与えられ、SOI−MOSFET101−104のそれぞれのゲート電極がアンテナ端子での送信波形に応じて、−3.3Vを中心に振動することとなる。SOI−MOSFET101−104それぞれのオフ領域でのゲート容量値が一定であることが望まれる。
この受信側トランスファ回路11において、蓄積型のSOI−MOSFETを利用することにより、反転型のSOI−MOSFETを用いる場合に比べて、オフ状態におけるゲート−ソース間寄生容量およびゲートードレイン間寄生容量のゲート電圧依存性が小さいことから、高調波歪を抑制することができる。
また、高周波スイッチ回路においては、受信端子1とアンテナ端子3の間に挿入される受信側トランスファ回路と並列に、DCバイアス抵抗が挿入される場合もある。これは、受信端子2とアンテナ端子3の直流電圧レベルを同じとするためである。同様、アンテナ端子3と送信端子2との間に挿入される送信側トランスファ回路12に対しても、並列に、DCバイアス抵抗が挿入される。
これらのDCバイアス抵抗として、50kΩ程度の抵抗が用いられる。実施の形態1における受信側トランスファ回路11においては、蓄積型のSOI−MOSFETが用いられている。したがって、そのチャネル領域は、ソースおよびドレイン領域と同一導電型のN型領域である。したがって、受信時において、受信側トランスファ回路11を介して、アンテナ端子3と受信端子1の間に同じ導電型の領域、すなわち、N型チャネル領域およびN型不純物領域が交互に接続され、直流電流が流れる経路が存在する。したがって、受信側トランスファ回路11に対して並列なDCバイアス抵抗が不要となり、部品点数を低減することができる。
次に、ESD保護回路15の静電サージに対する動作について説明する。
図8は、この発明の実施の形態1に従う高周波スイッチ回路の静電サージ放電経路DCP1−DCP3を示す図である。図8においては、静電サージを放電する構成要素についてのみ参照番号を付す。抵抗素子および配線には参照番号は省略する。
受信側シャント回路13aのSOI−MOSFET121は、図2に示す反転型SOI−MOSFETの断面構造を有する。したがって、SOI−MOSFET121は、N型不純物領域(ドレイン)、P型チャネル領域およびN型不純物領域(ソース)の直列体で構成される。P型チャネル領域の上部のゲート電極は、たとえば50kΩの高抵抗(321)が接続される。したがって、受信端子1に静電サージが印加されても、反転型のSOI−MOSFET121のゲートは、静電サージに対して電気的にフローティング状態となり、破壊されない。
したがって、静電サージ印加時、ドレイン高電界により発生したキャリア(ホール)によりチャネル領域の電位が持ち上げられると、SOI−MOSFET121は、NPN型のバイポーラトランジスタとして振舞うことができる(P型チャネル領域は、静電サージに対しては、ボディタイによる電位の固定の有無に係わらず、フローティング状態となる)。約6V程度の電圧が受信端子1に印加されると、SOI−MOSFET121がバイポーラ動作し(NPNバイポーラトランジスタがオン状態となり)、受信端子1の静電サージを、放電経路DCP1により接地ノードへ放出することができる。
送信側シャント回路14aにおいて直列に接続されるSOI−MOSFET131−134は、受信側シャント回路13aのSOI−MOSFET121と同じ構造を有する。すなわち、これらのSOI−MOSFET131−134各々は、6V程度のドレイン電圧が印加されると、それらのゲート電圧レベルに拘わらずバイポーラ動作を行なう。従って、送信端子2に静電サージが印加された場合、送信側シャント回路14aにおいては、合計24V(=6×4V)の電圧が送信端子2に印加されると、送信側シャント回路14aのSOI−MOSFET131−134がすべてバイポーラ動作をし、送信端子2に印加される静電サージを放電経路DCP2を介して放出することができる。
蓄積型のSOI−MOSFET101−104は、オフ状態においては、チャネル領域が完全空乏化され、ソースおよびドレイン領域を構成するN型不純物領域は分離される。また、オン状態においては、チャネル領域はソースおよびドレインと同一導電型のN型である。したがって、受信側トランスファ回路11において、静電サージ印加時に蓄積型のSOI−MOSFET101−104はバイポーラ動作しない。このため、アンテナ端子3に印加される静電サージを、受信側トランスファ回路11を介して放電することができない。しかしながら、以下に説明するように、アンテナ端子3の静電サージは、放電経路DCP3により、ESD保護回路15を介して放出することができる。
スイッチ動作時に非導通状態に設定されるESD保護回路15は、送信側シャント回路14aと同じ構成を有する。したがって、アンテナ端子3に、静電サージが印加されると、約24Vで、ESD保護回路15においてSOI−MOSFET141−144が全てバイポーラ動作し、アンテナ端子3の静電サージを接地ノードへ放出する。送信側シャント回路14aとESD保護回路15が同一の回路構成を有するため、送信端子2およびアンテナ端子3のESD耐性は同じとなる。
また、ESD保護回路15は、反転型のSOI−MOSFETで構成しており、このESD保護回路15のSOI−MOSFET141−144のゲート容量を介して高周波成分が漏洩し、高調波歪が劣化する可能性がある。しかしながら、このESD保護回路15のSOI−MOSFET141−144のゲート幅は、受信側トランスファ回路11を構成するSOI−MOSFET101−104のゲート幅に比べて十分小さく(1/10倍)であり、高周波成分の漏洩は十分に抑制することができ、高調波歪の劣化の度合いは十分に小さくすることができる。
以上のように、この発明の実施の形態1に従えば、受信側トランスファ回路を構成するMOSFETを、通常の反転型のSOI−MOSFETに代えて蓄積型のSOI−MOSFETに変更している。したがって、この受信側トランスファ回路を構成するSOI−MOSFETのゲート容量/ゲート電圧特性の非線形性に起因する送信時の高調波歪を抑制することができる。また、アンテナ端子に対してESD保護回路を接続しており、確実にアンテナ端子の静電サージを放電することができ、アンテナ端子のESD耐性を確保することができる。
なお、SP3T(Single Pole Triple Throw:単極3投)、SP4T(Single Pole Quad Throw:単極4投)などの受信側が2系統以上設けられる場合には、各受信側トランスファ回路において蓄積型のSOI−MOSFETを使用する。送信時には、2系統以上の受信側トランスファ回路がオフ状態に設定されるため、SP2Tの高周波スイッチ回路と同様、送信時の高調波歪の抑制を実現することができる。
また、SP4T高周波スイッチ回路において送信側が2系統、受信側が2系統設けられる場合には、送信側トランスファ回路にも、蓄積型のSOI−MOSFETを使用してもよい。これらのスイッチ回路については、以下の実施の形態2および3についても同様である。
[実施の形態2]
図9は、この発明の実施の形態2に従う高周波スイッチ回路の構成を示す図である。図9に示す高周波スイッチ回路は、以下の点で、図1に示す実施の形態1に従う高周波スイッチ回路とその構成が異なる。すなわち、アンテナ端子3と接地4の間に接続されるESD保護回路16aにおいて、SOI−MOSFET141−144のゲートに、ゲートバイアス抵抗として、抵抗素子の直列体が配置される。すなわち、SOI−MOSFET141−144のそれぞれのゲートに、ゲートバイアス抵抗素子441a−444aが接続され、これらのゲートバイアス抵抗素子441a−444aそれぞれと直列に、ゲートバイアス抵抗素子441b−444bが接続される。これらのゲートバイアス抵抗素子441b−444bそれぞれの他方端は、共通に、制御端子7に結合される。
また、これらのバイアス抵抗素子441a−444aそれぞれと対応のゲートバイアス抵抗素子441b−444bとの間の接続ノード741−744に対し、帰還容量541−544の一方側電極が接続される。これらの帰還容量541−544の他方側の電極は、対応のSOI−MOSFET141−144のアンテナ端子3に近い電極(ソース/ドレイン電極)に接続される。
この図9に示す高周波スイッチ回路の他の構成は、図1に示す高周波スイッチ回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
ゲートバイアス抵抗素子441a−444aは、各々、10kΩの同じ抵抗値を有し、ゲートバイアス抵抗素子441b−444bは、各々、40kΩの同一の抵抗値を有する。したがって、SOI−MOSFET141−144の各ゲートは、50kΩのゲートバイアス抵抗を介して制御端子7に電気的に接続される。ゲートバイアス抵抗素子441b−444bの抵抗値は、ゲートバイアス抵抗素子441a−444aの抵抗値よりも数倍大きい。従って、接続ノード741−744は、制御端子7と交流的に分離される。
帰還容量541−544は、各々、たとえば0.5pFの同じ容量値を有する。すなわち、このESD保護回路16aにおいて、アンテナ端子3に高周波信号が与えられたとき、SOI−MOSFET141−144のアンテナ端子3に近い電極の電位変化は、帰還容量541−544により対応のSOI−MOSFET141−144のゲートにフィードバックされる。高抵抗のゲートバイアス抵抗素子441b−444bにより、接続ノード741−744に伝達される高周波成分に制御端子7への転送は、防止される。SOI−MOSFET141−144のゲート容量を介しての高周波成分が伝達される場合、これらの帰還容量541−544によるゲート容量の充放電により、SOI−MOSFET141−144の各々のアンテナ端子3に近い電極に、伝達された高周波成分と反対位相の電圧変化が生じ、ゲート容量を介しての高周波成分の伝達が抑制され、応じて、高調波歪が抑制される。
1.75GHz、30dBmの電力信号を送信する送信機が送信端子2に接続される場合、シミュレーションモデルにより以下の結果が求められている。ただし、このシミュレーションモデルにおいて、受信側トランスファ回路11においては、蓄積型のSOI−MOSFETではなく、送信側トランスファ回路12のSOI−MOSFETと同一の反転型のSOI−MOSFETを利用する。実施の形態1において適用されるESD保護回路15とこの実施の形態2に従うESD保護回路16aの相対的な比較を行なう。
実施の形態1のESD保護回路15が適用される場合、1次(1.75GHz)と2次(3.5GHz)の高調波成分の比は、77dBcである。一方、実施の形態2に従う高周波スイッチ回路の構成においては、この1次と2次の高調波成分の比は、84dBcである。したがって、7dBc程度、高調波歪を、本実施の形態2に従う高周波スイッチ回路において抑制することができる。
以上のように、この発明の実施の形態2に従えば、アンテナ端子に接続されるESD保護回路において、そのゲートバイアス抵抗を各々、ゲートバイアス抵抗素子の直列体で構成し、これらのゲートバイアス抵抗素子の接続ノードに、帰還容量を接続している。したがって、ESD保護回路を介しての高調波成分の漏洩は抑制され、高調波歪を抑制することができる。
[実施の形態3]
図10は、この発明の実施の形態3に従う高周波スイッチ回路の構成を示す図である。この図10に示す高周波スイッチ回路は、図9に示す実施の形態2に従う高周波スイッチ回路と、以下の点で、その構成が異なる。すなわち、受信側シャント回路13bのSOI−MOSFET221、送信側シャント回路14bにおけるSOI−MOSFET231−234、ESD保護回路16bにおけるSOI−MOSFET241−244において、それぞれ、ソース/ドレイン不純物領域の拡散抵抗を、電流集中を抑制する、言い換えれば、電流を均一に流すためのバラスト抵抗として利用する。この図10に示す高周波スイッチ回路の他の構成は、図9に示す高周波スイッチ回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図11は、図10に示すESD保護回路16bのSOI−MOSFET241−244の断面構造を概略的に示す図である。図11に示すSOI−MOSFET241−244の構成は、以下の点で、図4に示すSOI−MOSFET141−144とその構成が異なる。すなわち、N型不純物領域36aおよび36b表面に、短い金属シリサイド層36SSが形成される。この金属シリサイド層36SSは、図4に示す構成と異なり、側壁絶縁膜39下部にまでは到達しない。ソースおよびドレイン電極領域の不純物領域36aおよび36bの表面の一部の領域に、金属シリサイド層36SSが形成される。この金属シリサイド層36SSは、配線との間の電気的接続を安定に形成する面積が確保されればよく、対応の配線が形成されるコンタクト孔(ビア)よりも少し大きい面積を有していればよい。
したがって1つのSOI−MOSFETにおいて、金属シリサイド層36SSの間に、チャネル領域34Aの長さよりも十分に長いノンシリサイド層50が形成される。また、N型ポリシリコン層で形成されるゲート電極35A表面にも、金属シリサイド層は形成されず、ゲート電極が、N型ポリシリコン層35Aで形成される。金属シリサイド層36は、ゲート側壁絶縁膜に対して自己整合的に形成されずに、マスクを用いて形成される。このマスクによりチャネル領域34A上のゲート電極35Aも覆うため、ゲート電極35A表面には金属シリサイド層は形成されない。
受信側シャント回路13bに含まれるSOI−MOSFET221、送信側シャント回路14bに含まれるSOI−MOSFET231−234およびESD保護回路16bに含まれるSOI−MOSFET241−244は、同じゲート幅を有し、たとえば0.2mmのゲート幅を有する。
図11に示すSOI−MOSFET241−244の他の構成は、図4に示すSOI−MOSFET141−144の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図11に示すSOI−MOSFET241−244と同一の構造を、受信側シャント回路13bのSOI−MOSFET221、および送信側シャント回路14bを構成するSOI−MOSFET231−234が有する。
前述のように、この高周波スイッチ回路において、受信側シャント回路13b、送信側シャント回路14bおよびESD保護回路16bの3つの回路は、各々、受信端子1、送信端子2、およびアンテナ端子3に対して静電サージが印加された場合の接地ノードへの放電経路として機能する。たとえば静電サージの電流量が1.3A程度とすると、各MOSFETのゲート幅が、0.2mm程度と狭いため、単位ゲート幅あたりの電流量が大きい。したがって、ノンシリサイド層50をいわゆる「シリサイドブロック」構造のバラスト抵抗として利用して、サージ電流を一箇所に集中させることなく均一に流すことができる。これにより、ゲート幅(チャネル幅)の狭いSOI−MOSFETを用いて良好なESD耐性を得ることができる。
また、受信側シャント回路13bおよび送信側シャント回路14bのSOI−MOSFET221および231−234にノンシリサイド層50が追加されたとしても、高周波スイッチ回路のスイッチング機能への影響はほとんど無視することができる。たとえば、受信側シャント回路13bにおいて、SOI−MOSFET121に代えてSOI−MOSFET221が用いられる場合を考える。この場合、受信側シャント回路13bにおいてバラスト抵抗の追加により、SOI−MOSFET221のオン抵抗が少し高くなっても、受信側シャント回路13bは、十分にシャント機能を発揮し、受信端子1への高周波信号の漏洩を十分に抑制することができる。
また、SOI−MOSFETのゲート電極の抵抗値が、シリサイド層が形成されている場合に比べて少し高くなるものの、このゲート電極へは、直流電圧の制御信号が印加されるだけであり、受信側シャント回路13b、送信側シャント回路14bおよびESD保護回路16bの導通/非導通制御を確実に行なうことができる。
以上のように、この発明の実施の形態3に従えば、静電サージを放電する経路のSOI−MOSFETにシリサイド層の一部が除去されている領域を設けているため、静電サージによる大電流が一箇所に集中することなく均一に流れ、SOI−MOSFETが破壊されるのを防止することができ、静電サージ放電経路のESD耐性を改善することができる。
この発明は、送信および受信を切換える構成の通信機に適用することにより、ESD耐性に優れ、送信時には高調波歪を十分に抑制することのできる高品質の高周波スイッチ回路を実現することができる。
この発明の実施の形態1に従う高周波スイッチ回路の構成を示す図である。 図1に示す送信側トランスファ回路の構成要素のSOI−MOSFETの断面構造を概略的に示す図である。 図1に示す受信側トランスファ回路の構成要素のSOI−MOSFETの断面構造を概略的に示す図である。 図1に示すESD保護回路の構成要素のSOI−MOSFETの断面構造を概略的に示す図である。 SOI−MOSFETのゲート容量を説明するための図である。 反転型SOI−MOSFETのゲート容量のゲート電圧依存性を示す図である。 蓄積型SOI−MOSFETのゲート容量のゲート電圧依存性を示す図である。 この発明の実施の形態1に従う高周波スイッチ回路の静電サージ放電経路を示す図である。 この発明の実施の形態2に従う高周波スイッチ回路の構成を示す図である。 この発明の実施の形態3に従う高周波スイッチ回路の構成を示す図である。 図10に示すESD保護回路の構成要素のSOI−MOSFETの断面構造を示す図である。
符号の説明
1 受信端子、2 送信端子、3 アンテナ端子、5,6,7 制御端子、13a−13c 受信側シャント回路、14a−14c 送信側シャント回路、15,16a,16b ESD保護回路、101−104 蓄積型SOI−MOSFET、111−114,121,131−134,141−144,221,231−234,241−244 反転型SOI−MOSFET、441a−444a,441b−444b ゲートバイアス抵抗、541−544 帰還容量、301−304,311−314,321,331−334,341−344 ゲートバイアス抵抗、36a,36b N型不純物領域、34A P型チャネル領域、34B N型チャネル領域、35A N型ポリシリコン層、35B P型ポリシリコン層、36S,36SS 金属シリサイド層、50 ノンシリサイド層。

Claims (3)

  1. 絶縁層と前記絶縁層上に形成された半導体薄膜層とを少なくとも有するSOI構造の基板の前記半導体薄膜層上に形成され、高周波信号を入力する少なくとも1個の入力端子と、高周波信号を出力する少なくとも1個の出力端子と、高周波信号を入出力する少なくとも1個の入出力端子とを有し、前記高周波信号の入出力を動作モードに応じて切換える高周波スイッチ回路であって、
    前記1個の入力端子と前記1個の入出力端子との間に互いに直列に接続される複数の反転型のSOI構造絶縁ゲート型電界効果トランジスタを含み、導通時、前記1個の入力端子の高周波信号を前記1個の入出力端子に転送する送信側トランスファ回路、
    前記1個の出力端子と前記1個の入出力端子との間に互いに直列に接続される複数の蓄積型のSOI構造絶縁ゲート型電界効果トランジスタを含み、導通時、前記1個の入出力端子の高周波信号を前記1個の出力端子に転送する受信側トランスファ回路、
    前記1個の入力端子と接地との間に互いに直列に接続される複数の反転型のSOI構造の絶縁ゲート型電界効果トランジスタを含み、前記少なくとも1個の出力端子から前記1個の入力端子へ漏洩する高周波信号を放出する送信側シャント回路、
    前記1個の出力端子と接地との間に互いに直列に接続される複数の反転型のSOI構造絶縁ゲート型電界効果トランジスタを含み、前記少なくとも1個の入力端子から前記1個の出力端子へ漏洩する高周波信号を放出する受信側シャント回路、および
    前記1個の入出力端子と接地との間に配置され、トランジスタについては前記送信側シャント回路と同一構成を有し、前記高周波スイッチ回路の入出力の動作モードに応じた切換動作時、該構成要素のトランジスタがオフ状態に維持されるESD保護回路を備える、高周波スイッチ回路。
  2. 前記ESD保護回路は、さらに、
    構成要素のトランジスタ各々のゲートに接続される複数の第1のバイアス抵抗と、
    前記複数の第1のバイアス抵抗それぞれと制御信号入力端子との間に直列に接続され、各々が前記第1のバイアス抵抗よりも抵抗値の大きな複数の第2のバイアス抵抗と、
    各前記第1のバイアス抵抗と対応の第2のバイアス抵抗との間の接続ノードと各前記第1のバイアス抵抗に対応するトランジスタの前記1個の入出力端子に近いソースまたはドレイン電極との間に接続される帰還容量素子とを備える、請求項1記載の高周波スイッチ回路。
  3. 前記受信側シャント回路、前記送信側シャント回路および前記ESD保護回路を構成するトランジスタは、各々、ソース電極およびドレイン電極を有し、
    前記ソース電極およびドレイン電極の各々は、
    前記半導体薄膜層に形成される不純物領域と、
    前記不純物領域表面に、前記不純物領域の少なくとも一部を残して前記不純物領域表面を覆うように形成されるシリサイド層とを含む、請求項1または2記載の高周波スイッチ回路。
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