CN1503375A - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置。需要高电流能力的P沟道型MISFET的栅极是配置于不连续型活性区域(R10p)上的高驱动型栅极(10ph)，或者是配置于二输入型活性区域(R20p)上的高驱动型活性区域(20ph)。并不需要太高的电流能力的PMISFET的栅极是配置于连续型活性区域(R30p)的通常型栅极(30pu)。在不连续型活性区域(R10p)或二输入型活性区域(R20p)中，由于配置高驱动型栅极(10ph)或(20ph)，因此利用由格子形变产生的轻型空穴可以得到高驱动型P沟道型MISFET。可以消除由活性区域的沟道分离的应力而引起的对MISFET的性能的不良影响。

Description

半导体装置
技术领域
本发明涉及通过使设计布局最佳化，提高晶体管特性的性能的高性能的MIS型半导体装置。
背景技术
图11是表示配置多个MIS晶体管(以下称MISFET)的以往的半导体装置的布局的平面图。如该图所示，在半导体装置中，被沟道分离Ris所包围，设置MISFET的配置数或配置密度不同的各种活性区域。在该说明书中，将没有被沟道分离所分离的而连续配置3个以上的MISFET的栅极101的活性区域称为连续型活性区域R101，将只配置了一个MISFET的栅极104的活性区域称为不连续型活性区域R102，将配置了2个MISFET的栅极106的活性区域称为二输入型活性区域R103。而且，在半导体装置的沟道分离Ris上，为了提高由线和空间模型的栅极的图案形成精度，也配置了空栅极107。
另外，如图11所示，连续型活性区域R101的MISFET的栅极101与沟道分离Ris之间的距离L101、不连续型活性区域R102的MISFET的栅极104与沟道分离Ris之间的距离L102、以及二输入型活性区域R103的MISFET的栅极106与沟道分离Ris之间的距离L103分别各不相同。
如上所述，以往的半导体装置为了尽量小地设计占有面积，是将连续型活性区域的晶体管与不连续性活性区域的晶体管以及二输入型活性区域的晶体管混合在一起布局而构成的。
以往的半导体装置如上所述地进行设计的理由是考虑到半导体装置的性能由各MISFET的栅极长和栅极宽确定为前提。但是，从本发明者们的实验来看，在搭载最近的细微化的MISFET的半导体装置中，其性能不仅决定于MISFET的栅极长和栅极宽，还随着活性区域的布局形状而变化。也就是说，即使是同样的构成，根据不同的布局，各MISFET的动作速度等也有变化，因此，半导体装置的整体性能是受布局影响的。
发明内容
本发明的目的是着眼于MISFET的动作速度具有根据活性区域存在的形变而变化的特性这一点，通过实现利用其变化特性的布局形状而提供高性能的半导体装置。
本发明的第一的半导体装置，在具备：只配置一个P沟道型MISFET的栅极的第一不连续型活性区域；配置三个以上的P沟道型MISFET的栅极的第一连续型活性区域；包围所述第一不连续型活性区域以及第一连续型活性区域的沟道分离的半导体装置中，按照将第一P沟道型MISFET的栅极配置在所述第一连续型活性区域，而将比所述第一P沟道型MISFET需要更高的电流能力的第二P沟道型MISFET的栅极配置在所述第一不连续型活性区域那样进行设计。
由此，由于在从沟道分离承受的压缩应力大的第一不连续型活性区域中，配置需要高电流能力的第二P沟道型MISFET，因此可以提高利用产生在价带上的轻空穴的P沟道型MISFET的电流能力，而得到高性能半导体装置。
通过还具备被所述沟道分离包围，配置两个P沟道型MISFET的栅极的二输入型活性区域，按照将所述第二P沟道型MISFET的栅极配置在所述二输入型活性区域那样进行设计，在实现减少作为半导体装置整体的活性区域的占有面积的同时，可以抑制P沟道型MISFET的性能的降低。
此时，通过在所述两个第二P沟道型MISFET的两个栅极之间，配置分离用空栅极，可以防止两个P沟道型MISFET的信号彼此之间的干扰。
优选所述第一不连续型活性区域的活性区域的栅极长方向的宽设计为栅极长的5倍以上8.5倍以下的值。
优选所述第一不连续型活性区域的活性区域的栅极长方向的宽设计为0.6μm以上，1.0μm以下的值。
通过还具备：被所述沟道分离包围，只配置一个N沟道型MISFET的栅极的第二不连续型活性区域；被所述沟道分离包围，配置三个以上P沟道型MISFET的栅极的第二连续型活性区域，按照将第一N沟道型MISFET的栅极配置在所述第二连续型活性区域，而将比所述第一N沟道型MISFET需要更高的电流能力的第二N沟道型MISFET的栅极配置在所述第二不连续型活性区域那样进行设计，可以抑制从沟道分离来的应力而引起N沟道型MISFET的电流能力的降低。
本发明的第二半导体装置，在具备：只配置一个N沟道型MISFET的栅极的不连续型活性区域；配置三个以上N沟道型MISFET的栅极的连续型活性区域；包围所述不连续型活性区域以及连续型活性区域的沟道分离的半导体装置中，按照将第一N沟道型MISFET的栅极配置在所述连续型活性区域，而将比所述第一N沟道型MISFET需要更高的电流能力的第二N沟道型MISFET的栅极配置在所述连续型活性区域那样进行设计。
由此，在从沟道分离承受的压缩应力小的连续型活性区域中，由于配置需要高电流能力的第二N沟道型MISFET，因此可以抑制由于应力使N沟道型MISFET的电流能力降低的问题，得到高性能半导体装置。
优选还具备被所述沟道分离包围，配置两个N沟道型MISFET的栅极的二输入型活性区域，按照将所述第一N沟道型MISFET的栅极配置在所述二输入型活性区域那样进行设计。
通过还具备配置于所述连续型活性区域的所述第二N沟道型MISFET的栅极之中的端部的栅极与沟道分离之间配置的空栅极，可以抑制配置于连续型活性区域的所有的N沟道型MISFET的电流能力的降低。
优选将配置于所述连续型活性区域的所述第二N沟道型MISFET的栅极之中的端部的栅极与沟道分离之间的距离设计为栅极长的4倍以上的值。
优选按照将必须比所述第一N沟道型MISFET具有更低的漏极寄生电容，或者必须具有更低的沟道泄漏或栅极泄漏的第三N沟道型MISFET的栅极配置在所述不连续型活性区域或者二输入型活性区域那样进行设计。
附图说明
图1是本发明的实施方式1的半导体装置之中P沟道型MISFET的布局的示意平面图。
图2是本发明的实施方式2的半导体装置之中N沟道型MISFET的布局的示意平面图。
图3是本发明的实施方式3的半导体装置之中N沟道型MISFET的布局的示意平面图。
图4是本发明的实施方式4的半导体装置之中N沟道型MISFET的布局的示意平面图。
图5是本发明的实施方式5的半导体装置之中P沟道型MISFET的布局的示意平面图。
图6(a)、(b)是分别依次表示不连续型活性区域的MISFET的布局的平面图，以及VI-VI线的剖面图。
图7(a)、(b)是分别依次表示2输入型活性区域的MISFET的布局的平面图，以及VII-VII线的剖面图。
图8(a)、(b)是分别依次表示连续型活性区域的MISFET的布局的平面图，以及VIII-VIII线的剖面图。
图9是以表格表示具有各栅极模型的PMISFET以及NMISFET的饱和电流值Idsat的数据的图。
图10是依次表示栅极模型的示意平面图，(a)两侧的指长为短指长，(b)两侧的指长为中指长，(c)两侧的指长为大指长，(d)两侧的指长一侧为短指长而另一侧为大指长。
图11是配置多个MISFET的以往的半导体装置的布局示意平面图。
图中：R10p-不连续型活性区域，R20p-二输入型活性区域，R30p-连续型活性区域，R10n-不连续型活性区域，R20n-二输入型活性区域，R30n-连续型活性区域，Ris-沟道分离，10ph-高驱动力型栅极，20ph-高驱动力型栅极，30pu-通常型栅极，10nu-通常型栅极，20nu-通常型栅极，30nh-高驱动力型栅极，11-栅绝缘膜，12-栅电极，17n-空栅极，17p-分离用空栅极，40-N阱，41-P阱
具体实施方式
—活性区域以及MISFET的种类—
首先，对本实施方式中使用的MISFET，与配置MISFET的活性区域的关系而决定的MISFET的栅极的种类进行说明。在本实施方式中，配置MISFET的活性区域有不连续型活性区域R10、二输入型活性区域R20以及连续型活性区域R30。
图6(a)、(b)是分别依次表示不连续型活性区域R10的MISFET的布局的平面图，以及VI-VI线的剖面图。
如图6(a)、(b)所示，在被沟道分离Ris(元件分离区域)包围的不连续型活性区域R10上，只配置具有栅绝缘膜11和栅电极12的单一的栅极10。配置在不连续型活性区域R10上的MISFET的栅极10是在其两侧不存在其它栅极而与沟道分离Ris对向的栅极(以下称孤立栅极)。另外，将配置在不连续型活性区域R10上的MISFET的栅极10的端部与在沟道分离Ris之中与该栅极10最接近的端部之间的距离定义为指长L10。
另外，在沟道分离Ris的上面，为了提高由线和空间模型的栅极的图形形成精度，而设置了空栅极17。
图7(a)、(b)是分别依次表示2输入型活性区域R20的MISFET的布局的平面图，以及VII-VII线的剖面图。
如图7(a)、(b)所示，在被沟道分离Ris(元件分离区域)包围的二输入型活性区域R20上，配置具有栅绝缘膜21和栅电极22的两个栅极20。配置在二输入型活性区域R20上的两个MISFET的栅极20都是只在其单侧不存在其它栅极而与沟道分离Ris对向的栅极(以下称端部栅极)。另外，将配置在二输入型活性区域R20上的MISFET的栅极20的端部与在沟道分离Ris之中与该栅极20最接近的端部之间的距离定义为指长L20。
图8(a)、(b)是分别依次表示连续型活性区域R30的MISFET的布局的平面图，以及VIII-VIII线的剖面图。
如图8(a)、(b)所示，在被沟道分离Ris(元件分离区域)包围的连续型活性区域R30上，配置具有栅绝缘膜31和栅电极32的3个以上的MISFET的栅极30。配置在连续型活性区域R30上的MISFET的栅极30是只在其单侧不存在其它栅极而与沟道分离Ris对向的栅极，或者在其两侧都不存在沟道分离Ris而与其它栅极对向的栅极(以下称中间栅极)。
另外，将配置在连续型活性区域R30上的MISFET的栅极30的端部与在沟道分离Ris之中与该栅极30最接近的端部之间的距离定义为指长L30。
图9是以表格表示图10(a)～(d)所示具有各栅极模型的PMISFET以及NMISFET的饱和电流值Idsat的数据的图。图9所示的饱和电流值Idsat是将具有图10(a)所示栅极模型的PMISFET以及NMISFET的饱和电流值Idsat分别做为‘1’时的比值。图10(a)表示两侧的指长为短指长Ls(＝0.24μm)的栅极模型，图10(b)表示两侧的指长为中指长Lm(＝0.4μm)的栅极模型，图10(c)表示两侧的指长为大指长Lw(＝1.0μm)，的栅极模型，图10(d)表示一方侧的指长为短指长Ls(＝0.24μm)，而另一侧的指长为大指长Lw(＝1.0μm)的栅极模型。另外，图10(a)～(d)所示的任何一种栅极的情况，都以一定的间隔设置有空栅极。
从附图9以及图10(a)～(d)，可以明白如下事情：在P沟道型MISFET中，如图10(a)所示，栅极两侧的指长为短指长Ls的P沟道型MISFET的饱和电流值Idsat最大，如图10(c)所示，栅极两侧的指长为大指长Lw的P沟道型MISFET的饱和电流值Idsat最小，如图10(b)所示，栅极两侧的指长为中指长Lm的P沟道型MISFET的饱和电流值Idsat在两者的中间程度。而且，在这一数据上，如图10(d)所示，栅极的一方侧的指长为短指长Ls，栅极的另一侧的指长为大指长Lw的P沟道MISFET的饱和电流值Idsat，与图10(c)所示的P沟道型MISFET的饱和电流值Idsat相同。
所以，P沟道型MISFET最好配置在不连续型活性区域R10上，其指长设计优选为栅极长的4倍以上8.5倍以下。而且，不连续型活性区域R10的栅极长方向的宽优选设计为0.6μm以上1.0μm以下。
在N沟道型MISFET中，如图10(b)所示，栅极两侧的指长为中指长Lm的N沟道型MISFET，和如图10(c)所示，栅极两侧的指长具有大指长Lw的N沟道型MISFET的饱和电流值Idsat为同等程度并且最大，如图10(d)所示，栅极的一方侧的指长为短指长Ls，栅极的另一侧的指长为大指长Lw的N沟道MISFET的饱和电流值Idsat为第二大，如图10(a)所示，栅极两侧的指长为短指长Ls的N沟道型MISFET的饱和电流值Idsat在两者的中间程度。
所以，N沟道型MISFET优选配置在连续型活性区域R30上，其指长设计优选为栅极长的4倍以上的值。
实施方式1
图1是本发明的实施方式1的半导体装置之中P沟道型MISFET的布局的示意平面图。由于本实施方式的N沟道型MISFET的布局在构造上没有特别的限定，因此省略对N沟道型MISFET的图示以及说明。
如图1所示，本实施方式的P沟道型MISFET的各活性区域设置在凹部40上，具有：只配置一个P沟道型MISFET的高驱动力栅极10ph的不连续型活性区域R10p、配置两个P沟道型MISFET的高驱动力型栅极20ph的二输入型活性区域R20p、连续地配置三个以上的P沟道型MISFET的通常型栅极30pu的连续型活性区域R30p。而且，在半导体装置分离Ris上，为了提高线和空间模型的栅极模型的图形形成精度，还设置了空栅极17。
这里，本实施方式的半导体装置的P沟道型MISFET的特征如下所述。
需要高电流能力的高驱动力型栅极，配置在不连续型活性区域R10p和二输入型活性区域R20p上，如以后所述，按照使之可以从沟道分离Ris承受比较大的应力那样进行布局。即，需要高电流能力的P沟道型MISFET的栅极，是配置在不连续型活性区域R10p上的高驱动力型栅极10ph(孤立栅极)，或者是配置在二输入型活性区域R20p上的高驱动力型栅极20ph(端部栅极)。另外，不连续型活性区域R10p内的高驱动力型栅极10ph的指长L10p、二输入型活性区域R20p内的高驱动力型栅极20ph的指长L20p都是如图10(a)所示的短指长Ls。
另一方面，不需要太大的高电流能力的P沟道型MISFET的栅极，配置在连续型活性区域R30p上，如以后所述，按照使之基本不承受从沟道分离Ris的应力那样进行布局。即，不需要太大的高电流能力的P沟道型MISFET的栅极是配置在连续型活性区域R30p上的通常型栅极30pu(端部栅极或者中间栅极)。另外，在连续型活性区域R30p内的通常型栅极30pu之中的端部上配置的栅极的短方的指长L30p，是图10(d)所示的短指长Ls。
—实施方式1的效果—
从沟道分离波及沟道的压缩应力(以下表示为沟道分离应力)对晶体管特性产生的效果是使具有同样长的栅极、同样宽的栅极的晶体管而能力变差。以下说明沟道分离应力对晶体管特性的影响。在MISFET的沟道部分，由于沟道分离应力在格子上产生形变。所以，在N沟道型MISFET中，沟道部分的有效移动度降低，并显示出N沟道型MISFET的能力降低的倾向。但是，在P沟道型MISFET中，由栅极长方向的沟道分离应力解决价带的退缩，产生重的空穴和轻的空穴(light hole)。这个轻的空穴由于有效质量很小，P沟道型MISFET的有效移动度表现出增加的倾向。
所以，如图9以及图10(a)～(d)所示，在P沟道型MISFET中，当栅极长方向的沟道分离应力大时，电流驱动能力得到提高。
所以，根据本实施方式的半导体装置，在不连续型活性区域R10p或二输入型活性区域R20p中，由于配置了高驱动力型栅极10ph或20ph，因此利用由格子形变产生的轻的空穴，可以得到高驱动型P沟道型MISFET。
一般，作为逻辑电路用的半导体装置，具备N沟道型MISFET和P沟道型MISFET，即所谓使用CMOS器件。此时，与作为载体而使用电子的N沟道型MISFET比较，作为载体使用空穴的P沟道型MISFET的载体移动度要小得很多，在CMOS器件中，P沟道型MISFET的能力在CMOS器件整体性能中占据很大比重。所以，通过本实施方式，可以得到高性能的CMOS器件。
另外，在本实施方式中，在二输入型活性区域R20ph中虽然也配置高驱动力型栅极，但是也可以只在不连续型活性区域R10ph中配置高驱动力型栅极。此时，从图9以及图10(a)～(d)看出，可以更显著地发挥本发明的效果。
实施方式2
图2是本发明的实施方式2的半导体装置之中N沟道型MISFET的布局的示意平面图。本实施方式的P沟道型MISFET的布局并没有特别限定特殊的结构，因此省略对N沟道型MISFET的图示以及说明。
如图2所示，本实施方式的N沟道型MISFET设置在P阱41上，具有：只配置一个N沟道型MISFET的通常型栅极10nu的不连续型活性区域R10n、配置两个N沟道型MISFET的通常型栅极20nu的二输入型活性区域R20n、连续地配置三个以上的N沟道型MISFET的高驱动型栅极30nh的连续型活性区域R30n。而且，在半导体装置分离Ris上，为了提高线和空间模型的栅极模型的图形形成精度，还设置了空栅极17。
这里，本实施方式的半导体装置的N沟道型MISFET的特征如下所述。
需要高电流能力的N沟道MISFET的栅极，配置在连续型活性区域R30n上，按照基本不太承受沟道分离应力那样构成。即，需要高电流能力的N沟道MISFET的栅极，是配置在连续型活性区域R30n上的高驱动力型栅极30nh(端部栅极或中间栅极)。另外，配置在连续型活性区域R30n内的高驱动力型栅极30nh的栅极的短方的指长L30n，是如图10(d)所示的短指长Ls。
另一方面，不太需要电流能力的N沟道型MISFET的栅极，配置在不连续型活性区域R10n和二输入型活性区域R20n上，按照使之从沟道分离Ris承受比较大的应力那样进行布局。即，不太需要电流能力的N沟道型MISFET的栅极是配置在不连续型活性区域R10n上的通常型栅极10nu(孤立栅极)，或者配置在二输入型活性区域R20n上的通常型栅极20nu(端部栅极)。另外，在不连续型活性区域R10n内的通常型栅极10nu的指长L10n，与二输入型活性区域R20n内的通常型栅极20nu的指长L20全部为如图10(a)所示的短指长Ls。
另外，希望减少漏极寄生电容的N沟道型MISFET或在截止状态不容许沟道泄漏、栅极泄漏的MISFET优选配置在不连续型活性区域R10n和二输入型活性区域R20n上。
—实施方式2的效果—
如上所述，在N沟道型MISFET中，显示了沟道部分的有效移动度降低，N沟道性MISFET的能力降低的倾向。
所以，如图9以及图10(a)～(d)所示，N沟道型MISFET中，栅极长方向的沟道分离应力大时，电流驱动能力降低。
所以，根据本实施方式的半导体装置，由于只在连续型活性区域R30n上配置高驱动力型栅极30nh，可以抑制起因于格子形变的驱动力降低，与以往的半导体装置相比，可以得到电流能力大的高驱动型N沟道型MISFET。所以，通过本实施方式，可以得到具有高驱动力型N沟道型MISFET的高性能的CMOS器件。
而且，在本实施方式的半导体装置中，由于将希望减少漏极寄生电容的N沟道型MISFET或在截止状态不容许沟道泄漏、栅极泄漏的MISFET配置在不连续型活性区域R10n或二输入型活性区域R20n上，也可以得到具备具有高速动作特性和低泄漏特性的N沟道型MISFET的半导体装置。
—实施方式2的变形例—
在本变形例中，将P沟道型MISFET的栅极如图1所示进行布局，而且，将N沟道型MISFET的栅极如图2所示进行布局。由此，可以将实施方式1以及实施方式2结合起来发挥效果。
即，通过：将希望得到高电流能力的P沟道型MISFET的高驱动力型栅极配置在承受大沟道分离应力的不连续型活性区域R10p或二输入型活性区域R20p上；将希望得到高电流能力的N沟道型MISFET的栅极配置在连续型活性区域R30n上，使P沟道性MISFET以及N沟道型MISFET的任何一个都增大电流能力。而且，根据必要，通过将希望减少漏极寄生电容的N沟道型MISFET或在截止状态不容许沟道泄漏、栅极泄漏的MISFET配置在不连续型活性区域R10n或二输入型活性区域R20n上，也可以得到具备具有高速动作特性和低泄漏特性的N沟道型MISFET的半导体装置。
实施方式3
图3是本发明的实施方式3的半导体装置之中只有N沟道型MISFET的布局的示意平面图。由于对本实施方式的P沟道型MISFET的布局并没有限定特定的构造，因此省略P沟道型MISFET的图示以及说明。
如图3所示，本实施方式的N沟道型MISFET设置在P阱41上，具有：只配置一个N沟道型MISFET的通常型栅极10nu的不连续型活性区域R10n、配置两个N沟道型MISFET的通常型栅极20nu的二输入型活性区域R20n、没有被沟道分离所分离而连续地配置三个以上的N沟道型MISFET的高驱动型栅极30nh的连续型活性区域R30n。而且，在半导体装置分离Ris上，为了提高线和空间模型的栅极模型的图形形成精度，还设置了空栅极17。
这里，本实施方式的半导体装置的N沟道型MISFET的特征如下所述。
需要高电流能力的高驱动力型栅极，配置在连续型活性区域R30n，按照基本不承受沟道分离应力那样构成。这一点与实施实施方式2相同，但是，在本实施方式中，与配置在连续型活性区域R30n的栅极之中的沟道分离Ris邻接的栅极是空栅极。换言之，需要高电流能力的N沟道MISFET的栅极，是除了配置在连续型活性区域R30n的栅极之中的空栅极17n以外的高驱动力型栅极30nh(中间栅极)。另外，邻接连续型活性区域R30n内的高驱动力型栅极30nh之中的空栅极17n的栅极的短方的指长L30n，是如图10(c)所示的中指长Lm。
另外，不太需要电流能力的N沟道型MISFET的栅极，配置在不连续型活性区域R10n和二输入型活性区域R20n上，按照使之从沟道分离Ris接受比较大的应力那样进行布局。即，不太需要电流能力的N沟道型MISFET的栅极是配置在不连续型活性区域R10n上的通常型栅极10nu(孤立栅极)，或者是配置在二输入型活性区域R20n上的通常型栅极20nu(端部栅极)。另外，在不连续型活性区域R10n内的通常型栅极10nu的指长L10n，与二输入型活性区域R20n内的通常型栅极20nu的指长L20n全部为如图10(a)所示的短指长Ls。这一点与实施方式2是一样的。
根据本实施方式，由于将希望得到高电流的N沟道型MISFET的高驱动力型栅极30nh配置在连续型活性区域R30n上的同时，将空电极17n设置在连续型活性区域R30n的端部，因此，与N沟道型MISFET的高驱动力型栅极30nh之中的空栅极邻接的栅极的短方的指长L30n成为中指长Lm。如图9所示，在N沟道型MISFET中，栅极的指长为中指长Lm的N沟道型MISFET的饱和电流值Idsat，比栅极的一方的指长为短指长Ls的N沟道型MISFET的饱和电流值Idsat大许多。所以，根据本实施方式，对于所有将栅极配置在连续型活性区域R30n的N沟道型MISFET，都可以抑制起因于沟道分离应力的电流能力降低的问题，因此，比实施方式2可以进一步得到具备电流能力大的N沟道型MISFET的半导体装置。
实施方式4
图4是本发明的实施方式4的半导体装置之中N沟道型MISFET的布局的示意平面图。由于对本实施方式的P沟道型MISFET的布局并没有限定特定的构造，因此省略P沟道型MISFET的图示以及说明。
如图4所示，本实施方式的N沟道型MISFET的各活性区域设置在P阱41上，具有：只配置一个N沟道型MISFET的通常型栅极10nu的不连续型活性区域R10n、配置两个N沟道型MISFET的通常型栅极20nu的二输入型活性区域R20n、没有被沟道分离所分离而连续地配置三个以上的N沟道型MISFET的高驱动型栅极30nh的连续型活性区域R30n。而且，在半导体装置分离Ris上，为了提高线和空间模型的栅极的图形形成精度，还设置了空栅极17。
这里，本实施方式的半导体装置的N沟道型MISFET的特征如下所述。
需要高电流能力的高驱动力型栅极30nh，配置在连续型活性区域R30n上，按照基本不承受沟道分离应力那样构成。这一点与实施方式2相同，但是，在本实施方式中，与配置在连续型活性区域R30n上的栅极之中的沟道分离Ris邻接的高驱动力型栅极30nh的短方的指长L30n，是如图10(c)所示的中指长Lm。
另外，不太需要电流能力的N沟道型MISFET的栅极，配置在不连续型活性区域R10n和二输入型活性区域R20n上，按照使之从沟道分离Ris承受比较大的应力那样进行布局。即，不太需要电流能力的N沟道型MISFET的栅极是配置在不连续型活性区域R10n上的通常型栅极10nu(孤立栅极)，或者配置在二输入型活性区域R20n上的通常型栅极20nu(端部栅极)。另外，在不连续型活性区域R10n内的通常型栅极10nu的指长L10n，与二输入型活性区域R20n内的通常型栅极20nu的指长L20n全部为如图10(a)所示的短指长Ls。这一点，与实施方式2相同。
根据本实施方式，由于将希望得到高电流的N沟道型MISFET的高驱动力型栅极30nh配置在连续型活性区域R30n上的同时，配置在端部的高驱动力型栅极30nh的短方的指长L30n，是中指长Lm。因此，与实施方式3同样，根据本实施方式的半导体装置，对于所有配置在连续型活性区域R30n上的N沟道型MISFET，都可以抑制起因于沟道分离应力的电流能力降低的问题，因此，比实施方式2可以进一步得到具备电流能力大的N沟道型MISFET的半导体装置。
即，通过将配置在连续型活性区域R30n上的N沟道型MISFET的栅极之中的端部栅极的指长L30n设置为栅极的4倍，即使不设置空栅极，也可以发挥与实施方式3同样的效果。
实施方式5
图5是本发明的实施方式5的半导体装置之中P沟道型MISFET的布局的示意平面图。由于对本实施方式的N沟道型MISFET的布局没有限定特定的构造，因此省略N沟道型MISFET的图示以及说明。
如图5所示，本实施方式的P沟道型MISFET的各活性区域设置在N阱40上，具有：只配置一个P沟道型MISFET的高驱动力栅极10ph的不连续型活性区域R10p；配置两个P沟道型MISFET的高驱动力型栅极20ph的二输入型活性区域R20p；连续地配置三个以上的P沟道型MISFET的通常型栅极30pu的连续型活性区域R30p。而且，在半导体装置分离Ris上，为了提高线和空间模型的栅极的图形形成精度，还配置了空栅极17。
这里，本实施方式的半导体装置的P沟道型MISFET的特征如下所述。
需要高电流能力的高驱动力型栅极，配置在不连续型活性区域R10p和二输入型活性区域R20p上，如以后所述，按照使之可以从沟道分离Ris承受比较大的应力那样进行布局。即，需要高电流能力的P沟道型MISFET的栅极，是配置在不连续型活性区域R10p上的高驱动力型栅极10ph(孤立栅极)，或者是配置在二输入型活性区域R20p上的高驱动力型栅极20ph(端部栅极)。另外，不连续型活性区域R10p内的高驱动力型栅极10ph的指长L10p、二输入型活性区域R20p内的高驱动力型栅极20ph的指长L20p都是如图10(a)所示的短指长Ls。这一点与实施方式1相同。
但是，在本实施方式中，在二输入型活性区域R20p中，在两个高驱动力型栅极20ph之间配置分离用空栅极17p。这一点是本实施方式的半导体装置的特征。
另一方面，与实施方式1同样，不需要太大的电流能力的P沟道型MISFET的栅极，配置在连续型活性区域R30p上，如以后所述，按照使之基本不太承受来自沟道分离Ris的应力那样进行布局。即，不需要太大的电流能力的P沟道型MISFET的栅极是配置在连续型活性区域R30p上的通常型栅极30pu(端部栅极或者中间栅极)。另外，在连续型活性区域R30p内的通常型栅极30pu之中的端部上配置的栅极的短方的指长L30p，是图10(d)所示的短指长Ls。
所以，根据本实施方式的半导体装置，可以发挥与实施方式1同样的效果，而且可以防止配置在二输入型活性区域的两个P沟道型MISFET的信号彼此之间的干涉。
根据本发明的半导体装置，由于考虑加在活性区域的来自沟道分离的应力而对应MISFET的种类进行布局，因此可以提供高性能的半导体装置。

Claims (11)

1.一种半导体装置，在具备：只配置一个P沟道型MISFET的栅极的第一不连续型活性区域；
配置三个以上的P沟道型MISFET的栅极的第一连续型活性区域；
包围所述第一不连续型活性区域以及第一连续型活性区域的沟道分离的半导体装置中，其特征在于：
按照将第一P沟道型MISFET的栅极配置在所述第一连续型活性区域，而将比所述第一P沟道型MISFET需要更高的电流能力的第二P沟道型MISFET的栅极配置在所述第一不连续型活性区域那样进行设计。
2.如权利要求1所述的半导体装置，其特征在于：还具备被所述沟道分离包围，配置两个P沟道型MISFET的栅极的二输入型活性区域，按照将所述第二P沟道型MISFET的栅极配置在所述二输入型活性区域那样进行设计。
3.如权利要求2所述的半导体装置，其特征在于：在所述两个第二P沟道型MISFET的两个栅极之间，配置分离用空栅极。
4.如权利要求1～3的任一项所述的半导体装置，其特征在于：所述第一不连续型活性区域的活性区域的栅极长方向的宽设计为栅极长的5倍以上8.5倍以下的值。
5.如权利要求1～3的任一项所述的半导体装置，其特征在于：所述第一不连续型活性区域的活性区域的栅极长方向的宽设计为0.6μm以上，1.0μm以下的值。
6.如权利要求1～3的任一项所述的半导体装置，其特征在于：还具备：被所述沟道分离包围，只配置一个N沟道型MISFET的栅极的第二不连续型活性区域；
被所述沟道分离包围，配置三个以上N沟道型MISFET的栅极的第二连续型活性区域，
按照将第一N沟道型MISFET的栅极配置在所述第二连续型活性区域，而将比所述第一N沟道型MISFET需要更高的电流能力的第二N沟道型MISFET的栅极配置在所述第二不连续型活性区域那样进行设计。
7.一种半导体装置，在具备：只配置一个N沟道型MISFET的栅极的不连续型活性区域；
配置三个以上N沟道型MISFET的栅极的连续型活性区域；
包围所述不连续型活性区域以及连续型活性区域的沟道分离的半导体装置中，其特征在于：
按照将第一N沟道型MISFET的栅极配置在所述连续型活性区域，而将比所述第一N沟道型MISFET需要更高的电流能力的第二N沟道型MISFET的栅极配置在所述连续型活性区域那样进行设计。
8.如权利要求7所述的半导体装置，其特征在于：还具备被所述沟道分离包围，配置两个N沟道型MISFET的栅极的二输入型活性区域，
按照将所述第一N沟道型MISFET的栅极配置在所述二输入型活性区域那样进行设计。
9.如权利要求7所述的半导体装置，其特征在于：在配置于所述连续型活性区域的所述第二N沟道型MISFET的栅极之中的端部的栅极与沟道分离之间还配置有空栅极。
10.如权利要求7所述的半导体装置，其特征在于：将配置于所述连续型活性区域的所述第二N沟道型MISFET的栅极之中的端部的栅极与沟道分离之间的距离设计为栅极长的4倍以上的值。
11.如权利要求7～10的任一项所述的半导体装置，其特征在于：
按照将需要比所述第一N沟道型MISFET具有更低的漏极寄生电容，或者需要具有更低的沟道泄漏或栅极泄漏的第三N沟道型MISFET的栅极配置在所述不连续型活性区域或者二输入型活性区域那样进行设计。
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