CN102655147A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN102655147A
CN102655147A CN2012100488162A CN201210048816A CN102655147A CN 102655147 A CN102655147 A CN 102655147A CN 2012100488162 A CN2012100488162 A CN 2012100488162A CN 201210048816 A CN201210048816 A CN 201210048816A CN 102655147 A CN102655147 A CN 102655147A
Authority
CN
China
Prior art keywords
conductor plug
dummy grid
pattern
zone
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2012100488162A
Other languages
English (en)
Inventor
冈田洋和
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of CN102655147A publication Critical patent/CN102655147A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体装置，包括：第一装置区域，其形成在半导体衬底上并且由装置隔离区域限定；第一晶体管，其包括形成在第一装置区域上的第一栅极电极、在栅极电极的第一侧上形成在第一装置区域中的第一源极区域、以及在第一栅极区域的第二侧上形成在第一装置区域中的第一漏极区域；第一图案，其在第一栅极电极的第一侧上形成在装置隔离区域上，并与第一栅极电极平行；第一导体插头，其连接到第一源极区域。第一导体插头电连接到接地线和电源线中的一者，并且第一图案电连接到接地线和电源线中的另一者。

Description

半导体装置
技术领域
这里讨论的实施例涉及半导体装置。
背景技术
近年来，在由微处理器代表的数字LSI电路(大规模集成电路)等中，操作速度增加并且热衷于更低的功率消耗。
为了在GHz波段的高频率范围内在低电压下稳定地操作LSI，很重要的是抑制由于LSI的负载阻抗的快速改变而引起的功率源电压变化以及移除功率源的高频噪声。
传统地，通过在半导体装置中提供去耦电容，例如，可以抑制功率源电压变化，并且移除了高频噪声。
现有技术如下所示：
日本公开专利公报No.2005-167039；以及
日本公开专利公报No.2008-235350。
发明内容
根据本发明的方面，半导体装置包括：第一装置区域，其形成在半导体衬底中并且由装置隔离区域限定；第一导电样式的第一晶体管，其包括形成在所述第一装置区域上的第一栅极电极、在所述第一栅极电极的第一侧上形成在所述第一装置区域中的第一源极区域、以及在所述第一栅极区域的第二侧上形成在所述第一装置区域中的第一漏极区域；第一图案，其在所述第一栅极电极的第一侧上形成在所述装置隔离区域上，并与所述第一栅极电极平行；绝缘区域，其形成在所述半导体衬底上方，覆盖所述第一晶体管和所述第一图案；以及第一导体插头，其埋入到第一接触孔中以向下到达所述第一源极区域，其中，所述第一导体插头电连接到接地线和电源线中的一者，并且所述第一图案电连接到所述接地线和所述电源线中的另一者。
可以通过在权利要求中特别指出的元素和组合来实现和获得实施例的目的和优点。
可以理解以上的一般描述和以下的具体描述是示例性的和示意性的，并且不是所要求保护的实施例的限制。
附图说明
图1是根据第一实施例的半导体装置的平面图；
图2是根据第一实施例的半导体装置的单位单元的电路图；
图3A到图3D是根据第一实施例的半导体装置的截面图(部分1)；
图4A到图4D是根据第一实施例的半导体装置的截面图(部分2)；
图5A到图14D是根据第一实施例的半导体装置在用于制造半导体装置的方法的步骤中的截面图，这些图图示了方法；
图15是根据第二实施例的半导体装置的平面图，其图示了结构；
图16A到图16D是根据第二实施例的半导体装置的截面图(部分1)；
图17A到图17D是根据第二实施例的半导体装置的截面图(部分2)；
图18是根据第三实施例的半导体装置的平面图，其图示了结构；
图19A到图19D是根据第三实施例的半导体装置的截面图(部分1)；
图20A到图20D是根据第三实施例的半导体装置的截面图(部分2)；
图21是根据第四实施例的半导体装置的平面图；
图22A到图22D是根据第四实施例的半导体装置的截面图(部分1)；
图23A到图23D是根据第五实施例的半导体装置的截面图(部分2)；
图24是根据第五实施例的半导体装置的平面图；
图25A到图25D是根据第五实施例的半导体装置的截面图(部分1)；
图26A到图26D是根据第五实施例的半导体装置的截面图(部分2)；
图27是根据第六实施例的半导体装置的平面图；
图28A到图28D是根据第六实施例的半导体装置的截面图(部分1)；
图29A到图29D是根据第六实施例的半导体装置的截面图(部分2)；
图30是根据第七实施例的半导体装置的平面图；
图31A到图31D是根据第七实施例的半导体装置的截面图(部分1)；
图32A到图32D是根据第七实施例的半导体装置的截面图(部分2)；
图33是根据第八实施例的半导体装置的平面图；以及
图34是根据第九实施例的半导体装置的平面图。
具体实施方式
在半导体装置中提供去耦电容是阻挡半导体装置的小型化等的因素。
将会参照附图详细解释本发明的优选实施例。
[a]第一实施例
将会参照图1到图14D描述根据第一实施例的半导体装置及其制造方法。
(半导体装置)
首先，将会参照图1到图4D描述根据本发明的半导体装置。
图1是根据本实施例的半导体装置的平面图。图1的附图中的上部是形成PMOS晶体管的区域(PMOS晶体管形成区域2)。图1的附图中的下部是形成NMOS晶体管的区域(NMOS晶体管形成区域4)。图2是根据本实施例的半导体装置的单位单元的电路图。图3A到图3D是根据本实施例的半导体装置的截面图(部分1)。图4A到图4D是根据本实施例的半导体装置的截面图(部分2)。图3A和图4A对应于图1中的A-A’线截面。图3B和图4B对应于图1中的B-B’线截面。图3C和图4C对应于图1中的C-C’线截面。图3D和图4D对应于图1中的D-D’线截面。
根据本实施例的半导体装置包括大量的单位单元6，但是图1中仅示出了一个单位单元6。
将会借助于单位单元6为包括PMOS晶体管34和NMOS晶体管36的CMOS逆变器电路的示例来描述根据本实施例的半导体装置。
如图2所示，本实施例的单位单元6包括PMOS晶体管34和NMOS晶体管36。
PMOS晶体管34的源极经由功率源线50a连接到电源电势VDD。
PMOS晶体管34的漏极和NMOS晶体管36的漏极彼此电连接。
NMOS晶体管36的源极经由接地线50b连接到接地电势VSS。
输入电压IN被施加到PMOS晶体管34的栅极和NMOS晶体管36的栅极。
输出信号线50c被连接到PMOS晶体管34的漏极和NMOS晶体管36的漏极。
如图1A和图3A到图3D所示，限定装置区域(活性区域)12a、12b的装置隔离区域14形成在半导体衬底10中。半导体衬底10例如是P型硅衬底。装置隔离区域14例如由二氧化硅形成。装置区域12a形成在PMOS晶体管形成区域2中。装置区域12b形成在NMOS晶体管形成区域4中。
在PMOS晶体管形成区域2中的半导体衬底10中，形成N型阱16。
在PMOS晶体管形成区域2中的半导体衬底10上，形成栅极电极21a，栅极绝缘膜18形成在半导体衬底10和栅极电极21a之间。在NMOS晶体管形成区域4中的半导体衬底10上，形成栅极电极21b，栅极绝缘膜18形成在半导体衬底10和栅极电极21b之间。
栅极电极21a和栅极电极21b是连续形成在PMOS晶体管形成区域2和NMOS晶体管形成区域4中的栅极互连部20的一部分。栅极互连部20例如由多晶硅膜等形成。栅极互连部20的宽度例如约为30nm。栅极互连部20的高度例如约为80nm。
在PMOS晶体管形成区域2中的栅极互连部20中，注入了P型掺杂杂质，由此形成PMOS晶体管34的栅极电极21a。在NMOS晶体管形成区域4中的栅极互连部20中，注入了N型掺杂杂质，由此形成了NMOS晶体管36的栅极电极21b。栅极互连部20穿过装置区域12a、12b。
在PMOS晶体管34的栅极电极21a的两侧上的装置区域12a中，形成了用于形成延伸源极/漏极结构的浅区域的轻度掺杂杂质区域(延伸区域)22。
在NMOS晶体管36的栅极电极21b的两侧上的装置区域12b中，形成了用于形成延伸源极/漏极结构的浅区域的轻度掺杂杂质区域(延伸区域)24。
在栅极互连部20的侧壁上，形成了侧壁绝缘膜25。
在PMOS晶体管34的栅极电极21a的两侧上的具有形成在其上的侧壁绝缘膜25的装置区域12a中，形成了用于形成延伸源极/漏极结构的深区域的重度掺杂杂质区域26。
轻度掺杂杂质区域22和重度掺杂杂质区域26形成PMOS晶体管34的源极/漏极区域28S、28D。源极区域28S形成在PMOS晶体管34的栅极电极21a的一侧，即，在图1的附图中的左侧的装置区域12a中。漏极区域28D形成在PMOS晶体管34的栅极电极21a的另一侧上，即，在图1的附图中的右侧上的装置区域12a中。
在NMOS晶体管36的栅极电极21b的两侧上的具有形成在其上的侧壁绝缘膜25的装置区域12b中，形成了用于形成延伸源极/漏极结构的深区域的重度掺杂杂质区域30。
轻度掺杂杂质区域24和重度掺杂杂质区域30形成了NMOS晶体管36的源极/漏极区域32S、32D。源极区域32S形成在NMOS晶体管36的栅极电极21b的一侧上，即，在图1的附图中的左侧的装置区域12b中。漏极区域32D形成在NMOS晶体管36的栅极电极21b的另一侧上，即，在图1的附图中的右侧上的装置区域12b中。
因此，形成包括栅极电极21a和源极/漏极区域28S、28D的PMOS晶体管34。形成包括栅极电极21b和源极/漏极区域32S、32D的NMOS晶体管36。
在栅极电极21a、21b的上部处以及在源极/漏极区域28D、28D、32D、32D上，分别形成硅化物层(未示出)。硅化物层例如是镍硅化物层、钴硅化物层等。
在栅极互连部20的一侧上，即，在图1的附图的左侧上的装置隔离区域14上，伪栅极互连部38a(伪栅极电极、伪栅极图案、伪图案、图案)形成为与栅极互连部20平行。伪栅极互连部38a定位在附图中的装置区域12a、12b的左侧上。
在栅极互连部20的另一侧上，即，在图1的附图的右侧上的装置隔离区域14上，伪栅极互连部38b(伪栅极电极、伪栅极图案、伪图案、图案)形成为与栅极互连部20平行。伪栅极互连部38b定位在附图中的装置区域12a、12b的右侧上。
伪栅极互连部38a和38b例如由多晶硅膜形成。在PMOS晶体管形成区域2中的伪栅极互连部38a和38b中，例如注入P型掺杂杂质。在NMOS晶体管形成区域4中的伪栅极互连部38a、38b中，例如注入N型掺杂杂质。伪栅极互连部38a、38b的宽度例如为约80nm。伪栅极互连部38a、38b的高度例如约为80nm。栅极互连部20与伪栅极互连部38a和38b之间的间隔例如约为100nm。
侧壁绝缘膜25也形成在伪栅极互连部38a、38b的侧壁上。
伪栅极互连部38a、38b原本用于减小栅极互连部20(栅极电极)的处理尺寸的分散。在本实施例中，伪栅极互连部38a不仅用于减小栅极互连部20的处理尺寸的分散，而且也可用于形成如下所述的去耦电容。
通过使得一个或相同的多晶硅膜进行图案化而形成伪栅极互连部38a、38b和栅极互连部20。
在具有形成在其上的PMOS晶体管34、NMOS晶体管36和伪栅极互连部38a、38b的半导体衬底10上，例如形成约200nm膜厚的氧化硅膜的夹层绝缘膜40。
夹层绝缘膜40可以是多孔低介电常数膜等。
在夹层绝缘膜40中，形成向下到达PMOS晶体管34的源极/漏极区域28S、28D的接触孔42以及向下到达NMOS晶体管36的源极/漏极区域32S、32D的接触孔42。在夹层绝缘膜40中，形成向下到达伪栅极互连部38a的接触孔42。在夹层绝缘膜40中，在PMOS晶体管形成区域2与NMOS晶体管形成区域4之间的边界上形成向下到达栅极互连部20的接触孔42。接触孔42的直径例如约为50nm。
在接触孔42中，例如形成了屏障金属膜(未示出)。屏障金属膜例如是Ti膜(未示出)或TiN膜(未示出)的层膜。
在具有形成在其中的屏障金属膜的接触孔42中，埋入例如由钨(W)制成的导体插头44a-44f。导体插头44a连接到PMOS晶体管34的源极区域28S。导体插头44b连接到PMOS晶体管34的漏极区域28D。导体插头44c连接到NMOS晶体管36的源极区域32S。导体插头44d连接到NMOS晶体管36的漏极区域32D。导体插头44e连接到伪栅极互连部38a。导体插头44f连接到栅极互连部20。导体插头44a-44d与伪栅极互连部38a、38b之间的间隔例如约为30nm。导体插头44a-44d与20之间的间隔例如约为30nm。
在埋入导体插头44a-44f的夹层绝缘膜40上，例如形成约100nm膜厚的氧化硅膜的夹层绝缘膜46。
在夹层绝缘膜46中，形成用于将被埋入的互连部的沟槽48。
在沟槽48中，例如形成屏障金属膜(未示出)。屏障金属膜例如是Ta(钽)膜。
在具有埋入其中的屏障金属膜的沟槽48中，埋入例如Cu(铜)的线50a-50c(更具体地，电源线50a、接地线50b和信号线50c)。线50a-50c的宽度例如约为50nm。
电源线50a经由导体插头44a电连接到PMOS晶体管34的源极区域28S。电源线50a经由导体插头44e电连接到伪栅极互连部38a。电源线50a例如连接到电源电势VDD(见图2和图4A到图4D)。
接地线50b经由导体插头44c电连接到NMOS晶体管36的源极区域32S。接地线50b的一部分形成为与伪栅极互连部38a平行。接地线50b的另一部分与伪栅极互连部38a交叉。接地线50b连接到例如接地电势VSS(见图2和图4A到图4D)。
信号线50c经由导体插头44b电连接到PMOS晶体管34的漏极区域28D并且经由导体插头44d电连接到NMOS晶体管36的漏极区域32D。
定位在附图中的栅极互连部20的右侧上的伪栅极互连部38b电浮动。
在本实施例中，伪栅极互连部38b由于以下原因而电浮动。
即，连接到漏极区域28D、32D的导体插头44b、44d连接到信号线50c。在与导体插头44b、44d相邻的伪栅极互连部38b连接到电源电势VDD和接地电势VSS的情况下，导体插头44b、44d与伪栅极互连部38b电容耦合，这引起了信号延迟。那么，在本实施例中，为了防止这种信号延迟，与导体插头44b、44d(其连接到漏极区域28D、32D)相邻的伪栅极互连部38b电浮动。
因此，形成了根据本实施例的半导体装置。
根据本实施例，伪栅极互连部38a连接到电源电势VDD，同时连接到NMOS晶体管36的源极区域32S的导体插头44c被连接到接地电势VSS。因此，根据本实施例，可以在伪栅极互连部38a与导体插头44c之间获得去耦电容C1(见图4A到图4D)。
根据本实施例，伪栅极互连部38a被连接到电源电势VDD，同时接地线50b的一部分形成为与伪栅极互连部38a平行。因此，可以在伪栅极互连部38a与接地线50b之间获得去耦电容C2(见图4A到图4D)。
根据本实施例，伪栅极互连部38a被连接到电源电势VDD，同时接地线50b的另一部分与伪栅极互连部38a交叉。因此，可以在伪栅极互连部38a与接地线50b之间获得去耦电容C3(见图4A到图4D)。
这些去耦电容C1、C2、C3的总值例如约为几十分之一fF到数个fF。
根据本实施例，定位在晶体管34、36的源极区域28S、32S那一侧上的伪栅极互连部38a被连接到电源电势VDD，并且源极区域32S被连接到接地电势VSS。因此，根据本实施例，可以在单位单元6中形成去耦电容。根据本实施例，这种去耦电容形成在每个单位单元6中，这使得没有必要在每个单位单元6中分别提供大相对面积的去耦电容。如果去耦电容被设置为与单位单元6分离，那么形成这种去耦电容所需的面积可以较小。因此，根据本实施例，可以制造尺寸减小的半导体装置。
此外，根据本实施例，定位在晶体管34、36的漏极区域28D、32D那一侧上的伪栅极互连部38b电浮动。因此，防止了连接到漏极区域28D、32D的导体插头44b、44d与伪栅极互连部38b电容耦合。因此，根据本实施例，可以防止与漏极28D、32D连接的信号线50c中的信号延迟。
(用于制造半导体装置的方法)
之后，将会参照图5A到图14D描述制造根据本实施例的半导体装置的方法。图5A到图14D是在用于制造半导体装置的方法的步骤中，根据本实施例的半导体装置的截面图，它们示出了该方法。图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A和图14A对应于图1的A-A’线截面。图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B和图14B对应于图1的B-B’线截面。图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C、图13C和图14C对应于图1的C-C’线截面。图5D、图6D、图7D、图8D、图9D、图10D、图11D、图12D、图13D和图14D对应于图1的D-D’线截面。
首先，如图5A到图5D所示，限定了装置区域12a、12b的装置隔离区域14通过例如STI(浅沟槽隔离)形成在半导体衬底10中。半导体衬底10例如是P型硅衬底。因此，在将要形成PMOS晶体管的区域2和将要形成NMOS晶体管的区域4中，分别形成由装置隔离区域14限定的装置区域12a、12b。
之后，在整个表面上，例如通过旋涂形成光刻胶膜(未示出)。
之后，通过光刻，形成暴露了将要形成PMOS晶体管的区域2的开口(未示出)。
之后，利用光刻胶膜作为掩模，例如通过离子注入将N型掺杂杂质注入半导体衬底10中。因此，在将要形成PMOS晶体管的区域2中的半导体衬底10中形成N型阱16。
之后，例如通过灰化来移除光刻胶膜。
之后，例如通过热氧化在半导体衬底10的表面上形成例如氧化硅的栅极绝缘膜18。
之后，通过例如CVD(化学气相沉积)在整个表面上形成多晶硅膜。多晶硅膜将要成为栅极互连部20和伪栅极互连部38a、38b。
之后，例如通过旋涂在整个表面上形成光刻胶膜(未示出)。
之后，通过光刻法，将光刻胶膜图案化为栅极互连部20和伪栅极互连部38a、38b的平面形状。
之后，利用光刻胶膜作为掩模来蚀刻多晶硅膜。因此，在将要形成PMOS晶体管的区域2和将要形成NMOS晶体管的区域4，连续地形成多晶硅膜(见图1)的栅极互连部20。栅极互连部20包括PMOS晶体管34的栅极电极21a和NMOS晶体管36的栅极电极21b。栅极互连部20形成为穿过装置区域12a和12b。在装置隔离区域14上，伪栅极互连部38a、38b形成为与栅极互连部20平行。形成在栅极互连部20的一侧(即，在图1中的附图左侧)上的伪栅极互连部38a在附图中观察时定位为比装置隔离区域12a、12b更向左。形成在栅极互连部20的另一侧(即，在图1中的附图右侧)上的伪栅极互连部38b在附图中观察时定位为比装置隔离区域12a、12b更向右。
之后，通过例如灰化来移除光刻胶膜(见图6A到图6D)。
之后，例如通过旋涂在整个表面上形成光刻胶膜(未示出)。
之后，通过光刻法，在光刻胶膜中形成将要形成PMOS晶体管的区域2。
之后，利用光刻胶膜和栅极电极21a作为掩模，例如通过离子注入将P型掺杂杂质注入到半导体衬底10中。因此，在将要形成PMOS晶体管的区域2中的栅极电极21a的两侧中的半导体衬底10中形成P型轻掺杂的杂质区域22(延伸区域)。此时，P型掺杂杂质被注入到将要形成PMOS晶体管的区域2中的栅极电极21a以及伪栅极互连部38a、38b。
之后，例如通过灰化来移除光刻胶膜。
之后，例如通过旋涂在整个表面上形成光刻胶膜(未示出)。
之后，形成暴露了将要形成NMOS晶体管的区域4的开口(未示出)。
之后，利用光刻胶膜和栅极电极21b作为掩模，例如通过离子注入将N型掺杂杂质注入半导体衬底10中。因此，在将要形成NMOS晶体管的区域4中的栅极电极21b的两侧上的半导体衬底10中形成N型轻掺杂杂质区域24(延伸区域)。
之后，例如通过灰化来移除光刻胶膜(见图7A到图7D)。
之后，通过例如CVD在整个表面上形成氧化硅的绝缘膜。
之后，通过例如各向异性蚀刻来蚀刻绝缘膜。因此，侧壁绝缘膜25分别形成在栅极电极21a、21b的侧壁上以及伪栅极互连部38a、38b的侧壁上(见图8A到图8D)。
之后，例如通过旋涂在整个表面上形成光刻胶膜(未示出)。
之后，通过光刻法，形成暴露将要形成PMOS晶体管的区域2的开口(未示出)。
之后，利用光刻胶膜、栅极电极21a和侧壁绝缘膜25作为掩模，例如通过离子注入来将P型掺杂在职注入到半导体衬底10中。因此，在将要形成PMOS晶体管的区域2中的栅极电极21a的两侧上的半导体衬底10中形成P型重掺杂杂质区域26。因此，轻掺杂杂质区域22(延伸区域)和重掺杂杂质区域26形成延伸源极/漏极结构的源极/漏极区域28S、28D。
在注入用于形成源极/漏极区域28S、28D的P型掺杂杂质的过程中，P型掺杂杂质也被注入到将要形成PMOS晶体管的区域2中的栅极电极21a和伪栅极互连部38a、38b中。
之后，例如通过灰化移除光刻胶膜。
之后，通过例如旋涂在整个表面上形成光刻胶膜(未示出)。
之后，通过光刻法，在光刻胶膜中形成暴露了将要形成NMOS晶体管的区域4的开口(未示出)。
之后，利用光刻胶膜、栅极互连部20和侧壁绝缘膜25作为掩模，例如通过离子注入将N型掺杂杂质注入半导体衬底10中。因此，在将要形成NMOS晶体管的区域4中的栅极互连部20的两侧上的半导体衬底10中形成N型重掺杂杂质区域30。因此，轻掺杂杂质区域24(延伸区域)和重掺杂杂质区域30形成延伸源极/漏极结构的源极/漏极区域32S、32D。
在注入用于形成源极/漏极区域32S、32D的N型掺杂杂质的过程中，N型掺杂杂质也被注入到将要形成NMOS晶体管的区域4中的栅极互连部20和伪栅极互连部38a、38b中。因此，将要形成NMOS晶体管的区域4中的栅极互连部20的一部分变为具有注入其中的N型掺杂杂质的栅极电极21b。
之后，例如通过灰化来移除光刻胶膜。
之后，在整个表面上形成耐火金属膜(未示出)。
之后，进行热处理以使得半导体衬底10中的硅原子与耐火金属膜中的金属原子彼此反应。栅极电极21a和21b中的硅原子也与耐火金属膜中的金属原子彼此反应。伪栅极互连部38a、38b中的硅原子也与耐火金属膜中的金属原子彼此反应。
之后，将耐火金属膜的未反应部分蚀刻掉。
之后，进一步进行热处理，以加速半导体衬底10中的硅原子与耐火金属原子之间的反应，同时加速栅极电极21a、21b和伪栅极互连部38a、38b中的硅原子与耐火金属原子之间的反应。
因此，在源极/漏极区域28S、28D、32S、32D上分别形成硅化物膜(未示出)。源极/漏极区域28S、28D、32S、32D上的硅化物膜作为源极/漏极电极。同样在栅极电极21a、21b上以及在伪栅极互连部38a、38b上也形成硅化物膜(未示出)。
因此，在将要形成PMOS晶体管的区域2中，形成包括栅极电极21a和源极/漏极区域28S、28D的PMOS晶体管34。在将要形成NMOS晶体管的区域4中，形成包括栅极电极21b和源极/漏极区域32S、32D的NMOS晶体管36(见图9A到图9D)。
之后，例如通过CVD将例如氧化硅膜的夹层绝缘膜40形成在整个表面上。
作为夹层绝缘膜40，可以例如形成多孔低介电常数膜等。
之后，例如通过CMP(化学机械抛光)来抛光夹层绝缘膜40的表面(见图10A到图10D)。
之后，例如通过旋涂将光刻胶膜(未示出)形成在整个表面上。
之后，通过光刻法，在光刻胶膜中形成用于形成接触孔42的开口(未示出)。
之后，利用光刻胶膜作为掩模，对夹层绝缘膜40进行蚀刻。因此，接触孔42(见图1)形成为向下到达PMOS晶体管形成区域2与NMOS晶体管形成区域4之间的边界中的栅极互连部20。接触孔42形成为向下到达伪栅极互连部38a。接触孔42形成为向下到达源极/漏极区域28S、28D、32S、32D(见图11A到图11D)。
之后，通过例如溅射在整个表面上形成屏障金属膜(未示出)。作为屏障金属膜，顺序形成Ti膜和TiN膜。
之后，通过例如CVD在整个表面上形成钨的导体膜。
之后，例如通过CMP对导体膜和屏障金属膜进行抛光，直到暴露夹层绝缘膜40的表面。因此，在具有形成于其中的屏障金属膜的接触孔42中，分别埋入了钨的导体插头44a-44f。导体插头44a连接到PMOS晶体管34的源极区域28S。导体插头44b连接到PMOS晶体管34的漏极区域28D。导体插头44c连接到NMOS晶体管36的源极区域32S。导体插头44d连接到NMOS晶体管36的漏极区域32D。导体插头44e连接到伪栅极互连部38a。导体插头44f在PMOS晶体管形成区域2与NMOS晶体管形成区域4之间的边界处连接到栅极互连部20。
之后，例如通过CVD在整个表面上形成例如氧化硅膜的夹层绝缘膜46。
作为夹层绝缘膜46，例如可以使用多孔低介电常数膜等。
之后，通过光刻法，用于埋入互连部50a-50c的沟槽48形成在光刻胶膜中。在沟槽48的底表面中，分别暴露导体插头44a-44f(见图13A到图13D)。
之后，例如通过溅射在整个表面上形成Cu的种子层(未示出)。
之后，例如通过电镀在整个表面上形成Cu的导体膜。
之后，例如通过CMP来抛光导体膜、种子层和屏障金属膜，直到暴露夹层绝缘膜46的表面。因此，在具有形成在其中的屏障金属膜的沟槽48中，埋入了由导体膜形成的互连部50a-50c，即，电源线50a、接地线50b和信号线50c。
电源线50a经由导体插头44a电连接到PMOS晶体管34的源极区域28S。电源线50a经由导体插头44e电连接到伪栅极互连部38a。
接地线50b经由导体插头44c电连接到NMOS晶体管36的源极区域32S。接地线50b的一部分形成为与伪栅极互连部38a平行。接地线50b的另一部分与伪栅极互连部38a交叉。
信号线50c经由导体插头44b电连接到PMOS晶体管34的漏极区域28D并且经由导体插头44d电连接到NMOS晶体管36的漏极区域32D。因此，PMOS晶体管34的漏极区域28D与NMOS晶体管36的漏极区域32D电连接。
伪栅极互连部38b变为电浮动。
因此，制造了根据本实施例的半导体装置(见图14A到图14D)。
[b]第二实施例
将会参照图15到图17D描述根据第二实施例的半导体装置。图15是根据本实施例的半导体装置的平面图。图16A到图16D是根据本实施例的半导体装置的截面图(部分1)。图17A到图17D是根据本实施例的半导体装置的截面图(部分2)。图16A和图17A对应于图15中的A-A’线截面。图16B和图17B对应于图15中的B-B’线截面。图16B和图17B对应于图15中的B-B’线截面。图16C和图17C对应于图15中的C-C’线截面。图16D和图17D对应于图15中的D-D’线截面。为了避免重复以及简化本说明，本实施例中与图1到图14D中示出的根据第一实施例的半导体装置及其制造方法相同的构成构件由相同的附图标记表示。
根据本实施例的半导体装置包括彼此相邻布置的两个单位单元6a、6b。
如图15所示，限定装置区域(活性区域)12a-12d的装置隔离区域14形成在半导体衬底10中。装置区域12a、12c形成在PMOS晶体管形成区域2中。装置区域12b、12d形成在NMOS晶体管形成区域4中。从附图中观察，装置区域12a定位在附图的左侧，装置区域12c定位在装置区域12a的右侧。从附图中观察，装置区域12b定位在附图的左侧，装置区域12d定位在装置区域12b的右侧。
在PMOS晶体管形成区域2中的半导体衬底10中，形成N型阱16。
在PMOS晶体管形成区域2中的半导体衬底10上，形成栅极电极21a、21c，栅极绝缘膜18形成在栅极电极21a、21c与半导体衬底10之间。在NMOS晶体管形成区域4中的半导体衬底10上，形成栅极电极21b、21d，栅极绝缘膜18形成在栅极电极21b、21d与半导体衬底10之间。
栅极电极21a和栅极电极21b是连续形成在PMOS晶体管形成区域2和NMOS晶体管形成区域4中的栅极互连部20a的一部分。栅极电极21c和栅极电极21d是连续形成在PMOS晶体管形成区域2和NMOS晶体管形成区域4中的栅极互连部20b的一部分。作为栅极互连部20a、20b，例如使用多晶硅膜等。
在PMOS晶体管形成区域2中的栅极互连部20a、20b中，注入了P型掺杂杂质，由此形成PMOS晶体管34a、24b的栅极电极21a、21c。在NMOS晶体管形成区域4中的栅极互连部20b中，注入了N型掺杂杂质，由此形成了NMOS晶体管36的栅极电极21b、21d。栅极互连部20a穿过装置区域12a、12b。栅极互连部20b穿过装置区域12c、12d。
在PMOS晶体管34a的栅极电极21a、21c的两侧上的装置区域12a、12c中，形成了用于形成延伸源极/漏极结构的浅区域的P型轻掺杂杂质区域22。
在NMOS晶体管36a的栅极电极21b、21d的两侧上的装置区域12b、12d中，形成了用于形成延伸源极/漏极结构的浅区域的N型轻掺杂杂质区域24。
在栅极互连部20的侧壁上，形成了侧壁绝缘膜25。
在PMOS晶体管34a、34b的栅极电极21a、21c的两侧上的具有形成在其上的侧壁绝缘膜25的装置区域12a、12c中，形成了用于形成延伸源极/漏极结构的深区域的重度掺杂杂质区域26。
轻度掺杂杂质区域22和重度掺杂杂质区域26形成PMOS晶体管34a的源极/漏极区域28S1、28D1。轻度掺杂杂质区域22和重度掺杂杂质区域26形成PMOS晶体管34b的源极/漏极区域28S2、28D2。在附图中观察，PMOS晶体管34a的源极区域28S1形成在PMOS晶体管34a的栅极电极21a的左侧的装置区域12a中。在附图中观察，PMOS晶体管34a的漏极区域28D1形成在PMOS晶体管34a的栅极电极21a的右侧上的装置区域12a中。在附图中观察，PMOS晶体管34b的源极区域28S2形成在PMOS晶体管34b的栅极电极21c的右侧的装置区域12c中。在附图中观察，PMOS晶体管34b的漏极区域28D2形成在PMOS晶体管34b的栅极电极21c的左侧上的装置区域12c中。
在NMOS晶体管36a、36b的栅极电极21b、21d的两侧上的具有形成在其上的侧壁绝缘膜25的装置区域12b、12d中，形成了用于形成延伸源极/漏极结构的深区域的重度掺杂杂质区域30。
轻度掺杂杂质区域24和重度掺杂杂质区域30形成了NMOS晶体管36a的源极/漏极区域32S1、32D1。轻度掺杂杂质区域24和重度掺杂杂质区域30形成了NMOS晶体管36b的源极/漏极区域32S2、32D2。在附图中观察，NMOS晶体管36a的源极区域32S1形成在NMOS晶体管36a的栅极电极21b的左侧上的装置区域12b中。在附图中观察，NMOS晶体管36a的漏极区域32D1形成在NMOS晶体管36a的栅极电极21b的右侧上的装置区域12b中。在附图中观察，NMOS晶体管36b的源极区域32S2形成在NMOS晶体管36b的栅极电极21d的右侧上的装置区域12d中。在附图中观察，NMOS晶体管36b的漏极区域32D2形成在NMOS晶体管36b的栅极电极21d的左侧上的装置区域12d中。
因此，形成包括栅极电极21a和源极/漏极区域28S1、28D1的PMOS晶体管34a。形成包括栅极电极21c和源极/漏极区域28S2、28D2的PMOS晶体管34b。形成包括栅极电极21b和源极/漏极区域32S1、32D1的NMOS晶体管36a。形成包括栅极电极21d和源极/漏极区域32S2、32D2的NMOS晶体管36b。
在附图中观察的栅极互连部20a的左侧上的装置隔离区域14上，伪栅极互连部38a形成为与栅极互连部20a平行。伪栅极互连部38a定位在附图中观察的装置区域12a、12b的左侧上。
在栅极互连部20a与栅极互连部20b之间的装置隔离区域14上，伪栅极互连部38b形成为与栅极互连部20a、20b平行。伪栅极互连部38a定位在附图中观察的装置区域12a、12b的右侧上并且定位在附图中观察的装置区域12c、12d的左侧上。
在附图中观察的栅极互连部20c的右侧上的装置隔离区域14上，伪栅极互连部38c(伪栅极电极、伪栅极图案、伪图案、图案)形成为与栅极互连部20b平行。伪栅极互连部38c定位在附图中的装置区域12c、12d的右侧上。
伪栅极互连部38a-38c例如由多晶硅膜形成。在PMOS晶体管形成区域2中的伪栅极互连部38a-38c中，例如注入P型掺杂杂质。在NMOS晶体管形成区域4中的伪栅极互连部38a-38c中，例如注入N型掺杂杂质。
侧壁绝缘膜25也形成在伪栅极互连部38a-38c的侧壁上。
在具有形成在其上的PMOS晶体管34a、24b、NMOS晶体管36a、36b和伪栅极互连部38a-38c的半导体衬底10上，形成夹层绝缘膜40。
在夹层绝缘膜40中，形成向下到达PMOS晶体管34a的源极/漏极区域28S1、28D1的接触孔42。在夹层绝缘膜40中，形成向下到达PMOS晶体管34b的源极/漏极区域28S2、28D2的接触孔42。在夹层绝缘膜40中，形成向下到达NMOS晶体管36a的源极/漏极区域32S1、32D1的接触孔42。在夹层绝缘膜40中，形成向下到达NMOS晶体管36b的源极/漏极区域32S2、32D2的接触孔42。在夹层绝缘膜40中，形成向下到达伪栅极互连部38a、38c的接触孔42。在夹层绝缘膜40中，在PMOS晶体管形成区域2与NMOS晶体管形成区域4之间的边界上形成向下到达栅极互连部20a、20b的接触孔42。
在接触孔42中，埋入例如由钨(W)制成的导体插头44a-44l。导体插头44a连接到PMOS晶体管34a的源极区域28S1。导体插头44b连接到PMOS晶体管34a的漏极区域28D1。导体插头44c连接到NMOS晶体管36a的源极区域32S1。导体插头44d连接到NMOS晶体管36a的漏极区域32D1。导体插头44e连接到PMOS晶体管34b的源极区域28S2。导体插头44f连接到PMOS晶体管34b的漏极区域28D2。导体插头44g连接到NMOS晶体管36b的源极区域32S2。导体插头44h连接到NMOS晶体管36b的漏极区域32D2。导体插头44i连接到伪栅极互连部38a。导体插头44j连接到伪栅极互连部38c。导体插头44k连接到在PMOS晶体管形成区域2与NMOS晶体管形成区域4之间的栅极互连部20a。导体插头44l连接到在PMOS晶体管形成区域2与NMOS晶体管形成区域4之间的栅极互连部20b。
在埋入导体插头44a-44l的夹层绝缘膜40上，形成夹层绝缘膜46。
在夹层绝缘膜46中，形成用于将被埋入的互连部50a-50d的沟槽48。
在沟槽48中，埋入例如Cu(铜)的线50a-50d，更具体地，电源线50a、接地线50b和信号线50c、50d。
电源线50a经由导体插头44a电连接到PMOS晶体管34a的源极区域28S1。电源线50a经由导体插头44f电连接到PMOS晶体管34b的源极区域28S2。电源线50a经由导体插头44i电连接到伪栅极互连部38a。电源线50a经由导体插头44j电连接到伪栅极互连部38c。电源线50a例如连接到电源电势VDD(见图17A到图17D)。
接地线50b经由导体插头44c电连接到NMOS晶体管36a的源极区域32S1。接地线50b经由导体插头44h电连接到NMOS晶体管36b的源极区域32S2。接地线50b的一部分形成为与伪栅极互连部38a、38c平行。接地线50b的另一部分与伪栅极互连部38a、39c交叉。接地线50b连接到例如接地电势VSS(见图17A到图17D)。
信号线50c经由导体插头44b电连接到PMOS晶体管34a的漏极区域28D1，同时经由导体插头44d电连接到NMOS晶体管36a的漏极区域32D1。
信号线50d经由导体插头44e电连接到PMOS晶体管34b的漏极区域28D2，同时经由导体插头44g电连接到NMOS晶体管36b的漏极区域32D2。
形成在栅极互连部20a与栅极互连部20b之间的装置隔离区域14上的伪栅极互连部38b电浮动。
在本实施例中，伪栅极互连部38b由于以下原因而电浮动。
即，连接到漏极区域28D1、32D1、28D2、32D2的导体插头44b、44d、44e、44g连接到信号线50c、50d。在与导体插头44b、44d、44e、44g相邻的伪栅极互连部38b连接到电源电势VDD和接地电势VSS的情况下，导体插头44b、44d、44e、44g与伪栅极互连部38b电容耦合，这引起了信号延迟。那么，在本实施例中，为了防止这种信号延迟，与导体插头44b、44d、44e、44g(其连接到漏极区域28D1、32D1、28D2、32D2)相邻的伪栅极互连部38b电浮动。
因此，形成了根据本实施例的半导体装置。
根据本实施例，伪栅极互连部38a连接到电源电势VDD，同时连接到NMOS晶体管36a的源极区域32S1的导体插头44c被连接到接地电势VSS。因此，根据本实施例，可以在伪栅极互连部38a与导体插头44c之间获得去耦电容C1(见图17A到图17D)。
在本实施例中，伪栅极互连部38a被连接到电源电势VDD，同时接地线50b的一部分形成为与伪栅极互连部38a平行。因此，可以在伪栅极互连部38a与接地线50b之间获得去耦电容C2(见图17A到图17D)。
根据本实施例，伪栅极互连部38a被连接到电源电势VDD，同时接地线50b的另一部分与伪栅极互连部38a交叉。因此，可以在伪栅极互连部38a与接地线50b之间获得去耦电容C3(见图17A到图17D)。
根据本实施例，伪栅极互连部38c连接到电源电势VDD，同时连接到NMOS晶体管36b的源极区域32S2的导体插头44h被连接到接地电势VSS。因此，根据本实施例，可以在伪栅极互连部38c与导体插头44h之间获得去耦电容C4(见图17A到图17D)。
在本实施例中，伪栅极互连部38c被连接到电源电势VDD，同时接地线50b的一部分形成为与伪栅极互连部38c平行。因此，可以在伪栅极互连部38c与接地线50b之间获得去耦电容C5(见图17A到图17D)。
根据本实施例，伪栅极互连部38c被连接到电源电势VDD，同时接地线50b的另一部分与伪栅极互连部38c交叉。因此，可以在伪栅极互连部38c与接地线50b之间获得去耦电容C6(见图17A到图17D)。
在本实施例中，这种去耦电容形成在每个单位单元6a、6b中，这使得没有必要在每个单位单元6a、6b中分别提供大相对面积的去耦电容。当这种去耦电容被设置为与单位单元6a、6b分离，那么形成这种去耦电容所需的面积可以较小。在本实施例中，可以减小半导体装置的尺寸。
在本实施例中，定位在晶体管34a、34b、36a、36b的漏极区域28D1、32D1、28D2、32D2那一侧上的伪栅极互连部38b电浮动。因此，防止了连接到漏极区域28D、32D、28D2、32D2的导体插头44b、44d、44e、44g与伪栅极互连部38b电容耦合。在本实施例中，也可以防止与漏极28D、32D、28D2、32D2连接的信号线50c、50d中的信号延迟。
[c]第三实施例
将会参照图18到图20D描述根据第三实施例的半导体装置。图18是根据本实施例的半导体装置的平面图。图19A到图19D是根据本实施例的半导体装置的截面图(部分1)。图20A到图20D是根据本实施例的半导体装置的截面图(部分2)。图19A和图20A对应于图18中的A-A’线截面。图19B和图20B对应于图18中的B-B’线截面。图19C和图20C对应于图18中的C-C’线截面。图19D和图20D对应于图18中的D-D’线截面。为了避免重复以及简化本说明，本实施例中与根据第一或第二实施例的半导体装置及其制造方法相同的构成构件由相同的附图标记表示。
本实施例具有连接到接地电势VSS的伪栅极互连部38a。
如图18所示，在附图中的PMOS晶体管34的栅极电极21a的左侧上的装置区域12a中，形成了延伸源极/漏极结构的源极区域28S。在附图中的PMOS晶体管34的栅极电极21a的右侧上的装置区域12a中，形成了延伸源极/漏极结构的漏极区域28D。
在附图中的NMOS晶体管36的栅极电极21b的左侧上的装置区域12b中，形成了延伸源极/漏极结构的源极区域32S。在附图中的NMOS晶体管36的栅极电极21b的右侧上的装置区域12b中，形成了延伸源极/漏极结构的漏极区域32D。
在附图中栅极互连部20的左侧上的装置隔离区域14上，伪栅极互连部38a形成为与栅极互连部20平行。伪栅极互连部38a定位在附图中的装置区域12a、12b的左侧上。
在附图中栅极互连部20的右侧上的装置隔离区域14上，伪栅极互连部38b形成为与栅极互连部20平行。伪栅极互连部38b定位在附图中的装置区域12a、12b的右侧上。
在夹层绝缘膜40中，形成向下到达PMOS晶体管34的源极/漏极区域28S、28D的接触孔42以及向下到达NMOS晶体管36的源极/漏极区域32S、32D的接触孔42。在夹层绝缘膜40中，形成向下到达伪栅极互连部38a的接触孔42。在夹层绝缘膜40中，在PMOS晶体管形成区域2与NMOS晶体管形成区域4之间的边界上形成向下到达栅极互连部20的接触孔42。
在接触孔42中，埋入例如由钨(W)制成的导体插头44a-44f。导体插头44a连接到PMOS晶体管34的源极区域28S。导体插头44b连接到PMOS晶体管34的漏极区域28D。导体插头44c连接到NMOS晶体管36的源极区域32S。导体插头44d连接到NMOS晶体管36的漏极区域32D。导体插头44e连接到伪栅极互连部38a。导体插头44f连接到栅极互连部20。
在夹层绝缘膜46中，形成用于将被埋入的线的沟槽48。
在沟槽48中，埋入例如Cu(铜)的线50a-50c，更具体地，电源线50a、接地线50b和信号线50c。
电源线50a经由导体插头44a电连接到PMOS晶体管34的源极区域28S。电源线50a例如连接到电源电势VDD(见图20A到图20D)。电源线50a的一部分形成为与伪栅极互连部38a平行。电源线50a的另一部分穿过伪栅极互连部38a。
接地线50b经由导体插头44c电连接到NMOS晶体管36的源极区域32S。接地线50b经由导体插头44e电连接到伪栅极互连部38a。接地线50b连接到例如接地电势VSS(见图20A到图20D)。
信号线50c经由导体插头44b电连接到PMOS晶体管34的漏极区域28D并且经由导体插头44d电连接到NMOS晶体管36的漏极区域32D。
形成在附图中的栅极互连部20的右侧上的装置隔离区域14上的伪栅极互连部38b电浮动。
因此，形成了根据本实施例的半导体装置。
根据本实施例，伪栅极互连部38a连接到接地电势VSS，并且连接到PMOS晶体管34的源极区域28S的导体插头44a被连接到电源电势VDD。因此，根据本实施例，可以在伪栅极互连部38a与导体插头44a之间获得去耦电容C1(见图20A到图20D)。
根据本实施例，伪栅极互连部38a被连接到接地电势VSS，同时电源线50a的一部分形成为与伪栅极互连部38a平行，由此可以在伪栅极互连部38a与电源线50a之间获得去耦电容C2(见图20A到图20D)。
根据本实施例，伪栅极互连部38a被连接到接地电势VSS，同时电源线50a的另一部分与伪栅极互连部38a交叉，由此可以在伪栅极互连部38a与电源线50a之间获得去耦电容C3(见图20A到图20D)。
如上所述，伪栅极互连部38a可以被连接到接地电势VSS。在本实施例中，这种去耦电容也形成在单位单元6中，这使得没有必要在每个单位单元6中分别提供大相对面积的去耦电容。即使在与单位单元6分离地设置去耦电容时，形成这种去耦电容所需的面积可以较小。因此，根据本实施例，可以减小半导体装置的尺寸。
在本实施例中，定位在晶体管34的漏极区域28D那一侧上的伪栅极互连部38b电浮动。因此，防止了连接到漏极区域28D的导体插头44b与伪栅极互连部38b电容耦合。因此，根据本实施例，可以防止与漏极28D连接的信号线50c中的信号延迟。
[d]第四实施例
将会参照图21到图23D描述根据第四实施例的半导体装置。图21是根据本实施例的半导体装置的平面图。图22A到图22D是根据本实施例的半导体装置的截面图(部分1)。图23A到图23D是根据本实施例的半导体装置的截面图(部分2)。图22A和图23A对应于图21中的A-A’线截面。图22B和图23B对应于图21中的B-B’线截面。图22B和图23B对应于图21中的B-B’线截面。图22C和图23C对应于图21中的C-C’线截面。图22D和图23D对应于图21中的D-D’线截面。为了避免重复以及简化本说明，本实施例中与图1到图20D中示出的根据第一到第三实施例的半导体装置及其制造方法相同的构成构件由相同的附图标记表示。
根据本实施例的半导体装置包括彼此相邻布置的两个单位单元6a、6b，并且还具有连接到接地电势VSS的伪栅极互连部38a、38c。
如图21所示，在附图中的PMOS晶体管34a的栅极电极21a的左侧的装置区域12a中，形成了延伸源极/漏极结构的源极区域28S1。在附图的在PMOS晶体管34a的栅极电极21a的右侧上的装置区域12a中，形成了延伸源极/漏极结构的漏极区域28D1。
在附图中的NMOS晶体管36a的栅极电极21b的左侧的装置区域12b中，形成了延伸源极/漏极结构的源极区域32S1。在附图的在NMOS晶体管36s的栅极电极21b的右侧上的装置区域12b中，形成了延伸源极/漏极结构的漏极区域32D1。
在附图中的PMOS晶体管34b的栅极电极21c的左侧的装置区域12c中，形成了延伸源极/漏极结构的漏极区域28D2。在附图的在PMOS晶体管34b的栅极电极21c的右侧上的装置区域12c中，形成了延伸源极/漏极结构的源极区域28S2。
在附图中的NMOS晶体管36b的栅极电极21b的左侧的装置区域12d中，形成了延伸源极/漏极结构的漏极区域32D2。在NMOS晶体管36b的栅极电极21b的右侧上的装置区域12d中，形成了延伸源极/漏极结构的源极区域32S2。
在附图中装置区域12a、12b的左侧上的装置隔离区域14上，伪栅极互连部38a形成为与栅极互连部20a平行。在附图中装置区域12c、12d的右侧上的装置隔离区域14上，伪栅极互连部38c形成为与栅极互连部20b平行。在栅极互连部20a与栅极互连部20b之间的装置隔离区域14上，伪栅极互连部38b形成为与栅极互连部20a、20b平行。
在夹层绝缘膜40中，埋入连接到PMOS晶体管34a的源极区域28S1的导体插头44a。在夹层绝缘膜40中，埋入连接到PMOS晶体管34a的漏极区域28D1的导体插头44b。在夹层绝缘膜40中，埋入连接到NMOS晶体管36a的源极区域32S1的导体插头44c。在夹层绝缘膜40中，埋入连接到NMOS晶体管36a的漏极区域32D1的导体插头44d。
在夹层绝缘膜40中，埋入连接到PMOS晶体管34b的漏极区域28D2的导体插头44e。在夹层绝缘膜40中，埋入连接到PMOS晶体管34b的源极区域28S2的导体插头44f。在夹层绝缘膜40中，埋入连接到NMOS晶体管36b的漏极区域32D2的导体插头44g。在夹层绝缘膜40中，埋入连接到NMOS晶体管36b的源极区域32S2的导体插头44h。
在夹层绝缘膜40中，埋入连接到伪栅极互连部38a的导体插头44i。在夹层绝缘膜40中，埋入连接到伪栅极互连部38c的导体插头44j。在夹层绝缘膜40中，埋入连接到在PMOS晶体管形成区域2与NMOS晶体管形成区域4之间的边界附近的栅极互连部20a的导体插头44k。在夹层绝缘膜40中，埋入连接到在PMOS晶体管形成区域2与NMOS晶体管形成区域4之间的边界附近的栅极互连部20b的导体插头44l。
电源线50a经由导体插头44a电连接到PMOS晶体管34a的源极区域28S1。电源线50a经由导体插头44f电连接到PMOS晶体管34b的源极区域28S2。电源线50a例如连接到电源电势VDD(见图23A到图23D)。
接地线50b经由导体插头44c电连接到NMOS晶体管36a的源极区域32S1。接地线50b经由导体插头44h电连接到NMOS晶体管36b的源极区域32S2。接地线50b经由导体插头44i电连接到伪栅极电极38a。接地线经由导体插头44j电连接到伪栅极电极38c。接地线50b的一部分形成为与伪栅极互连部38a、38c平行。接地线50b的另一部分与伪栅极互连部38a、39c交叉。接地线50b连接到例如接地电势VSS(见图23A到图23D)。
信号线50c经由导体插头44b电连接到PMOS晶体管34a的漏极区域28D1，同时经由导体插头44d电连接到NMOS晶体管36a的漏极区域32D1。
信号线50d经由导体插头44e电连接到PMOS晶体管34b的漏极区域28D2，同时经由导体插头44g电连接到NMOS晶体管36b的漏极区域32D2。
形成在栅极互连部20a与栅极互连部20b之间的装置隔离区域14上的伪栅极互连部38b电浮动。
因此，形成了根据本实施例的半导体装置。
根据本实施例，伪栅极互连部38a连接到接地电势VSS，并且连接到PMOS晶体管34a的源极区域28S1的导体插头44a被连接到电源电势VDD。因此，根据本实施例，可以在伪栅极互连部38a与导体插头44a之间获得去耦电容C1(见图23A到图23D)。
在本实施例中，伪栅极互连部38a被连接到接地电势VSS，同时电源线50a的一部分形成为与伪栅极互连部38a平行。因此，可以在伪栅极互连部38a与电源线50a之间获得去耦电容C2(见图23A到图23D)。
根据本实施例，伪栅极互连部38a被连接到接地电势VSS，同时电源线50a的另一部分与伪栅极互连部38a交叉。因此，可以在伪栅极互连部38a与电源线50a之间获得去耦电容C3(见图23A到图23D)。
根据本实施例，伪栅极互连部38c连接到接地电势VSS，同时连接到PMOS晶体管34b的源极区域28D2的导体插头44f被连接到电源电势VDD。因此，根据本实施例，可以在伪栅极互连部38c与导体插头44f之间获得去耦电容C4(见图23A到图23D)。
在本实施例中，伪栅极互连部38c被连接到接地电势VSS，同时电源线50a的一部分形成为与伪栅极互连部38c平行。因此，可以在伪栅极互连部38c与电源线50a之间获得去耦电容C5(见图23A到图23D)。
在本实施例中，伪栅极互连部38c被连接到接地电势VSS，同时电源线50a的另一部分与伪栅极互连部38c交叉。因此，可以在伪栅极互连部38c与电源线50a之间获得去耦电容C6(见图23A到图23D)。
如上所述，在本实施例中，去耦电容也形成在单位单元6a、6b中，这使得没有必要在每个单位单元6a、6b中分别提供大相对面积的去耦电容。即使当这种去耦电容被设置为与单位单元6a、6b分离时，形成这种去耦电容所需的面积可以较小。因此，根据本实施例，也可以减小半导体装置的尺寸。
在本实施例中，定位在晶体管34a、34b、36a、36b的漏极区域28D1、32D1、28D2、32D2那一侧上的伪栅极互连部38b电浮动。因此，防止了连接到漏极区域28D、32D、28D2、32D2的导体插头44b、44d、44e、44g与伪栅极互连部38b电容耦合。在本实施例中，也可以防止与漏极28D、32D、28D2、32D2连接的信号线50c、50d中的信号延迟。
[e]第五实施例
将会参照图24到图26D描述根据第四实施例的半导体装置。图24是根据本实施例的半导体装置的平面图。图25A到图25D是根据本实施例的半导体装置的截面图(部分1)。图26A到图26D是根据本实施例的半导体装置的截面图(部分2)。图25A和图26A对应于图24中的A-A’线截面。图25B和图26B对应于图24中的B-B’线截面。图25B和图26B对应于图24中的B-B’线截面。图25C和图26C对应于图24中的C-C’线截面。图25D和图26D对应于图24中的D-D’线截面。为了避免重复以及简化本说明，本实施例中与图1到图23D中示出的根据第一到第四实施例的半导体装置及其制造方法相同的构成构件由相同的附图标记表示。
根据本实施例的半导体装置包括彼此相邻布置的两个单位单元6a、6b，并且还具有连接到电源电势VDD的伪栅极互连部38a和连接到接地电势VSS的伪栅极互连部38b。
如图24所示，在附图中的PMOS晶体管34a的栅极电极21a的左侧的装置区域12a中，形成了延伸源极/漏极结构的源极区域28S1。在附图的在PMOS晶体管34a的栅极电极21a的右侧上的装置区域12a中，形成了延伸源极/漏极结构的漏极区域28D1。
在附图中的NMOS晶体管36a的栅极电极21b的左侧的装置区域12b中，形成了延伸源极/漏极结构的源极区域32S1。在附图的在NMOS晶体管36s的栅极电极21b的右侧上的装置区域12b中，形成了延伸源极/漏极结构的漏极区域32D1。
在附图中的PMOS晶体管34b的栅极电极21c的左侧的装置区域12c中，形成了延伸源极/漏极结构的漏极区域28D2。在附图的在PMOS晶体管34b的栅极电极21c的右侧上的装置区域12c中，形成了延伸源极/漏极结构的源极区域28S2。
在附图中的NMOS晶体管36b的栅极电极21b的左侧的装置区域12d中，形成了延伸源极/漏极结构的漏极区域32D2。在NMOS晶体管36b的栅极电极21b的右侧上的装置区域12d中，形成了延伸源极/漏极结构的源极区域32S2。
在附图中装置区域12a、12b的左侧上的装置隔离区域14上，伪栅极互连部38a形成为与栅极互连部20a平行。在附图中装置区域12c、12d的右侧上的装置隔离区域14上，伪栅极互连部38c形成为与栅极互连部20b平行。在栅极互连部20a与栅极互连部20b之间的装置隔离区域14上，伪栅极互连部38b形成为与栅极互连部20a、20b平行。
在夹层绝缘膜40中，埋入连接到PMOS晶体管34a的源极区域28S1的导体插头44a。在夹层绝缘膜40中，埋入连接到PMOS晶体管34a的漏极区域28D1的导体插头44b。
在夹层绝缘膜40中，埋入连接到NMOS晶体管36a的源极区域32S1的导体插头44c。在夹层绝缘膜40中，埋入连接到NMOS晶体管36a的漏极区域32D1的导体插头44d。
在夹层绝缘膜40中，埋入连接到PMOS晶体管34b的漏极区域28D2的导体插头44e。在夹层绝缘膜40中，埋入连接到PMOS晶体管34b的源极区域28S2的导体插头44f。
在夹层绝缘膜40中，埋入连接到NMOS晶体管36b的漏极区域32D2的导体插头44g。在夹层绝缘膜40中，埋入连接到NMOS晶体管36b的源极区域32S2的导体插头44h。
在夹层绝缘膜40中，埋入连接到伪栅极互连部38a的导体插头44i。在夹层绝缘膜40中，埋入连接到伪栅极互连部38c的导体插头44j。
在夹层绝缘膜40中，埋入连接到在PMOS晶体管形成区域2与NMOS晶体管形成区域4之间的边界附近的栅极互连部20a的导体插头44k。在夹层绝缘膜40中，埋入连接到在PMOS晶体管形成区域2与NMOS晶体管形成区域4之间的边界附近的栅极互连部20b的导体插头44l。
电源线50a经由导体插头44a电连接到PMOS晶体管34a的源极区域28S1。电源线50a经由导体插头44f电连接到PMOS晶体管34b的源极区域28S2。电源线50a经由导体插头44i电连接到伪栅极电极38a。电源线50a经由导体插头44j电连接到伪栅极电极38c。电源线50a的一部分形成为与伪栅极互连部38a、38c平行。电源线50a的另一部分与伪栅极互连部38a、39c交叉。电源线50a例如连接到电源电势VDD(见图26A到图26D)。
接地线50b经由导体插头44c电连接到NMOS晶体管36a的源极区域32S1。接地线50b经由导体插头44h电连接到NMOS晶体管36b的源极区域32S2。接地线50b经由导体插头44j电连接到伪栅极电极38c。接地线50b的一部分形成为与伪栅极互连部38a、38c平行。接地线50b的另一部分与伪栅极互连部38a、39c交叉。接地线50b连接到例如接地电势VSS(见图26A到图26D)。
信号线50c经由导体插头44b电连接到PMOS晶体管34a的漏极区域28D1，同时经由导体插头44d电连接到NMOS晶体管36a的漏极区域32D1。
信号线50d经由导体插头44e电连接到PMOS晶体管34b的漏极区域28D2，同时经由导体插头44g电连接到NMOS晶体管36b的漏极区域32D2。
形成在栅极互连部20a与栅极互连部20b之间的装置隔离区域14上的伪栅极互连部38b电浮动。
因此，形成了根据本实施例的半导体装置。
根据本实施例，伪栅极互连部38a连接到电源电势VDD，并且连接到NMOS晶体管36a的源极区域32S1的导体插头44c被连接到接地电势VSS。因此，根据本实施例，可以在伪栅极互连部38a与导体插头44c之间获得去耦电容C1(见图17A到图17D)。
在本实施例中，伪栅极互连部38a被连接到电源电势VDD，并且接地线50b的一部分形成为与伪栅极互连部38a平行。因此，可以在伪栅极互连部38a与接地线50b之间获得去耦电容C2(见图17A到图17D)。
根据本实施例，伪栅极互连部38a被连接到电源电势VDD，同时接地线50b的另一部分与伪栅极互连部38a交叉。因此，可以在伪栅极互连部38a与接地线50b之间获得去耦电容C3(见图17A到图17D)。
根据本实施例，伪栅极互连部38c连接到接地电势VSS，并且连接到PMOS晶体管34b的源极区域28D2的导体插头44f被连接到电源电势VDD。因此，根据本实施例，可以在伪栅极互连部38c与导体插头44f之间获得去耦电容C4(见图26A到图26D)。
在本实施例中，伪栅极互连部38c被连接到接地电势VSS，同时电源线50a的一部分形成为与伪栅极互连部38c平行。因此，可以在伪栅极互连部38c与电源线50a之间获得去耦电容C5(见图26A到图26D)。
在本实施例中，伪栅极互连部38c被连接到接地电势VSS，同时电源线50a的另一部分与伪栅极互连部38c交叉。因此，可以在伪栅极互连部38c与电源线50a之间获得去耦电容C6(见图26A到图26D)。
如上所述，在本实施例中，去耦电容也形成在单位单元6a、6b中，这使得没有必要在每个单位单元6a、6b中分别提供大相对面积的去耦电容。即使当这种去耦电容被设置为从单位单元6a、6b分离时，形成这种去耦电容所需的面积可以较小。因此，根据本实施例，也可以减小半导体装置的尺寸。
在本实施例中，定位在晶体管34a、34b、36a、36b的漏极区域28D1、32D1、28D2、32D2那一侧上的伪栅极互连部38b电浮动。因此，防止了连接到漏极区域28D、32D、28D2、32D2的导体插头44b、44d、44e、44g与伪栅极互连部38b电容耦合。在本实施例中，也可以防止与漏极28D、32D、28D2、32D2连接的信号线50c、50d中的信号延迟。
[f]第六实施例
将会参照图27到图29D描述根据第六实施例的半导体装置。图27是根据本实施例的半导体装置的平面图。图28A到图28D是根据本实施例的半导体装置的截面图(部分1)。图29A到图29D是根据本实施例的半导体装置的截面图(部分2)。图28A和图29A对应于图27中的A-A’线截面。图28B和图29B对应于图27中的B-B’线截面。图28C和图29C对应于图27中的C-C’线截面。图28D和图29D对应于图27中的D-D’线截面。为了避免重复以及简化本说明，本实施例中与图1到图26D中示出的根据第一到第五实施例的半导体装置及其制造方法相同的构成构件由相同的附图标记表示。
在根据本实施例的半导体装置中，分别沿着栅极电极21a形成的伪栅极电极38e、38g和分别沿着栅极电极21b形成的伪栅极电极38f、38h各自彼此分离。
在附图中的PMOS晶体管34的栅极电极21a的左侧上的装置区域12a中，形成了延伸源极/漏极结构的源极区域28S。在附图中的PMOS晶体管34的栅极电极21a的右侧上的装置区域12a中，形成了延伸源极/漏极结构的漏极区域28D。
在附图中的NMOS晶体管36的栅极电极21b的左侧上的装置区域12b中，形成了延伸源极/漏极结构的漏极区域32D。在附图中的NMOS晶体管36的栅极电极21b的右侧上的装置区域12b中，形成了延伸源极/漏极结构的源极区域32S。
如上所述，在本实施例中，在附图中PMOS晶体管34的源极区域28S定位在栅极电极21a的左侧，但是在附图中NMOS晶体管36的源极区域32S定位在栅极电极21b的右侧。在附图中PMOS晶体管34的漏极区域28D定位在栅极电极21a的右侧，但是在附图中NMOS晶体管36的漏极区域32D定位在栅极电极21b的左侧。
在附图中装置区域12a的左侧上的装置隔离区域14上，伪栅极电极38e(伪栅极电极、伪栅极图案、伪图案、图案)形成为与PMOS晶体管34的栅极电极21a平行。在附图中装置区域12a的右侧上的装置隔离区域14上，伪栅极电极38g(伪栅极电极、伪栅极图案、伪图案、图案)形成为与PMOS晶体管34的栅极电极21a平行。
在附图中装置区域12b的左侧上的装置隔离区域14上，伪栅极电极38f(伪栅极电极、伪栅极图案、伪图案、图案)形成为与NMOS晶体管36的栅极电极21b平行。在附图中装置区域12b的右侧上的装置隔离区域14上，伪栅极电极38h(伪栅极电极、伪栅极图案、伪图案、图案)形成为与NMOS晶体管36的栅极电极21b平行。
伪栅极电极38e和伪栅极电极38f彼此分离。伪栅极电极38g和伪栅极电极38h彼此分离。
在夹层绝缘膜40中，埋入连接到PMOS晶体管34的源极区域28S的导体插头44a。在夹层绝缘膜40中，埋入连接到PMOS晶体管34的漏极区域28D的导体插头44b。在夹层绝缘膜40中，埋入连接到NMOS晶体管36的源极区域32S的导体插头44c。在夹层绝缘膜40中，埋入连接到NMOS晶体管36的漏极区域32D的导体插头44d。在夹层绝缘膜40中，埋入连接到伪栅极电极38e的导体插头44e。在夹层绝缘膜40中，埋入连接到伪栅极电极38h的导体插头44g。在夹层绝缘膜40中，埋入连接到在PMOS晶体管形成区域2与NMOS晶体管形成区域4之间的边界附近的栅极互连部20的导体插头44f。
电源线50a经由导体插头44a电连接到PMOS晶体管34的源极区域28S。电源线50a经由导体插头44f电连接到伪栅极电极38h。电源线50a的一部分形成为与伪栅极电极38e平行。电源线50a的另一部分与伪栅极电极38e交叉。电源线50a例如连接到电源电势VDD(见图29A到图29D)。
接地线50b经由导体插头44d电连接到NMOS晶体管36的源极区域32S。接地线50b经由导体插头44e电连接到伪栅极电极38e。接地线50b连接到例如接地电势VSS(见图29A到图29D)。
信号线50c经由导体插头44b电连接到PMOS晶体管34的漏极区域28D，并且经由导体插头44c电连接到NMOS晶体管36的漏极区域32D。
在附图中定位在PMOS晶体管34的栅极电极21a的右侧上的伪栅极电极38g电浮动。在附图中定位在NMOS晶体管36的栅极电极21b的左侧上的伪栅极电极38f电浮动。
因此，形成了根据本实施例的半导体装置。
根据本实施例，伪栅极电极38e连接到接地电势VSS，并且连接到PMOS晶体管34的源极区域28S的导体插头44a被连接到电源电势VDD。因此，根据本实施例，可以在伪栅极电极38e与导体插头44a之间获得去耦电容C1(见图29A到图29D)。
根据本实施例，伪栅极电极38e被连接到接地电势VSS，同时电源线50a的一部分形成为与伪栅极电极38e平行，由此可以在伪栅极电极38a与电源线50a之间获得去耦电容C2(见图29A到图29D)。
根据本实施例，伪栅极电极38e被连接到接地电势VSS，同时电源线50a的另一部分与伪栅极电极38e交叉，由此可以在伪栅极电极38e与电源线50a之间获得去耦电容C3(见图29A到图29D)。
根据本实施例，伪栅极电极38h连接到电源电势VDD，并且连接到NMOS晶体管36的源极区域32S的导体插头44d被连接到接地电势VSS。因此，根据本实施例，可以在伪栅极电极38h与导体插头44d之间获得去耦电容C4(见图29A到图29D)。
根据本实施例，伪栅极电极38h被连接到电源电势VDD，同时接地线50b的一部分形成为与伪栅极电极38h平行，由此可以在伪栅极电极38h与接地线50b之间获得去耦电容C5(见图29A到图29D)。
根据本实施例，伪栅极电极38h被连接到电源电势VDD，同时接地线50b的另一部分与伪栅极电极38h交叉，由此可以在伪栅极电极38h与接地线50b之间获得去耦电容C6(见图29A到图29D)。
如上所述，在附图中PMOS晶体管34的源极区域28S可以定位在栅极电极21a的左侧，并且在附图中NMOS晶体管36的源极区域32S可以定位在栅极电极21b的右侧。在附图中PMOS晶体管34的漏极区域28D可以定位在栅极电极21a的右侧，并且在附图中NMOS晶体管36的漏极区域32D可以定位在栅极电极21b的左侧。
根据本实施例，伪栅极电极38e和伪栅极电极38f彼此分离，由此伪栅极电极38e可以连接到接地电势VSS，并且伪栅极电极38f可以电浮动。伪栅极电极38g和伪栅极电极38h彼此分离，由此伪栅极电极38h可以连接到电源电势VDD，并且伪栅极电极38g可以电浮动。因此，可以防止连接到漏极区域28D、32D的导体插头44b、44c与伪栅极电极38g、38f电容耦合，并且可以防止信号延迟。
根据本实施例，可以在一个单位单元6中获得许多去耦电容C1-C6。因此，根据本实施例，半导体装置可以具有更好的电学特性。
[g]第七实施例
将会参照图30到图32D描述根据第七实施例的半导体装置。图30是根据本实施例的半导体装置的平面图。图31A到图31D是根据本实施例的半导体装置的截面图(部分1)。图32A到图32D是根据本实施例的半导体装置的截面图(部分2)。图31A和图32A对应于图30中的A-A’线截面。图31B和图32B对应于图30中的B-B’线截面。图31B和图32B对应于图30中的B-B’线截面。图31C和图32C对应于图30中的C-C’线截面。图31D和图32D对应于图30中的D-D’线截面。为了避免重复以及简化本说明，本实施例中与图1到图29D中示出的根据第一到第六实施例的半导体装置及其制造方法相同的构成构件由相同的附图标记表示。
在根据本实施例的半导体装置中，形成了彼此相邻布置的两个单位单元6a、6b，并且还具有连接到接地电势VSS的伪栅极电极38f、38h、38j。
在附图中的PMOS晶体管34a的栅极电极21a的左侧的装置区域12a中，形成了延伸源极/漏极结构的源极区域28S1。在附图的在PMOS晶体管34a的栅极电极21a的右侧上的装置区域12a中，形成了延伸源极/漏极结构的漏极区域28D1。
在附图中的NMOS晶体管36a的栅极电极21b的左侧的装置区域12b中，形成了延伸源极/漏极结构的源极区域32S1。在附图的在NMOS晶体管36s的栅极电极21b的右侧上的装置区域12b中，形成了延伸源极/漏极结构的漏极区域32D1。
在附图中的PMOS晶体管34b的栅极电极21c的左侧的装置区域12c中，形成了延伸源极/漏极结构的漏极区域28D2。在附图的在PMOS晶体管34b的栅极电极21c的右侧上的装置区域12c中，形成了延伸源极/漏极结构的源极区域28S2。
在附图中的NMOS晶体管36b的栅极电极21b的左侧的装置区域12d中，形成了延伸源极/漏极结构的漏极区域32D2。在NMOS晶体管36b的栅极电极21b的右侧上的装置区域12d中，形成了延伸源极/漏极结构的源极区域32S2。
如上所述，在本实施例中，在附图中PMOS晶体管34a的源极区域28S1定位在栅极电极21a的左侧，并且在附图中NMOS晶体管36a的源极区域32S1定位在栅极电极21b的右侧。在附图中PMOS晶体管34a的漏极区域28D1定位在栅极电极21a的右侧，并且在附图中NMOS晶体管36a的漏极区域32D1定位在栅极电极21b的左侧。
在本实施例中，在附图中PMOS晶体管34b的源极区域28S2定位在栅极电极21c的右侧，并且在附图中NMOS晶体管36b的源极区域32S2定位在栅极电极21d的左侧。在附图中PMOS晶体管34b的漏极区域28D2定位在栅极电极21c的左侧，并且在附图中NMOS晶体管36b的漏极区域32D2定位在栅极电极21d的右侧。
在附图中装置区域12a的左侧上的装置隔离区域14上，伪栅极电极38e形成为与PMOS晶体管34a的栅极电极21a平行。在附图中装置区域12b的左侧上的装置隔离区域14上，伪栅极电极38f形成为与NMOS晶体管36a的栅极电极21b平行。
在装置区域12a与装置区域12c之间的装置隔离区域14上，伪栅极电极38g形成为与栅极电极21a、21c平行。在装置区域12b与装置区域12d之间的装置隔离区域14上，伪栅极电极38h形成为与栅极电极21b、21d平行。
在附图中装置区域12c的右侧上的装置隔离区域14上，伪栅极电极38i(伪栅极电极、伪栅极图案、伪图案、图案)形成为与PMOS晶体管34b的栅极电极21c平行。在附图中装置区域12d的右侧上的装置隔离区域14上，伪栅极电极38j(伪栅极电极、伪栅极图案、伪图案、图案)形成为与NMOS晶体管36b的栅极电极21d平行。
伪栅极电极38e和伪栅极电极38f彼此分离。伪栅极电极38g和伪栅极电极38h彼此分离。伪栅极电极38i和伪栅极电极38j彼此分离。
在夹层绝缘膜40中，埋入连接到PMOS晶体管34a的源极区域28S1的导体插头44a。在夹层绝缘膜40中，埋入连接到PMOS晶体管34a的漏极区域28D1的导体插头44b。在夹层绝缘膜40中，埋入连接到NMOS晶体管36a的源极区域32S1的导体插头44c。在夹层绝缘膜40中，埋入连接到NMOS晶体管36a的漏极区域32D1的导体插头44d。
在夹层绝缘膜40中，埋入连接到PMOS晶体管34b的漏极区域28D2的导体插头44e。在夹层绝缘膜40中，埋入连接到PMOS晶体管34b的源极区域28S2的导体插头44f。在夹层绝缘膜40中，埋入连接到NMOS晶体管36b的漏极区域32D2的导体插头44g。在夹层绝缘膜40中，埋入连接到NMOS晶体管36b的源极区域32S2的导体插头44h。
在夹层绝缘膜40中，埋入连接到伪栅极电极38e的导体插头44i。在夹层绝缘膜40中，埋入连接到伪栅极电极38h的导体插头44j。在夹层绝缘膜40中，埋入连接到伪栅极电极38i的导体插头44k。
在夹层绝缘膜40中，埋入连接到在PMOS晶体管形成区域2与NMOS晶体管形成区域4之间的边界附近的栅极互连部20a的导体插头44l。在夹层绝缘膜40中，埋入连接到在PMOS晶体管形成区域2与NMOS晶体管形成区域4之间的边界附近的栅极互连部20b的导体插头44m。
电源线50a经由导体插头44a电连接到PMOS晶体管34a的源极区域28S1。电源线50a经由导体插头44f电连接到PMOS晶体管34b的源极区域28S2。电源线50a经由导体插头44j电连接到伪栅极电极38h。电源线50a的一部分形成为与伪栅极电极38e、38i平行。电源线50a的另一部分与伪栅极电极38e、39i交叉。电源线50a例如连接到电源电势VDD(见图32A到图32D)。
接地线50b经由导体插头44d电连接到NMOS晶体管36a的源极区域32S1。接地线50b经由导体插头44f电连接到NMOS晶体管36b的源极区域32S2。接地线50b经由导体插头44i电连接到伪栅极电极38e。接地线经由导体插头44k电连接到伪栅极电极38i。接地线50b连接到例如接地电势VSS(见图32A到图32D)。
信号线50c经由导体插头44b电连接到PMOS晶体管34a的漏极区域28D1，并且经由导体插头44d电连接到NMOS晶体管36a的漏极区域32D1。
信号线50d经由导体插头44e电连接到PMOS晶体管34b的漏极区域28D2，并且经由导体插头44h电连接到NMOS晶体管36b的漏极区域32D2。
形成在装置区域12a与装置区域12c之间的装置隔离区域14上的伪栅极电极38g电浮动。形成在装置区域12b与装置区域12d之间的装置隔离区域14上的伪栅极电极38h电浮动。形成在在附图中装置区域12d的右侧上的装置隔离区域14上的伪栅极电极38j电浮动。
因此，形成了根据本实施例的半导体装置。
根据本实施例，伪栅极电极38e连接到接地电势VSS，并且连接到PMOS晶体管34a的源极区域28S1的导体插头44a被连接到电源电势VDD。因此，根据本实施例，可以在伪栅极电极38e与导体插头44a之间获得去耦电容C1(见图32A到图32D)。
在本实施例中，伪栅极电极38e被连接到接地电势VSS，同时电源线50a的一部分形成为与伪栅极电极38e平行。因此，可以在伪栅极电极38e与电源线50a之间获得去耦电容C2(见图32A到图32D)。
根据本实施例，伪栅极电极38e被连接到接地电势VSS，同时电源线50a的另一部分与伪栅极电极38e交叉。因此，可以在伪栅极电极38e与电源线50a之间获得去耦电容C3(见图32A到图32D)。
根据本实施例，伪栅极电极38h连接到电源电势VDD，并且连接到NMOS晶体管36a的源极区域32S1的导体插头44d被连接到接地电势VSS。因此，根据本实施例，可以在伪栅极电极38h与导体插头44d之间获得去耦电容C4(见图32A到图32D)。
根据本实施例，伪栅极电极38h被连接到电源电势VDD，同时接地线50b的一部分形成为与伪栅极电极38h平行。因此，可以在伪栅极电极38h与接地线50b之间获得去耦电容C5(见图32A到图32D)。
根据本实施例，伪栅极电极38h被连接到电源电势VDD，同时接地线50b的另一部分与伪栅极电极38h交叉。因此，可以在伪栅极电极38h与接地线50b之间获得去耦电容C6(见图32A到图32D)。
根据本实施例，伪栅极电极38i连接到接地电势VSS，并且连接到PMOS晶体管34b的源极区域28S2的导体插头44f被连接到电源电势VDD。因此，根据本实施例，可以在伪栅极电极38i与导体插头44f之间获得去耦电容C7(见图32A到图32D)。
在本实施例中，伪栅极电极38i被连接到接地电势VSS，同时电源线50a的一部分形成为与伪栅极电极38i平行。因此，可以在伪栅极电极38i与电源线50a之间获得去耦电容C8(见图32A到图32D)。
根据本实施例，伪栅极电极38i被连接到接地电势VSS，同时电源线50a的另一部分与伪栅极电极38i交叉。因此，可以在伪栅极电极38i与电源线50a之间获得去耦电容C9(见图32A到图32D)。
根据本实施例，伪栅极电极38h连接到电源电势VDD，并且连接到NMOS晶体管36b的源极区域32S2的导体插头44g被连接到接地电势VSS。因此，根据本实施例，可以在伪栅极电极38h与导体插头44g之间获得去耦电容C10(见图32A到图32D)。
根据本实施例，伪栅极电极38h被连接到电源电势VDD，同时接地线50b的一部分形成为与伪栅极电极38h平行。因此，可以在伪栅极电极38h与接地线50b之间获得去耦电容C11(见图32A到图32D)。
如上所述，在附图中PMOS晶体管34a的源极区域28S1可以定位在栅极电极21a的左侧，并且在附图中NMOS晶体管36a的源极区域32S1可以定位在栅极电极21b的右侧。在附图中PMOS晶体管34a的漏极区域28D1可以定位在栅极电极21a的右侧，并且在附图中NMOS晶体管36a的漏极区域32D1可以定位在栅极电极21b的左侧。在附图中PMOS晶体管34b的源极区域28S2可以定位在栅极电极21c的右侧，并且在附图中NMOS晶体管36b的源极区域32S2可以定位在栅极电极21d的左侧。在附图中PMOS晶体管34b的漏极区域28D2可以定位在栅极电极21c的左侧，并且在附图中NMOS晶体管36b的漏极区域32D2可以定位在栅极电极21d的右侧。
根据本实施例，伪栅极电极38e和伪栅极电极38f彼此分离，由此伪栅极电极38e可以连接到接地电势VSS，并且伪栅极电极38f可以电浮动。伪栅极电极38g和伪栅极电极38h彼此分离，由此伪栅极电极38h可以连接到电源电势VDD，并且伪栅极电极38g可以电浮动。伪栅极电极38i和伪栅极电极38j彼此分离，由此伪栅极电极38i可以连接到接地电势VSS，并且伪栅极电极38j可以电浮动。因此，可以防止连接到漏极区域28D1、28D2、32D1、32D2的导体插头44b、44c、44e、44h与伪栅极电极38g、38f、38j电容耦合，并且可以防止信号延迟。
根据本实施例，可以在各个单位单元6a、6b中获得许多去耦电容。因此，根据本实施例，半导体装置可以具有更好的电学特性。
[h]第八实施例
将会参照图33描述根据第八实施例的半导体装置。图33是根据本实施例的半导体装置的平面图。为了避免重复以及简化本说明，本实施例中与图1到图32D中示出的根据第一到第七实施例的半导体装置及其制造方法相同的构成构件由相同的附图标记表示。
根据本实施例的半导体装置包括彼此相邻布置的多个单位单元6a-6c。
在图33中，示出了彼此相邻布置的多个单位单元中的三个单位单元6a-6c。
如图33所示，在半导体衬底10中，形成了限定装置区域12a-12f的装置隔离区域14。装置区域12a、12c、12e形成在PMOS晶体管形成区域2中。装置区域12b、12d、12f形成在NMOS晶体管形成区域4中。在附图中装置区域12a定位在左侧；在附图中装置区域12c定位在装置区域12a的右侧；并且在附图中装置区域12e定位在装置区域12c的右侧。在附图中装置区域12b定位在左侧；在附图中装置区域12d定位在装置区域12b的右侧；并且在附图中装置区域12f定位在装置区域12d的右侧。
在PMOS晶体管形成区域2中的半导体衬底10中，形成N型阱16。
在PMOS晶体管形成区域2中的半导体衬底10上，形成栅极电极21a、21c、21e，栅极绝缘膜18形成在栅极电极21a、21c、21e与半导体衬底10之间。在NMOS晶体管形成区域4中的半导体衬底10上，形成栅极电极21b、21d、21f，栅极绝缘膜18形成在栅极电极21b、21d、21f与半导体衬底10之间。
栅极电极21a和栅极电极21b是连续形成在PMOS晶体管形成区域2和NMOS晶体管形成区域4中的栅极互连部20a的一部分。栅极电极21c和栅极电极21d是连续形成在PMOS晶体管形成区域2和NMOS晶体管形成区域4中的栅极互连部20b的一部分。栅极电极21e和栅极电极21f是连续形成在PMOS晶体管形成区域2和NMOS晶体管形成区域4中的栅极互连部20c的一部分。栅极互连部20a、20c例如是多晶硅膜等。
在附图中的PMOS晶体管34a的栅极电极21a的左侧的装置区域12a中，形成了延伸源极/漏极结构的源极区域28S1。在附图的在PMOS晶体管34a的栅极电极21a的右侧上的装置区域12a中，形成了延伸源极/漏极结构的漏极区域28D1。
在附图中的NMOS晶体管36a的栅极电极21b的左侧的装置区域12b中，形成了延伸源极/漏极结构的源极区域32S1。在附图的在NMOS晶体管36s的栅极电极21b的右侧上的装置区域12b中，形成了延伸源极/漏极结构的漏极区域32D1。
在附图中的PMOS晶体管34b的栅极电极21c的左侧的装置区域12c中，形成了延伸源极/漏极结构的漏极区域28D2。在附图的在PMOS晶体管34b的栅极电极21c的右侧上的装置区域12c中，形成了延伸源极/漏极结构的源极区域28S2。
在附图中的NMOS晶体管36b的栅极电极21d的左侧的装置区域12d中，形成了延伸源极/漏极结构的漏极区域32D2。在NMOS晶体管36b的栅极电极21d的右侧上的装置区域12d中，形成了延伸源极/漏极结构的源极区域32S2。
在附图中的PMOS晶体管34c的栅极电极21e的左侧的装置区域12e中，形成了延伸源极/漏极结构的源极区域28S3。在附图的在PMOS晶体管34c的栅极电极21e的右侧上的装置区域12e中，形成了延伸源极/漏极结构的漏极区域28D3。
在附图中的NMOS晶体管36c的栅极电极21f的左侧的装置区域12f中，形成了延伸源极/漏极结构的漏极区域28S3。在NMOS晶体管36c的栅极电极21f的右侧上的装置区域12f中，形成了延伸源极/漏极结构的漏极区域32D3。
在附图中栅极互连部20a的左侧上的装置隔离区域14上，伪栅极互连部38a形成为与栅极互连部20a平行。在附图中伪栅极互连部38a定位在装置区域12a、12b的左侧。
在栅极互连部20a与栅极互连部20b之间的装置隔离区域14上，伪栅极互连部38b形成为与栅极互连部20a、20b平行。在附图中伪栅极互连部38b定位在装置区域12a、12b的右侧以及装置区域12c、12d的左侧。
在附图中栅极互连部20c的右侧上的装置隔离区域14上，伪栅极互连部38c形成为与栅极互连部20b、20c平行。在附图中伪栅极互连部38c定位在装置区域12c、12d的右侧以及装置区域12e、12f的左侧。
在附图中栅极互连部20c的右侧上的装置隔离区域14上，伪栅极互连部38d(伪栅极电极、伪栅极图案、伪图案、图案)形成为与栅极互连部20c平行。在附图中伪栅极互连部38d定位在装置区域12e、12f的右侧。
在夹层绝缘膜40中，埋入连接到PMOS晶体管34a的源极区域28S1的导体插头44a。在夹层绝缘膜40中，埋入连接到PMOS晶体管34a的漏极区域28D1的导体插头44b。
在夹层绝缘膜40中，埋入连接到NMOS晶体管36a的源极区域32S1的导体插头44c。在夹层绝缘膜40中，埋入连接到NMOS晶体管36a的漏极区域32D1的导体插头44d。
在夹层绝缘膜40中，埋入连接到PMOS晶体管34b的漏极区域28D2的导体插头44e。在夹层绝缘膜40中，埋入连接到PMOS晶体管34b的源极区域28S2的导体插头44f。
在夹层绝缘膜40中，埋入连接到NMOS晶体管36b的漏极区域32D2的导体插头44g。在夹层绝缘膜40中，埋入连接到NMOS晶体管36b的源极区域32S2的导体插头44h。
在夹层绝缘膜40中，埋入连接到PMOS晶体管34c的源极区域28S3的导体插头44i。在夹层绝缘膜40中，埋入连接到PMOS晶体管34c的漏极区域28D3的导体插头44j。
在夹层绝缘膜40中，埋入连接到NMOS晶体管36c的源极区域32S3的导体插头44k。在夹层绝缘膜40中，埋入连接到NMOS晶体管36c的漏极区域32D3的导体插头44l。
在夹层绝缘膜40中，埋入连接到伪栅极互连部38a的导体插头44m。在夹层绝缘膜40中，埋入连接到伪栅极互连部38c的导体插头44n。
在夹层绝缘膜40中，埋入连接到在PMOS晶体管形成区域2与NMOS晶体管形成区域4之间的边界附近的栅极互连部20a的导体插头44o。在夹层绝缘膜40中，埋入连接到在PMOS晶体管形成区域2与NMOS晶体管形成区域4之间的边界附近的栅极互连部20b的导体插头44p。在夹层绝缘膜40中，埋入连接到在PMOS晶体管形成区域2与NMOS晶体管形成区域4之间的边界附近的栅极互连部20c的导体插头44q。
电源线50a经由导体插头44a电连接到PMOS晶体管34a的源极区域28S1。电源线50a经由导体插头44f电连接到PMOS晶体管34b的源极区域28S2。电源线50a经由导体插头44i电连接到PMOS晶体管34c的源极区域28S3。电源线50a经由导体插头44m电连接到伪栅极电极38a。电源线50a的一部分形成为与伪栅极互连部38a、38c平行。电源线50a的另一部分与伪栅极互连部38a、39c交叉。电源线50a例如连接到电源电势VDD。
接地线50b经由导体插头44c电连接到NMOS晶体管36a的源极区域32S1。接地线50b经由导体插头44h电连接到NMOS晶体管36b的源极区域32S2。接地线50b经由导体插头44k电连接到NMOS晶体管36c的源极区域32S3。接地线50b经由导体插头44n电连接到伪栅极电极38c。接地线50b的一部分形成为与伪栅极互连部38a、38c平行。接地线50b的另一部分与伪栅极互连部38a、39c交叉。接地线50b连接到例如接地电势VSS。
信号线50c经由导体插头44b电连接到PMOS晶体管34a的漏极区域28D1，并且经由导体插头44d电连接到NMOS晶体管36a的漏极区域32D1。
信号线50d经由导体插头44e电连接到PMOS晶体管34b的漏极区域28D2，并且经由导体插头44g电连接到NMOS晶体管36b的漏极区域32D2。
信号线50e经由导体插头44j电连接到PMOS晶体管34c的漏极区域28D3，并且经由导体插头44l电连接到NMOS晶体管36c的漏极区域32D3。
形成在栅极互连部20a与栅极互连部20b之间的装置隔离区域14上的伪栅极互连部38b电浮动。形成在附图中栅极互连部20c的右侧上的装置隔离区域14上的伪栅极互连部38d电浮动。
因此，形成了根据本实施例的半导体装置。
如上所述，多个单位单元6a-6c可以彼此相邻地布置。
在本实施例中，也以根据上文中参照图24到图26D描述的第五实施例的半导体装置中相同的方式形成了去耦电容。因此，在本实施例中，也没有必要与单位单元6a-6c分离地提供具有大相对面积的去耦电容。当这种去耦电容被设置为从单位单元6a-6c分离时，形成这种去耦电容所需的面积可以较小。因此，根据本实施例，也可以减小半导体装置的尺寸。
在本实施例中，定位在晶体管34a-34c、36a-36c的漏极区域28D1-28D3、32D1-32D3那一侧上的伪栅极互连部38b、38d电浮动。因此，防止了连接到漏极区域28D1-28D3、32D1-32D3的导体插头44b、44d、44e、44g、44i、44l与伪栅极互连部38b、38d电容耦合。因此，在本实施例中，也可以防止与漏极28D1-28D3、32D1-32D3连接的信号线50c、50d、50e中的信号延迟。
[i]第九实施例
将会参照图34描述根据第九实施例的半导体装置。图34是根据本实施例的半导体装置的平面图。为了避免重复以及简化本说明，本实施例中与图1到图33中示出的根据第一到第八实施例的半导体装置及其制造方法相同的构成构件由相同的附图标记表示。
根据本实施例的半导体装置包括彼此相邻布置的多个单位单元6a-6c，并且伪栅极电极38e、38g、38i、38k和伪栅极电极38f、38h、38j、38l彼此分离。
在附图中的PMOS晶体管34a的栅极电极21a的左侧的装置区域12a中，形成了延伸源极/漏极结构的源极区域28S1。在附图的在PMOS晶体管34a的栅极电极21a的右侧上的装置区域12a中，形成了延伸源极/漏极结构的漏极区域28D1。
在附图中的NMOS晶体管36a的栅极电极21b的左侧的装置区域12b中，形成了延伸源极/漏极结构的漏极区域32D1。在附图的在NMOS晶体管36s的栅极电极21b的右侧上的装置区域12b中，形成了延伸源极/漏极结构的源极区域32S1。
在附图中的PMOS晶体管34b的栅极电极21c的左侧的装置区域12c中，形成了延伸源极/漏极结构的漏极区域28D2。在附图的在PMOS晶体管34b的栅极电极21c的右侧上的装置区域12c中，形成了延伸源极/漏极结构的源极区域28S2。
在附图中的NMOS晶体管36b的栅极电极21d的左侧的装置区域12d中，形成了延伸源极/漏极结构的源极区域32S2。在NMOS晶体管36b的栅极电极21d的右侧上的装置区域12d中，形成了延伸源极/漏极结构的漏极区域32D2。
在附图中的PMOS晶体管34c的栅极电极21e的左侧的装置区域12e中，形成了延伸源极/漏极结构的源极区域28S3。在附图的在PMOS晶体管34c的栅极电极21e的右侧上的装置区域12e中，形成了延伸源极/漏极结构的漏极区域28D3。
在附图中的NMOS晶体管36c的栅极电极21f的左侧的装置区域12f中，形成了延伸源极/漏极结构的漏极区域32D3。在NMOS晶体管36c的栅极电极21f的右侧上的装置区域12f中，形成了延伸源极/漏极结构的漏极区域28S3。
如上所述，在本实施例中，在附图中PMOS晶体管34a的源极区域28S1定位在栅极电极21a的左侧，并且在附图中NMOS晶体管36a的源极区域32S1定位在栅极电极21b的右侧。在附图中PMOS晶体管34a的漏极区域28D1定位在栅极电极21a的右侧，但是在附图中NMOS晶体管36a的漏极区域32D1定位在栅极电极21b的左侧。
在本实施例中，在附图中PMOS晶体管34b的源极区域28S2定位在栅极电极21c的左侧，并且在附图中NMOS晶体管36b的源极区域32S2定位在栅极电极21d的右侧。在附图中PMOS晶体管34b的漏极区域28D2定位在栅极电极21c的右侧，但是在附图中NMOS晶体管36b的漏极区域32D2定位在栅极电极21d的左侧。
在本实施例中，在附图中PMOS晶体管34c的源极区域28S3定位在栅极电极21e的左侧，并且在附图中NMOS晶体管36c的源极区域32S3定位在栅极电极21f的右侧。在附图中PMOS晶体管34c的漏极区域28D3定位在栅极电极21e的右侧，但是在附图中NMOS晶体管36c的漏极区域32D3定位在栅极电极21f的左侧。
在附图中装置区域12a的左侧上的装置隔离区域14上，伪栅极电极38a形成为与PMOS晶体管34a的栅极电极21a平行。在附图中装置区域12b的左侧上的装置隔离区域14上，伪栅极电极38f形成为与NMOS晶体管36a的栅极电极21b平行。
在装置区域12a与装置区域12c之间的装置隔离区域14上，伪栅极电极38g形成为与栅极电极21a、21c平行。在附图中装置区域12b与装置区域12d之间的装置隔离区域14上，伪栅极电极38h形成为与栅极电极12b、21d平行。
在装置区域12c与装置区域12e之间的装置隔离区域14上，伪栅极电极38i形成为与栅极电极21c、21e平行。在附图中装置区域12d与装置区域12f之间的装置隔离区域14上，伪栅极电极38j形成为与栅极电极12d、21f平行。
在附图中装置区域12e的右侧上的装置隔离区域14上，伪栅极电极38k(伪栅极电极、伪栅极图案、伪图案、图案)形成为与栅极电极21平行。在附图中装置区域12f的右侧上的装置隔离区域14上，伪栅极电极38l(伪栅极电极、伪栅极图案、伪图案、图案)形成为与NMOS晶体管36c的栅极电极21f平行。
伪栅极电极38e和伪栅极电极38f彼此分离。伪栅极电极38g和伪栅极电极38h彼此分离。伪栅极电极38i和伪栅极电极38j彼此分离。伪栅极电极38k和伪栅极电极38l彼此分离。
在夹层绝缘膜40中，埋入连接到PMOS晶体管34a的源极区域28S1的导体插头44a。在夹层绝缘膜40中，埋入连接到PMOS晶体管34a的漏极区域28D1的导体插头44b。在夹层绝缘膜40中，埋入连接到NMOS晶体管36a的漏极区域32D1的导体插头44c。在夹层绝缘膜40中，埋入连接到NMOS晶体管36a的源极区域32S1的导体插头44d。
在夹层绝缘膜40中，埋入连接到PMOS晶体管34b的漏极区域28D2的导体插头44e。在夹层绝缘膜40中，埋入连接到PMOS晶体管34b的源极区域28S2的导体插头44f。在夹层绝缘膜40中，埋入连接到NMOS晶体管36b的源极区域32S2的导体插头44g。在夹层绝缘膜40中，埋入连接到NMOS晶体管36b的漏极区域32D2的导体插头44h。
在夹层绝缘膜40中，埋入连接到PMOS晶体管34c的源极区域28S3的导体插头44i。在夹层绝缘膜40中，埋入连接到PMOS晶体管34c的漏极区域28D3的导体插头44j。在夹层绝缘膜40中，埋入连接到NMOS晶体管36c的漏极区域32D3的导体插头44k。在夹层绝缘膜40中，埋入连接到NMOS晶体管36c的源极区域32S3的导体插头44l。
在夹层绝缘膜40中，埋入连接到伪栅极电极38e的导体插头44m。在夹层绝缘膜40中，埋入连接到伪栅极电极38h的导体插头44n。在夹层绝缘膜40中，埋入连接到伪栅极电极38i的导体插头44o。在夹层绝缘膜40中，埋入连接到伪栅极电极38l的导体插头44p。
在夹层绝缘膜40中，埋入连接到在PMOS晶体管形成区域2与NMOS晶体管形成区域4之间的边界附近的栅极互连部20a的导体插头44q。在夹层绝缘膜40中，埋入连接到在PMOS晶体管形成区域2与NMOS晶体管形成区域4之间的边界附近的栅极互连部20b的导体插头44r。在夹层绝缘膜40中，埋入连接到在PMOS晶体管形成区域2与NMOS晶体管形成区域4之间的边界附近的栅极互连部20c的导体插头44s。
电源线50a经由导体插头44a电连接到PMOS晶体管34a的源极区域28S1。电源线50a经由导体插头44f电连接到PMOS晶体管34b的源极区域28S2。电源线50a经由导体插头44i电连接到PMOS晶体管34c的源极区域28S3。电源线50a经由导体插头44n电连接到伪栅极电极38h。电源线50a经由导体插头44p电连接到伪栅极电极38l。电源线50a的一部分形成为与伪栅极电极38e、38i平行。电源线50a的另一部分与伪栅极电极38e、39i交叉。电源线50a例如连接到电源电势VDD。
接地线50b经由导体插头44d电连接到NMOS晶体管36a的源极区域32S1。接地线50b经由导体插头44g电连接到NMOS晶体管36b的源极区域32S2。接地线50b经由导体插头44l电连接到NMOS晶体管36c的源极区域32S3。接地线50b经由导体插头44m电连接到伪栅极电极38e。接地线50b经由导体插头44o电连接到伪栅极电极38i。接地线50b连接到例如接地电势VSS。
信号线50c经由导体插头44b电连接到PMOS晶体管34a的漏极区域28D1，并且经由导体插头44c电连接到NMOS晶体管36a的漏极区域32D1。
信号线50d经由导体插头44e电连接到PMOS晶体管34b的漏极区域28D2，并且经由导体插头44h电连接到NMOS晶体管36b的漏极区域32D2。
信号线50e经由导体插头44j电连接到PMOS晶体管34c的漏极区域28D3，并且经由导体插头44k电连接到NMOS晶体管36c的漏极区域32D3。
形成在装置区域12a与装置区域12c之间的装置隔离区域14上的伪栅极电极38g电浮动。形成在附图中装置区域12b的左侧上的装置隔离区域14上的伪栅极电极38f电浮动。形成在装置区域12d与装置区域12f之间的装置隔离区域14上的伪栅极电极38j电浮动。形成在附图中装置区域12e的右侧上的装置隔离区域14上的伪栅极电极38k电浮动。
因此，形成了根据本实施例的半导体装置。
如上所述，多个单位单元6a-6c可以彼此相邻地布置。
在本实施例中，也以根据上文中参照图30到图32D描述的第七实施例的半导体装置中相同的方式形成了去耦电容。因此，在本实施例中，也没有必要与单位单元6a-6c分离地提供具有大相对面积的去耦电容。当这种去耦电容被设置为从单位单元6a-6c分离时，形成这种去耦电容所需的面积可以较小。因此，根据本实施例，也可以减小半导体装置的尺寸。
[修改实施例]
本发明不局限于上述实施例并且可以包括其他各种修改。
例如，在上述实施例中，描述了单位单元6、6a-6c是CMOS逆变器电路的情况。单位单元6、6a-6c不局限于CMOS逆变器电路。单位单元6、6a-6c可以例如是NAND电路、NOR电路等。
在上述实施例中，PMOS晶体管34的栅极宽度与NMOS晶体管36的栅极宽度相同。PMOS晶体管34的栅极宽度与NMOS晶体管36的栅极宽度可以彼此不同，例如，PMOS晶体管34的栅极宽度可以大于NMOS晶体管36的栅极宽度。在此情况下，连接到PMOS晶体管34的源极/漏极区域28S、28D的导体插头44a、44b的数目可以大于连接到NMOS晶体管36的源极/漏极区域32S、32D的导体插头44c、44d的数目。在此情况下，优选的在连接到PMOS晶体管34的源极区域28S的导体插头44a与伪栅极电极38a之间形成去耦电容。
在本实施例中，通过使用与源极区域相邻的伪栅极电极形成去耦电容，伪栅极电极并不是必要的。去耦电容可以通过适当地使用与源极区域相邻的图案来形成。
这里所列举的所有示例以及有条件的语言都是为了教育目的，以帮助读者理解有本发明对于本领域贡献的发明和概念，并且不是被理解为局限于这些具体列举的示例和条件，并且说明书中这些示例的组织也不涉及表示本发明的优势和劣势。虽然已经具体描述了本发明的实施例，但是应当理解，可以在不背离本发明的精神和范围的情况下进行各种改变、替换和修改。

Claims (12)

1.一种半导体装置，包括：
第一装置区域，其形成在半导体衬底中并且由装置隔离区域限定；
第一导电样式的第一晶体管，其包括形成在所述第一装置区域上的第一栅极电极、在所述第一栅极电极的第一侧上形成在所述第一装置区域中的第一源极区域、以及在所述第一栅极区域的第二侧上形成在所述第一装置区域中的第一漏极区域；
第一图案，其在所述第一栅极电极的第一侧上形成在所述装置隔离区域上，并与所述第一栅极电极平行；
绝缘区域，其形成在所述半导体衬底上方，并覆盖所述第一晶体管和所述第一图案；以及
第一导体插头，其埋入到第一接触孔中以向下到达所述第一源极区域，
其中，所述第一导体插头电连接到接地线和电源线中的一者，并且所述第一图案电连接到所述接地线和所述电源线中的另一者。
2.根据权利要求1所述的半导体装置，其还包括：
第二图案，其在所述第一栅极电极的第二侧上形成在所述装置隔离区域上，并与所述第一栅极电极平行；以及
第二导体插头，其埋入到第二接触孔中以向下到达所述第一漏极区域，其中，
所述第二导体插头电连接到信号线，并且
所述第二图案电浮动。
3.根据权利要求2所述的半导体装置，其还包括：
第二装置区域，其形成在所述第二图案的第二侧上并且由所述装置隔离区域限定；
第一导电样式的第二晶体管，其包括形成在所述第二装置区域上并与所述第二图案平行的第二栅极电极、在所述第二栅极电极的第一侧上形成在所述第二装置区域中的第二漏极区域、以及在所述第二栅极区域的第二侧上形成在所述第二装置区域中的第二源极区域；
第三图案，其在所述第二栅极电极的第二侧上形成在所述装置隔离区域上，并与所述第二栅极电极平行；以及
第三导体插头，其埋入到第三接触孔中以向下到达所述第二源极区域，其中，
所述第三导体插头电连接到所述接地线和所述电源线中的一者，并且
所述第三图案电连接到所述接地线和所述电源线中的另一者。
4.根据权利要求2所述的半导体装置，其还包括：
第二装置区域，其形成在所述第二图案的第二侧上并且由所述装置隔离区域限定；
第二导电样式的第二晶体管，所述第二导电样式与所述第一导电样式相反，所述第二晶体管包括形成在所述第二装置区域上并与所述第二图案平行的第二栅极电极、在所述第二栅极电极的第一侧上形成在所述第二装置区域中的第二漏极区域、以及在所述第二栅极区域的第二侧上形成在所述第二装置区域中的第二源极区域；
第三图案，其在所述第二栅极电极的第二侧上形成在所述装置隔离区域上，并与所述第二栅极电极平行；
第三导体插头，其埋入到第三接触孔中以向下到达所述第二源极区域，其中，
所述第三导体插头电连接到所述接地线和所述电源线中的所述另一者，并且
所述第三图案电连接到所述接地线和所述电源线中的所述一者。
5.根据权利要求1所述的半导体装置，其还包括：
第二装置区域，其形成为与所述第一装置区域沿着所述第一栅极电极的纵向分离并且由所述装置隔离区域限定；
第二导电样式的第二晶体管，所述第二导电样式与所述第一导电样式相反，所述第二晶体管包括形成在所述第二装置区域上的第二栅极电极、在所述第二栅极电极的第一侧上形成在所述第二装置区域中的第二漏极区域、以及在所述第二栅极区域的第二侧上形成在所述第二装置区域中的第二源极区域；
第二图案，其在所述第二栅极电极的第二侧上形成在所述装置隔离区域上，并与所述第二栅极电极平行；以及
第二导体插头，其埋入到第二接触孔中以向下到达所述第二源极区域，其中
所述第二导体插头电连接到所述接地线和所述电源线中的所述另一者，并且
所述第二图案电连接到所述接地线和所述电源线中的所述一者。
6.根据权利要求5所述的半导体装置，其还包括：
第三图案，其在所述第一栅极电极的第二侧上形成在所述装置隔离区域上，并与所述第一栅极电极平行；
第四图案，其在所述第二栅极电极的第一侧上形成在所述装置隔离区域上，并与所述第二栅极电极平行；
第三导体插头，其埋入到第三接触孔中以向下到达所述第一漏极区域，以及
第四导体插头，其埋入到第四接触孔中以向下到达所述第二漏极区域，其中，
所述第三图案和所述第四图案电浮动。
7.根据权利要求6所述的半导体装置，其还包括：
第三装置区域，其形成在所述第三图案的第二侧上并且由所述装置隔离区域限定；
第一导电样式的第三晶体管，其包括形成在所述第三装置区域上并与所述第三图案平行的第三栅极电极、在所述第三栅极电极的第一侧上形成在所述第三装置区域中的第三漏极区域、以及在所述第三栅极区域的第二侧上形成在所述第三装置区域中的第三源极区域；
第五图案，其在所述第三栅极电极的第二侧上形成在所述装置隔离区域上，并与所述第三栅极电极平行；
第五导体插头，其埋入到第五接触孔中以向下到达所述第三源极区域，其中，
所述第五导体插头电连接到所述接地线和所述电源线中的所述一者，并且
所述第五图案电连接到所述接地线和所述电源线中的所述另一者。
8.根据权利要求7所述的半导体装置，其还包括：
第四装置区域，其形成为与所述第三装置区域沿着所述第三栅极电极的纵向分离并且由所述装置隔离区域限定；
第二导电样式的第四晶体管，其包括形成在所述第四装置区域上的第四栅极电极、在所述第四栅极电极的第一侧上形成在所述第四装置区域中的第四源极区域、以及在所述第四栅极区域的第二侧上形成在所述第四装置区域中的第四漏极区域；
第六图案，其在所述第四栅极电极的第二侧上形成在所述装置隔离区域上，并与所述第四栅极电极平行；以及
第四导体插头，其埋入到第四接触孔中以向下到达所述第四源极区域，其中
所述第四导体插头电连接到所述接地线和所述电源线中的所述另一者，并且
所述第六图案电浮动。
9.根据权利要求5所述的半导体装置，其中，
所述第一栅极电极是穿过所述第一装置区域和所述第二装置区域的第一栅极互连部的一部分，
所述第二栅极电极是所述第一栅极互连部的另一部分，
所述第三图案定位在所述第二图案的延长线上，并且
所述第四图案定位在所述第一图案的延长线上。
10.根据权利要求8所述的半导体装置，其中，
所述第三栅极电极是穿过所述第三装置区域和所述第四装置区域的第二栅极互连部的一部分，
所述第四栅极电极是所述第二栅极互连部的另一部分，并且，
所述第六图案定位在所述第五图案的延长线上。
11.根据权利要求1所述的半导体装置，其中，
所述第一晶体管是N沟道型晶体管，
所述第一导体插头电连接到所述接地线，并且
所述第一图案电连接到所述电源线。
12.根据权利要求1所述的半导体装置，其还包括：
所述第一晶体管是P沟道型晶体管，
所述第一导体插头电连接到所述电源线，并且
所述第一图案电连接到所述接地线。
CN2012100488162A 2011-03-01 2012-02-27 半导体装置 Pending CN102655147A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011043738A JP5614333B2 (ja) 2011-03-01 2011-03-01 半導体装置
JP2011-043738 2011-03-01

Publications (1)

Publication Number Publication Date
CN102655147A true CN102655147A (zh) 2012-09-05

Family

ID=46730745

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2012100488162A Pending CN102655147A (zh) 2011-03-01 2012-02-27 半导体装置

Country Status (3)

Country Link
US (1) US20120223392A1 (zh)
JP (1) JP5614333B2 (zh)
CN (1) CN102655147A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107134477A (zh) * 2016-02-27 2017-09-05 台湾积体电路制造股份有限公司 半导体器件

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9142630B2 (en) * 2012-07-25 2015-09-22 Taiwan Semiconductor Manufacturing Co. Limited Device performance enhancement
US9064725B2 (en) 2012-12-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with embedded MOS varactor and method of making same
US10361195B2 (en) * 2014-09-04 2019-07-23 Samsung Electronics Co., Ltd. Semiconductor device with an isolation gate and method of forming
CN107564953B (zh) 2016-07-01 2021-07-30 中芯国际集成电路制造(上海)有限公司 变容晶体管及其制造方法
JP7234568B2 (ja) * 2018-10-23 2023-03-08 ユナイテッド・セミコンダクター・ジャパン株式会社 半導体装置及びその製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1283308A (zh) * 1997-12-26 2001-02-07 株式会社日立制作所 半导体集成电路
CN1503375A (zh) * 2002-11-21 2004-06-09 松下电器产业株式会社 半导体装置
US20050116268A1 (en) * 2003-04-12 2005-06-02 Sony Corporation Semiconductor device
US20070252230A1 (en) * 2006-04-28 2007-11-01 International Business Machines Corporation Cmos structures and methods for improving yield
CN101615614A (zh) * 2008-06-23 2009-12-30 台湾积体电路制造股份有限公司 集成电路结构

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4851892A (en) * 1987-09-08 1989-07-25 Motorola, Inc. Standard cell array having fake gate for isolating devices from supply voltages
JP2008078331A (ja) * 2006-09-20 2008-04-03 Renesas Technology Corp 半導体装置
JP5064321B2 (ja) * 2008-07-09 2012-10-31 パナソニック株式会社 半導体装置
US7919792B2 (en) * 2008-12-18 2011-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell architecture and methods with variable design rules
US8217469B2 (en) * 2009-12-11 2012-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Contact implement structure for high density design

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1283308A (zh) * 1997-12-26 2001-02-07 株式会社日立制作所 半导体集成电路
CN1503375A (zh) * 2002-11-21 2004-06-09 松下电器产业株式会社 半导体装置
US20050116268A1 (en) * 2003-04-12 2005-06-02 Sony Corporation Semiconductor device
US20070252230A1 (en) * 2006-04-28 2007-11-01 International Business Machines Corporation Cmos structures and methods for improving yield
CN101615614A (zh) * 2008-06-23 2009-12-30 台湾积体电路制造股份有限公司 集成电路结构

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107134477A (zh) * 2016-02-27 2017-09-05 台湾积体电路制造股份有限公司 半导体器件
US10515947B2 (en) 2016-02-27 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Decoupling capacitor
US10978449B2 (en) 2016-02-27 2021-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Decoupling capacitor
US11817452B2 (en) 2016-02-27 2023-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming decoupling capacitors between the interposing conductors and the multiple gates

Also Published As

Publication number Publication date
JP5614333B2 (ja) 2014-10-29
JP2012182277A (ja) 2012-09-20
US20120223392A1 (en) 2012-09-06

Similar Documents

Publication Publication Date Title
CN102655147A (zh) 半导体装置
US10038090B2 (en) Power MOSFETs and methods for forming the same
KR101517679B1 (ko) 임베딩된 ｍｏｓ 버랙터를 갖는 ｆｉｎｆｅｔ 및 그 제조 방법
US8026131B2 (en) SOI radio frequency switch for reducing high frequency harmonics
US8866226B2 (en) SOI radio frequency switch with enhanced electrical isolation
US20100201440A1 (en) Soi radio frequency switch with reduced signal distortion
WO2007031395A1 (en) Integration of a mim capacitor over a metal gate or silicide with high-k dielectric materials
US7414289B2 (en) SOI Device with charging protection and methods of making same
US9472512B1 (en) Integrated circuits with contacts through a buried oxide layer and methods of producing the same
US9064868B2 (en) Advanced faraday shield for a semiconductor device
CN103548125A (zh) 半导体装置的制造方法以及半导体装置
CN101552292B (zh) 半导体器件及其制造方法
WO2011050043A2 (en) Power transistor with improved high-side operating characteristics and reduced resistance and related apparatus and method
US7465639B1 (en) Method for fabricating an SOI device
US10347733B2 (en) Radiofrequency switch device and manufacturing method thereof
US20130175617A1 (en) Semiconductor Device With an Oversized Local Contact as a Faraday Shield
US8124512B2 (en) Methods of forming integrated circuit devices having different gate electrode cross sections
CN113241345B (zh) 半导体器件结构及其形成方法
JP6115243B2 (ja) 半導体装置及び半導体装置の製造方法
US20210376145A1 (en) Ldmos device and manufacturing method thereof
EP1456888B1 (en) Electrically programmed mos transistor source/drain series resistance
US11329128B2 (en) High voltage device with gate extensions
CN102779850B (zh) 沟渠式金属氧化物半导体结构及其形成方法
CN113224168B (zh) 半导体器件及其制造方法
EP3859777B1 (en) Semiconductor structure with an air gap

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SUOSI FUTURE CO., LTD.

Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR CO., LTD.

Effective date: 20150601

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20150601

Address after: Kanagawa

Applicant after: Co., Ltd. Suo Si future

Address before: Kanagawa

Applicant before: Fujitsu Semiconductor Co., Ltd.

C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20120905