CN101615614A - 集成电路结构 - Google Patents

集成电路结构 Download PDF

Info

Publication number
CN101615614A
CN101615614A CN200910136805A CN200910136805A CN101615614A CN 101615614 A CN101615614 A CN 101615614A CN 200910136805 A CN200910136805 A CN 200910136805A CN 200910136805 A CN200910136805 A CN 200910136805A CN 101615614 A CN101615614 A CN 101615614A
Authority
CN
China
Prior art keywords
lead
transistor
gate electrode
tie point
active area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200910136805A
Other languages
English (en)
Other versions
CN101615614B (zh
Inventor
田丽钧
鲁立忠
侯永清
戴春晖
郭大鹏
陈胜兴
李秉中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN101615614A publication Critical patent/CN101615614A/zh
Application granted granted Critical
Publication of CN101615614B publication Critical patent/CN101615614B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种集成电路结构，包括具有第一栅电极、第一源极与第一漏极的p型金属氧化物半导体晶体管以及具有第二源极、第二漏极与第二栅电极的n型金属氧化物半导体晶体管，其中第二栅电极与第一栅电极为栅电极导线的一部分。于p型金属氧化物半导体晶体管与n型金属氧化物半导体晶体管之间未设置有其他晶体管。上述集成电路结构还包括电源导线，连接第一源极；接地导线，连接第二源极；以及内连接点，电性连接于栅电极导线，其中内连接点位于包括PMOS晶体管、NMOS晶体管与介于PMOS晶体管以及NMOS晶体管间区域的金属氧化物半导体对区域的外侧部，且其中栅电极导线位于区域上的该部为大体笔直。本发明可改善栅电极导线的线宽均匀度等。

Description

集成电路结构
技术领域
本发明涉及集成电路，尤其涉及集成电路布局(layout)的最佳化。
背景技术
随着集成电路尺寸持续的缩减，集成电路装置变的更集成化，并且其应用了众多限制性的设计规范(design rule)，其关于布局设计(layout design)的主要限制。对于集成电路内通常采用的标准单元(standard cell)而言，这些限制性的设计规范造成了芯片使用区域的增加、自动配置与配线(auto placementand route)困难度的增加以及违反设计规范检验时等情形。
通常为了遵守限制性的设计规范，可采用以下几种方法，包括增加单元的区域以避免违反设计规范、采用更多的金属绕线以最小化设计规范的违反情形、增加芯片区域内的使用率以解决自动配置与配线问题、牺牲多晶硅的临界尺寸(critical dimension，CD)控制以降低第二金属化层(metallization layer2，M2)的使用率以及降低部分晶体管的尺寸至其期望值以降低第二金属化层内的使用率。
为了解释前述问题，图1A部分示出了一公知栅阵列装置(gate arraydevice)的布局情形，其包括了形成具有扩散区11B的p型金属氧化物半导体晶体管(下称PMOS晶体管)以及具有扩散区12B的n型金属氧化物半导体晶体管(NMOS晶体管)的多晶硅导线102。值得注意的是多晶硅导线102是扭曲的设置而具有数个转折。于小尺寸集成电路装置中，特别是于45纳米或以下的集成电路装置中，如此扭曲设置的多晶硅导线将造成临界尺寸的变化情形。另外，起因于设计规范的限制，如此转折的多晶硅导线也需要较多的芯片区域，以于这些多晶硅导线102之间以及各多晶硅导线102与其邻近元件之间形成适当空间。
图1B示出了一标准单元的公知布局情形，在此标准单元包括了内部连接于NMOS晶体管204的PMOS晶体管202。多晶硅栅极210则延伸于有源区206与208之上。内连接点212则位于PMOS晶体管202与NMOS晶体管204之间，且连接于多晶硅栅极210。金属导线214则内部连接了PMOS晶体管202的漏极与NMOS晶体管204的漏极。如图1所示的标准单元于极小型集成电路的应用时遭遇以下缺点。由于内连接点212与金属导线214紧邻地设置。因此对于极小型集成电路而言，介于内连接点212与金属导线214之间的距离逐渐变小，因此使得其布局情形违反了限制性的设计规范。另外，于多晶硅栅极210连接于内连接点212位置处的部分需要较其直接位于有源区206与208上的部分为宽，因此负面地影响了多晶硅栅极210的线宽均匀度。用于改善前述问题的其他方法包括将内连接点212偏移地设置于较左方之处(此法也称为多晶硅突出物法，poly jog)，或可将PMOS晶体管202与NMOS晶体管204的漏极的连接情形改由通过包括第二金属化层或更高层的金属化层而达成，因此金属导线214可不位于内连接点212所在的同一金属化层内。然而，上述方法(如多晶硅突出物法)要不是违反了其他设计规范，就是造成了不期望的第二金属化层使用率的提升。因此便需要新颖方法以解决前述问题。
发明内容
有鉴于此，本发明提供了新颖的集成电路结构，以解决前述公知问题。
依据一实施例，本发明提供了一种集成电路结构，包括：
一p型金属氧化物半导体(PMOS)晶体管，以及一n型金属氧化物半导体(NMOS)晶体管。该p型金属氧化物半导体(PMOS)晶体管包括：一第一栅电极；一第一源极；以及一第一漏极，而该n型金属氧化物半导体(NMOS)晶体管，包括：一第二栅电极，其中该第二栅电极与该第一栅电极为一栅电极导线的一部分；一第二源极；以及一第二漏极。于该p型金属氧化物半导体晶体管与该n型金属氧化物半导体晶体管之间未设置有其他晶体管。
上述集成电路结构还包括：一电源导线，连接该第一源极；一接地导线，连接该第二源极；以及一内连接点，电性连接于该栅电极导线。该内连接点位于包括该PMOS晶体管、该NMOS晶体管与介于该PMOS晶体管以及该NMOS晶体管间一区域的一金属氧化物半导体(MOS)对区域的一外侧部。该栅电极导线位于该MOS对区域上的该部为大体笔直。
依据另一实施例，本发明提供了一种集成电路结构，包括：
一单元，包括：一第一有源区；一第二有源区，邻近该第一有源区，且于该第二有源区与该第一有源区之间未设置有其他有源区；以及一栅电极导线，位于该第一有源区与该第二有源区上，以分别形成一p型金属氧化物半导体(PMOS)晶体管以及一n型金属氧化物半导体(NMOS)晶体管。该PMOS晶体管与该NMOS晶体管于其栅长方向上大体相互平行，而于直接位于该PMOS晶体管与该NMOS晶体管的一区域上以及于该PMOS晶体管与该NMOS晶体管间的一区域上的该栅电极导线为大体笔直具有大体均匀的线宽。
上述集成电路结构还包括：一金属导线，内部连接该PMOS晶体管的一第一漏极与该NMOS晶体管的一第二漏极，其中该金属导线大体平行于该栅电极导线；一电源导线，具有重叠于该第一有源区上的至少一部分，其中该电源导线与该PMOS晶体管的一第一源极电性相连接；一接地导线，具有重叠于该第二有源区上的至少一部分，其中该接地导线与该NMOS晶体管的一第二源极电性相连接；一第一接触插拴，垂直地重叠且电性连接于该栅电极导线，其中该第一有源区与该第二有源区其中之一水平地位于该第一接触插拴与该第一有源区与该第二有源区的另一之间。
依据又一实施例，本发明提供了一种集成电路结构，包括：
一PMOS晶体管与邻近该PMOS晶体管的一NMOS晶体管。该PMOS晶体管与该NMOS晶体管于其栅长方向上大体相互平行。于该PMOS晶体管与该NMOS晶体管之间大体未设置有有源区。该集成电路结构还包括：一栅电极导线，其中该栅电极导线的一第一部与一第二部分别形成了该PMOS晶体管与该NMOS晶体管的栅极，且其中该PMOS晶体管包括一第一源极与一第一漏极，而该NMOS晶体管包括一第二源极与一第二漏极。该集成电路还包括：一金属导线，内部连接该PMOS晶体管的一第一漏极与该NMOS晶体管的一第二漏极；一第一接触插拴直接地位于该第一源极之上且与之相连接；一第二接触插拴直接地位于该第二源极之上且与之相连接；以及一第三接触插拴重叠且电性地连接于该栅电极导线。该第一接触插拴与该第二接触插拴之一水平地位于该第三接触插拴与该第一接触插拴与该第二接触插拴的另一者之间。
依据另一实施例，本发明提供了一种集成电路结构，包括：
一第一单元与一第二单元。该第一单元包括：一第一导线，用于提供一电源，且该第一导线耦接于一第一晶体管的一源极；一第二导线，用于提供接地之用，且该第二导线耦接于一第二晶体管的一源极；以及一第一内连接点，通过一第一接触插拴而耦接于该第一单元的一第一共同内连层。该第一内连接点未设置于该第一导线与该第二导线之间。该第一共同内连层形成了该第一晶体管与该第二晶体管的栅电极。该第二单元邻近该第一单元且具有大体镜像于该第一单元的布局情形。该第二单元包括：一第三导线，用于提供一电源，且该第三导线耦接于一第三晶体管的一源极；一第四导线，用于提供接地之用，且该第四导线耦接于一第四晶体管的一源极；以及一第二内连接点，通过一第二接触插拴而耦接于该第二单元的一第二共同内连层，其中该第二内连接点未设置于该第三导线与该第四导线之间。该第一内连接点与该第二内连接点设置于该第一导线与该第三导线之间或该第二导线与该第四导线之间。
本发明具有以下数个优点，可改善栅电极导线的线宽均匀度，速度较具有位于PMOS晶体管与NMOS晶体管间内连接点的公知布局情形快了约6.5％至8.1％，另外，本发明具有优点：降低第二金属化层内使用率，简化设置与绕线情形，且使得电源导线的布局更具有弹性。
为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合所附图示，作详细说明如下：
附图说明
图1A与图1B显示了公知布局情形，其包括了相连接的PMOS晶体管与NMOS晶体管；
图2与图3显示了依据本发明不同实施例的布局情形，其中包括PMOS晶体管与NMOS晶体管的一单元内的内连接点形成于PMOS晶体管与NMOS晶体管的外侧；
图4A～图6显示了依据本发明不同实施例的布局情形，其包括两相邻的单元而这些单元则分别包括了一PMOS晶体管与一NMOS晶体管；
图7显示了依据本发明的一实施例，其中栅电极导线采用了金属材料；
图8显示了依据本发明一实施例的反向器的布局情形；
图9显示了依据本发明一实施例的与非栅存储单元的布局情形；
图10A为一示意图，显示了依据本发明一实施例的扫描型电子显微镜照片所重制而成的一栅电极导线，其中此栅电极导线具有大体均匀的一线宽；以及
图10B为一示意图，依据本发明一实施例的扫描型电子显微镜照片所重制而成的一栅电极导线，其中该栅电极导线的一线宽具有显著的变化情形。
其中，附图标记说明如下：
11B、12B～扩散区；
18～单元C1的边界；
19～n阱区；
20～PMOS晶体管；
22～有源区；
22_B1、22_B2～有源区的边界；
24～接触插拴；
26～漏极；
28～源极；
30～接触插拴；
40～NMOS晶体管；
42～有源区；
42_B1、42_B2～有源区的边缘；
44～接触插拴；
46～漏极；
48～源极；
50～接触插拴；
60～栅电极导线；
60’～虚设栅电极导线；
62～金属导线；
64～内连接点；
66～接触插拴；
70～N+读取区；
72～P+读取区；
80～突出物；
82～金属材质的栅电极导线；
84～更高层的金属膜层；
86～接触插拴；
102～多晶硅导线；
202～PMOS晶体管；
204～NMOS晶体管；
206、208～有源区；
210～多晶硅栅极；
212～内连接点；
214～金属导线；
C1、C2、C3、C4～单元；
P、P’～虚设栅电极导线60’与栅电极导线60间的间距；
VDD～电源导线；
VDD_B1、VDD_B2～电源导线的边缘；
VSS～接地导线；
VSS_B2～接地导线的边缘；
W1～电源导线的宽度；
W2～接地导线的宽度；
W3、W4、W5～栅电极导线各部的宽度；
W10、W12、W14～栅电极线宽。
具体实施方式
本发明提供了标准单元(standard cell)的新颖布局方法及其最终布局情形。并借由不同的实施例以讨论其中差异。于本发明的不同附图的示出情形中，相同标号代表了相同的元件。于下文中，“水平的”与“水平地”等描述表示了本发明的电路设置于平行于芯片表面的一方向，而关于“垂直”与“垂直地”等描述则表示了其垂直于芯片表面的方向。
图2显示了依据本发明的一实施例，其中示出了单元(cell)C1的一部分。单元C1可为储存于一元件库(cell library)、一输出/输入单元、一埋入型单元、一动态随机存取存储(DRAM)单元、一静态随机存取存储(SRAM)单元、一混合信号电路单元或相似物等的一标准单元的一部分。在此单元C1的边界则以长方形18表示。
单元C1包括了相邻地设置的p型金属氧化物半导体晶体管(下称PMOS晶体管)20与n型金属氧化物半导体晶体管(下称NMOS晶体管)40。于晶体管20与40之间较佳地不会设置有其他的有源区与MOS晶体管。PMOS晶体管20包括位于有源区22之上的栅电极导线60(于下文中也称之为共同内连层)的一部分，其中部分的有源区22则未为栅电极导线60所覆盖但经过p型掺质的重度掺杂而形成了一漏极26与一源极28。有源区22位于n阱区19内。
NMOS晶体管40包括位于有源区42之上的栅电极导线60的一部分，其中部分的有源区42则未为栅电极导线60所覆盖但经过n型掺质的重度掺杂而形成了一漏极46与一源极48。NMOS晶体管40可形成于一p阱区(未显示)内，或者直接形成于一p型基底内。有源区22与42的注入可借由标示为“P+Imp”以及“N+Imp”掩模的使用所形成。通过以上解说，“重度掺杂”的描述指掺杂浓度高于1019/cm3的注入情形。然而，可以理解的是，“重度掺杂”的描述并不以上述情形为限，其可视所应用的技术工艺而采用不同的掺杂浓度。于一实施例中，PMOS晶体管20与NMOS晶体管40的栅极的长度方向(源极-漏极区域)大体相互地平行。借由接触插拴24与44以及金属导线62，PMOS晶体管20的漏极26可与NMOS晶体管40的漏极46相连接。于一实施例中，栅电极导线60与(依其长度方向上)金属导线62相互地平行。
于一实施例中，电源导线(VDD power rail，于图2内标示为VDD)垂直地重叠于接触插拴30上且与之电性地连接。接触插拴30则直接地位于PMOS晶体管20的源极区28上且与之电性地连接。同样地，接地导线(VSS powerrail，于图2内标示为VSS)垂直地重叠于接触插拴50上且与之电性地连接。接触插拴50则直接地位于NMOS晶体管40的源极48上且与之电性地连接。
于一实施例中，电源导线(VDD power rail)具有垂直地位于有源区22上的至少一部分。因此，电源导线的边缘VDD_B1可直接地位于有源区22上。或者，可增加电源导线的宽度W1，使得电源端电源轨道的边缘VDD_B1与有源区22的边界22_B1相重叠。此边缘VDD_B1也可水平地位于边界22_B1与内连接点(interconnection port)64之间。电源导线也可位于第二金属化层(M2)、第三金属化层(M3)、第四金属化层(M4)或更高层的金属化层内。如此，也可存在有一介层物(未显示)以连接第一金属化层(也为位于接触插拴上的最底部的金属化层)内的金属导线与第二金属化层内的金属导线，而此介层物垂直地覆盖且电性连接于导电插拴30。另外，电源导线可具有更大的宽度，以使得其具有部分地且垂直地覆盖(其并不电性连接)于内连接点64的一部分。相同地，电源导线的边缘VDD_B2则可垂直地位于有源区22之上，或重叠于有源区22的边界22_B2之上。或者，边界VDD_B2可延伸至有源区22边缘以外之处。
接地导线(VSS power rail)具有直接地位于有源区42上的至少一部分。同样地，接地导线的边缘VSS_B2可直接地位于有源区42之上。或者，接地导线的边缘VSS_B2可重叠于有源区42的边缘42_B2。接地导线可位于第二金属化层(M2)、第三金属化层(M3)、第四金属化层(M4)或更高层的金属化层内。如此，可存在有一内连物，以连接第一金属化层M1与第二金属化层M2，而介层物垂直地覆盖于接触插拴50且与之电性连接。另一方面，接地导线的边缘VSS_B1可垂直地位于有源区42上，或重叠于有源区42的边界42_B1。或者，边缘VSS_B2可延伸至有源区42边缘以外之处。
由位于第一金属化层M1内由一金属接垫或一金属导线所形成的内连接点64位于由PMOS晶体管20、NMOS晶体管40、PMOS晶体管20及NMOS晶体管40之间区域所定义形成区域以外的一区域内。内连接点64电性连接栅电极导线60。或者，内连接点64可为位于如第二金属化层(M2)、第三金属化层(M3)或相似的其他金属化膜层内的金属接垫或金属导线。如图2所示，于一实施例中，内连接点64位于PMOS晶体管20的侧边。如此，内部连接栅电极导线60以及内连接点64的接触插拴66也位于MOS对区域的外侧且邻近PMOS晶体管20。于如图3所示的另一实施例中，内连接点64与接触插拴66位于MOS对区域的外侧且邻近NMOS晶体管40。
请继续参照图2，可选择性地形成一N+读取(pick-up)区70以作为n阱区19的读取区。于一实施例中，N+读取区70的设置情形为内连接点64水平地位于N+读取区70与电源导线之间，虽然内连接点64、N+读取区70以及电源导线可位于不同的垂直膜层(于剖面形态)。相同地，可选择性形成P+读取区72，且其可直接地形成于p型基底内或于各p阱区内(未显示)，如果存在有p阱区的话。于其他实施例中，读取区70与72可设置于其他位置处，例如是位于各PMOS晶体管20与NMOS晶体管40的左侧或右侧。读取区70与72可位于单元边缘18，使得其可为相邻单元所共享。或者，读取区70与72可整个位于单元C1内。
值得注意的是，借由将内连接点64移至MOS对区域的外侧，因此栅电极导线60可维持大体笔直，其不仅意味着栅电极导线60的其他部分的宽度W3、W4与W5可大体相同，且意味着栅电极导线为大体一直线。至少，为一高图样密度区域的于MOS对区域内，栅电极导线60可较佳地维持大体直线且具有大体均匀的线宽。然而，于本实施例中，连接于接触插拴66的栅电极导线60的部分可较宽，因而形成位于MOS对区域外侧的一突出物(未显示，位于接触插拴66之下)。随着位于MOS对区域外侧以及位于相对低图样密度区域内的突出物设置情形，可因而降低起因于突出物的负面效应。
请参照图3，除了相邻于PMOS晶体管20的设置情形外，内连接点64与接触插拴66也可形成于MOS对区域的外侧且邻近于NMOS晶体管40。如此，内连接点64与接触插拴66可位于接地导线与P+读取区72之间。换句话说，内连接点64与接触插拴66可水平地位于NMOS晶体管40与P+读取区72之间，虽然其可能位于不同的垂直膜层之内。
于集成电路内可重复地设置数个相似于单元C1的单元。图4A显示了包括单元C1与C2的一实施例，其中单元C1与C2具有大体相同于如图2或图3所示的单元C1的结构。在此，单元C2具有单元C1的一镜像对称结构。于一实施例中，单元C1与C2共用了N+读取区70，因而其具有位于单元C1内的一部分以及位于单元C2内的一部分。如图5所示，于其他实施例中，于单元C1与C2边界之间并未形成有读取区70(及/或读取区72)。如此，位于单元C1或C2内的内连接点64与接触插拴66形成于单元C1的有源区22与单元C2的有源区22之间。值得注意的是，如图4A所示，内连接点64形成于分属于单元C1与C2的两电源导线VDD之间且与之邻近，而于任何的内连接点64与任一电源导线之间未设置有接地导线。另外，于图4A与其他实施例中，于单元C1与C2内的电源导线、接地导线位较佳地形成于同一金属化层内，例如形成于第二金属化层(M2)内。单元C1与C2的内连接点64也较佳地位于如第一金属化层(M1)的同一金属化层内。
图4B显示了相似于图4A的一结构，除了内连接点64与接触插拴66形成并相邻于NMOS晶体管40而分PMOS晶体管20。同样地，可于单元C1与C2的边缘处形成有P+读取区72。或者，也可省略而不形成有P+读取区72。值得注意的是，于图4B内内连接点64位于分属于单元C1与C2的两接地导线之间且与之相邻，而于内连接点64与接地导线之间则未形成有任何电源导线。
图6示出了另一实施例，在此单元C1与C1按照同一方向而设置而非镜像地对称与相邻。如此，内连接点64与接触插拴66将设置于单元C1有源区42的与单元C2的有源区22之间且与之相邻。同样地，读取区70与72可形成于相邻于单元C1与C2的边缘，或设置于其他位置。
值得注意的是如前述图示中所讨论的栅电极导线60由多晶硅所形成，其也可采用金属或金属合金所形成。于如图7所示的实施例中，位于下方用于分隔栅电极导线60与下方基板的栅介电层(未显示)可借由高介电常数介电材料所形成，举例来说，其可具有高于3.9的介电常数。由于金属栅电极导线具有相对低的电阻值，因此标准单元的布局情形可更具有弹性。举例来说，突出物(jogs)80可形成于介于单元C1与C2的单元边缘18处，其中突出物80可仅为栅电极导线60的宽于其他部分的一部分。或者，单元C1与C2的栅电极导线60可采用具有重叠且具有相同于MOS对区域部分的其他部分宽度的突出物而无缝地形成内部连接。
另外，金属材质的栅电极导线82可用于电性连接不同的单元，例如单元C3与C4。借由金属材质的栅电极导线的帮忙，更高层的金属膜层84与接触插拴86可还形成了其他的局部内部连接情形。
前述附图中所讨论的实施情形可更应用于其他众多应用之中。图8示出了包括了PMOS晶体管20与NMOS晶体管40的一反向器(inverter)的布局情形。于图8内的相同标号显示了相同于图2与图3内所示的元件。图8中则示出了一虚设栅电极导线60’(dummy gate electrode strip)，其较佳地具有与栅电极导线60大体相同的宽度。同样地，由于栅电极导线60可大体笔直且具有大体均匀的线宽，虚设栅电极导线60’可大体笔直且具有大体均匀的线宽。另外，介于虚设栅电极导线60’与栅电极导线60间的间距P可为相同。
图9示出了一与非栅(NAND)存储单元的布局情形，其也包括了PMOS晶体管20与NMOS晶体管40。在此，内连接点64与接触插拴66形成于电源导线与接地导线的外侧，其相连于PMOS晶体管20与NMOS晶体管40的漏极区。于如图9所示的实施例中，内连接点64与接触插拴66较邻近电源导线。而于其他实施例中，内连接点64与接触插拴66可相似于图3内所示情形而较为接近接地导线。相似于图8，图9也显示了具有大体笔直且具有大体均匀线宽的栅电极导线60，以及也大体笔直具有大体均匀线宽的虚设栅电极导线60’。另外，介于虚设栅电极导线60’与栅电极导线60的间距P’也可相同。
如图8所示的反向器也可相邻于其他反向器，其中两反向器可采用大体相似于图4A、图4B、图5与图6的情形而形成其布局情形。本领域普通技术人员当能了解对应的布局情形可采用本发明的图4A、图4B、图5与图6中所揭示的不同布局情形。同样地，如图9所示的NAND单元也可形成于邻近于其他NAND单元，并使用了大体相同于图4A、图4B、图5与图6的布局情形。
本发明的实施例具有以下数个优点。借由于MOS对区域的外侧布局内连接点，可因而改善了栅电极导线60(请参照图2)的线宽均匀度。图10A为一示意图，其示出了依照一扫描型电子显微镜照片而重制形成的具有大体均匀线宽W10的图示。作为比较之用，如图10B所示的形成于PMOS晶体管与NMOS晶体管之间的内连接点的公知布局中，于线宽W12与W14之间具有显著差异。图10B也显示了依照一扫描型电子显微镜照片而重制形成的示意图。另外，通过模拟结果也显示了本发明的实施例的速度较具有位于PMOS晶体管与NMOS晶体管间内连接点的公知布局情形快了约6.5％至8.1％。另外，本发明的实施例具有优点降低第二金属化层(M2)内使用率，简化设置与绕线情形，且使得电源导线的布局更具有弹性。
虽然本发明已以优选实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (14)

1.一种集成电路结构，包括：
一p型金属氧化物半导体晶体管，即PMOS晶体管，包括：
一第一栅电极；
一第一源极，邻近该第一栅电极；以及
一第一漏极，位于该第一栅电极的一对称侧且邻近该第一栅电极而非该第一源极；
一n型金属氧化物半导体晶体管，即NMOS晶体管，包括：
一第二栅电极，其中该第二栅电极与该第一栅电极为一栅电极导线的一部分；
一第二源极，邻近该第二栅电极；以及
一第二漏极，位于该第二栅极的一对称侧且邻近该第二栅电极而非该第二源极，其中于该p型金属氧化物半导体晶体管与该n型金属氧化物半导体晶体管之间未设置有其他晶体管；
一电源导线，连接该第一源极；
一接地导线，连接该第二源极；以及
一内连接点，电性连接于该栅电极导线，其中该内连接点位于包括该PMOS晶体管、该NMOS晶体管与介于该PMOS晶体管以及该NMOS晶体管间一区域的一金属氧化物半导体对区域的一外侧部，且其中该栅电极导线位于该MOS对区域上的该部为大体笔直。
2.如权利要求1所述的集成电路结构，其中该栅电极导线位于该MOS对区域上的该部具有大体均匀的线宽。
3.如权利要求1所述的集成电路结构，其中该内连接点位于该电源导线的对应侧而非该接地导线的对应侧。
4.如权利要求1所述的集成电路结构，其中该内连接点为于该接地导线的一对应侧而非该电源导线的一对应侧。
5.如权利要求1所述的集成电路结构，其中该电源导线具有直接位于该PMOS晶体管上的至少一部分，而该接地导线具有直接位于该NMOS晶体管上的至少一部分。
6.如权利要求1所述的集成电路结构，还包括：
另一PMOS晶体管；
另一NMOS晶体管，邻近该另一PMOS晶体管，且其间未设置有任何晶体管，其中该另一PMOS晶体管与该另一NMOS晶体管的栅极为另一栅电极导线的一部分；
另一电源导线，连接于该另一PMOS晶体管的一源极；
另一接地导线，连接于该另一NMOS晶体管的一漏极；以及
另一内连接点，电性连接该另一栅电极导线，其中该另一内连接点水平地位于该另一PMOS晶体管与该另PMOS晶体管之间且其间未设置有其他MOS晶体管。
7.如权利要求1所述的集成电路结构，还包括一虚设栅电极导线，平行于该栅电极导线，其中该虚设栅电极导线具有大体均匀的线宽，而其中该大体均匀的线宽大体相等于该栅电极导线的线宽。
8.一种集成电路结构，包括：
一第一单元，包括：
一第一有源区；
一第二有源区，邻近该第一有源区，且于该第二有源区与该第一有源区之间未设置有其他有源区；
一栅电极导线，位于该第一有源区与该第二有源区上，以分别形成一p型金属氧化物半导体晶体管以及一n型金属氧化物半导体晶体管，其中该p型金属氧化物半导体即PMOS晶体管，该n型金属氧化物半导体即NMOS晶体管，该PMOS晶体管与该NMOS晶体管于其栅长方向上大体相互平行，而于直接位于该PMOS晶体管与该NMOS晶体管的一区域上以及于该PMOS晶体管与该NMOS晶体管间的一区域上的该栅电极导线为大体笔直具有大体均匀的线宽；
一金属导线，内部连接该PMOS晶体管的一第一漏极与该NMOS晶体管的一第二漏极，其中该金属导线大体平行于该栅电极导线；
一电源导线，具有重叠于该第一有源区上的至少一部分，其中该电源导线与该PMOS晶体管的一第一源极电性相连接；
一接地导线，具有重叠于该第二有源区上的至少一部分，其中该接地导线与该NMOS晶体管的一第二源极电性相连接；
一第一接触插拴，垂直地重叠且电性连接于该栅电极导线，其中该第一有源区与该第二有源区其中的一水平地位于该第一接触插拴与该第一有源区与该第二有源区的另一之间；以及
一内连接点，具有重叠且电性连接于该第一接触插拴的至少一部分。
9.如权利要求8所述的集成电路结构，还包括：
一第二接触插拴，垂直地重叠且内部连接于该第一源极与该电源导线；以及
一第三接触插拴，垂直地重叠且内部连接于该第二源极与该接地导线。
10.如权利要求8所述的集成电路结构，还包括：
一第二单元，具有大体相同于该第一单元的结构，其中第一单元的边缘大体重叠于该第二单元的边缘，且其中该第一单元的该第一有源区与该第二有源区与第二单元的有源区大体对准于一直线；以及
一读取区，位于该第一单元与该第二单元的边界之间。
11.如权利要求8所述的集成电路结构，其中该PMOS晶体管与该NMOS晶体管为一反向器的一部分或一与非栅存储单元的一部分。
12.一种集成电路结构，包括：
一第一单元，包括：
一第一导线，用于提供一电源，且该第一导线耦接于一第一晶体管的一源极；
一第二导线，用于提供接地之用，且该第二导线耦接于一第二晶体管的一源极；以及
一第一内连接点，通过一第一接触插拴而耦接于该第一单元的一第一共同内连层，其中该第一内连接点未设置于该第一导线与该第二导线之间，且该第一共同内连层形成了该第一晶体管与该第二晶体管的栅电极；以及
一第二单元，邻近该第一单元，其中该第二单元具有大体镜像于该第一单元的布局情形，其中该第二单元包括：
一第三导线，用于提供一电源，且该第三导线耦接于一第三晶体管的一源极；
一第四导线，用于提供接地之用，且该第四导线耦接于一第四晶体管的一源极；以及
一第二内连接点，通过一第二接触插拴而耦接于该第二单元的一第二共同内连层，其中该第二内连接点未设置于该第三导线与该第四导线之间，且其中该第一内连接点与该第二内连接点设置于该第一导线与该第三导线之间或该第二导线与该第四导线之间。
13.如权利要求12所述的集成电路结构，其中该第一导线、该第二导线、该第三导线与该第四导线为于同一金属化层内。
14.如权利要求12所述的集成电路结构，其中该第一内连接点该第二内连接点位于同一金属化层内。
CN2009101368058A 2008-06-23 2009-04-21 集成电路结构 Active CN101615614B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US7493308P 2008-06-23 2008-06-23
US61/074,933 2008-06-23
US12/193,354 US7821039B2 (en) 2008-06-23 2008-08-18 Layout architecture for improving circuit performance
US12/193,354 2008-08-18

Publications (2)

Publication Number Publication Date
CN101615614A true CN101615614A (zh) 2009-12-30
CN101615614B CN101615614B (zh) 2011-06-29

Family

ID=41430308

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009101368058A Active CN101615614B (zh) 2008-06-23 2009-04-21 集成电路结构

Country Status (3)

Country Link
US (1) US7821039B2 (zh)
CN (1) CN101615614B (zh)
TW (1) TWI376787B (zh)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102655147A (zh) * 2011-03-01 2012-09-05 富士通半导体股份有限公司 半导体装置
CN102738218A (zh) * 2011-04-13 2012-10-17 台湾积体电路制造股份有限公司 集成电路及其制造方法
US8928162B2 (en) 2011-03-14 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Sensor with energy-harvesting device
US9312260B2 (en) 2010-05-26 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and manufacturing methods thereof
CN106057807A (zh) * 2015-04-01 2016-10-26 三星电子株式会社 半导体装置
CN106711120A (zh) * 2015-11-17 2017-05-24 三星电子株式会社 具有掩埋电源轨的半导体器件及其制造方法
CN107833881A (zh) * 2016-09-15 2018-03-23 台湾积体电路制造股份有限公司 集成电路和形成集成电路的方法
CN109219883A (zh) * 2016-08-31 2019-01-15 美光科技公司 存储器胞元和存储器阵列
CN110494978A (zh) * 2017-04-14 2019-11-22 高通股份有限公司 采用电耦合源极区和电源轨来放宽相邻mos标准单元之间的源极-漏极端到端间距的金属氧化物半导体(mos)标准单元
US11968821B2 (en) 2017-01-12 2024-04-23 Micron Technology, Inc. Methods used in fabricating integrated circuitry and methods of forming 2T-1C memory cell arrays

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7432179B2 (en) * 2004-12-15 2008-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling gate formation by removing dummy gate structures
US7939384B2 (en) * 2008-12-19 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Eliminating poly uni-direction line-end shortening using second cut
US7947601B2 (en) 2009-03-24 2011-05-24 Micron Technology, Inc. Semiconductor devices and methods for forming patterned radiation blocking on a semiconductor device
US8217469B2 (en) * 2009-12-11 2012-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Contact implement structure for high density design
US8507957B2 (en) * 2011-05-02 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layouts with power rails under bottom metal layer
US9123565B2 (en) 2012-12-31 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Masks formed based on integrated circuit layout design having standard cell that includes extended active region
US9012270B2 (en) * 2013-03-15 2015-04-21 Globalfoundries Inc. Metal layer enabling directed self-assembly semiconductor layout designs
US9391056B2 (en) 2013-08-16 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Mask optimization for multi-layer contacts
CN104425522B (zh) * 2013-09-10 2017-10-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US9691695B2 (en) * 2015-08-31 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Monolithic 3D integration inter-tier vias insertion scheme and associated layout structure
US9786647B1 (en) * 2016-04-07 2017-10-10 United Microelectronics Corp. Semiconductor layout structure
US10262981B2 (en) * 2016-04-29 2019-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system for and method of forming an integrated circuit
US10090244B2 (en) 2016-07-27 2018-10-02 Qualcomm Incorporated Standard cell circuits employing high aspect ratio voltage rails for reduced resistance
US10846458B2 (en) * 2018-08-30 2020-11-24 Taiwan Semiconductor Manufacturing Company Ltd. Engineering change order cell structure having always-on transistor
US11562953B2 (en) * 2018-10-23 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Cell having stacked pick-up region
US10985272B2 (en) 2018-11-05 2021-04-20 Samsung Electronics Co., Ltd. Integrated circuit devices including vertical field-effect transistors
US11682664B2 (en) * 2019-01-31 2023-06-20 Intel Corporation Standard cell architecture with power tracks completely inside a cell
TWI733171B (zh) * 2019-08-23 2021-07-11 智原科技股份有限公司 積體電路
CN112736079A (zh) * 2019-10-28 2021-04-30 联华电子股份有限公司 具有连接pmos区域栅极结构的接触插塞的半导体元件
US11709985B2 (en) * 2020-01-22 2023-07-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device including standard cells with combined active region
US11803682B2 (en) * 2020-01-22 2023-10-31 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device including standard cell having split portions
KR20210133444A (ko) * 2020-04-29 2021-11-08 삼성전자주식회사 중앙의 파워 레일들을 갖는 스탠다드 셀 및 스탠다드 셀 블록

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US468201A (en) * 1892-02-02 Dredge
US4319342A (en) * 1979-12-26 1982-03-09 International Business Machines Corporation One device field effect transistor (FET) AC stable random access memory (RAM) array
US4682201A (en) * 1984-10-19 1987-07-21 California Devices, Inc. Gate array cell
US5019889A (en) * 1988-06-29 1991-05-28 Hitachi, Ltd. Semiconductor integrated circuit device
US6242767B1 (en) * 1997-11-10 2001-06-05 Lightspeed Semiconductor Corp. Asic routing architecture
CN1227729C (zh) * 2002-02-05 2005-11-16 台湾积体电路制造股份有限公司 集成电路芯片的制造方法
US7069522B1 (en) * 2003-06-02 2006-06-27 Virage Logic Corporation Various methods and apparatuses to preserve a logic state for a volatile latch circuit
US7219324B1 (en) * 2003-06-02 2007-05-15 Virage Logic Corporation Various methods and apparatuses to route multiple power rails to a cell
CN2805095Y (zh) * 2003-08-11 2006-08-09 台湾积体电路制造股份有限公司 集成电路

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9312260B2 (en) 2010-05-26 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and manufacturing methods thereof
US11581314B2 (en) 2010-05-26 2023-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits and manufacturing methods thereof
US10535655B2 (en) 2010-05-26 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits and manufacturing methods thereof
CN102655147A (zh) * 2011-03-01 2012-09-05 富士通半导体股份有限公司 半导体装置
US8928162B2 (en) 2011-03-14 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Sensor with energy-harvesting device
US9246401B2 (en) 2011-03-14 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Energy-harvesting device and method of forming the same
US9584003B2 (en) 2011-03-14 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Energy-harvesting device
CN102738218A (zh) * 2011-04-13 2012-10-17 台湾积体电路制造股份有限公司 集成电路及其制造方法
CN102738218B (zh) * 2011-04-13 2015-01-07 台湾积体电路制造股份有限公司 集成电路及其制造方法
CN106057807B (zh) * 2015-04-01 2019-10-18 三星电子株式会社 半导体装置
CN106057807A (zh) * 2015-04-01 2016-10-26 三星电子株式会社 半导体装置
CN106711120A (zh) * 2015-11-17 2017-05-24 三星电子株式会社 具有掩埋电源轨的半导体器件及其制造方法
CN106711120B (zh) * 2015-11-17 2022-03-18 三星电子株式会社 具有掩埋电源轨的半导体器件及其制造方法
CN109219883A (zh) * 2016-08-31 2019-01-15 美光科技公司 存储器胞元和存储器阵列
CN109219883B (zh) * 2016-08-31 2023-03-21 美光科技公司 存储器胞元和存储器阵列
CN107833881B (zh) * 2016-09-15 2020-06-12 台湾积体电路制造股份有限公司 集成电路和形成集成电路的方法
CN107833881A (zh) * 2016-09-15 2018-03-23 台湾积体电路制造股份有限公司 集成电路和形成集成电路的方法
US11968821B2 (en) 2017-01-12 2024-04-23 Micron Technology, Inc. Methods used in fabricating integrated circuitry and methods of forming 2T-1C memory cell arrays
CN110494978A (zh) * 2017-04-14 2019-11-22 高通股份有限公司 采用电耦合源极区和电源轨来放宽相邻mos标准单元之间的源极-漏极端到端间距的金属氧化物半导体(mos)标准单元

Also Published As

Publication number Publication date
US20090315079A1 (en) 2009-12-24
TWI376787B (en) 2012-11-11
US7821039B2 (en) 2010-10-26
CN101615614B (zh) 2011-06-29
TW201001677A (en) 2010-01-01

Similar Documents

Publication Publication Date Title
CN101615614B (zh) 集成电路结构
CN104241284B (zh) 双模晶体管装置及其操作方法
US7989846B2 (en) Semiconductor device with three-dimensional field effect transistor structure
US6750555B2 (en) Semiconductor SRAM having linear diffusion regions
USRE43326E1 (en) Tap connections for circuits with leakage suppression capability
JP3400215B2 (ja) 半導体装置
US3893146A (en) Semiconductor capacitor structure and memory cell, and method of making
JP3304317B2 (ja) リング形ゲート導体を使用するドライバ回路
US5614752A (en) Semiconductor device containing external surge protection component
US7906800B2 (en) Semiconductor integrated circuit
JP3566608B2 (ja) 半導体集積回路
US8101988B2 (en) Nonvolatile semiconductor memory device
US5892261A (en) SRAM bitline pull-up MOSFET structure for internal circuit electro-static discharge immunity
JPH10125801A (ja) 半導体集積回路装置
US6636078B2 (en) Semiconductor device having a reduced leakage current
JP3996735B2 (ja) 半導体装置
JPS60136359A (ja) 半導体集積回路装置
US20220223623A1 (en) Logic cell with small cell delay
KR100528777B1 (ko) 정전기 방전 회로_
GB2098799A (en) Multi-level interconnection system for integrated circuits
US5432369A (en) Input/output protection circuit
JPH05267596A (ja) Ｍｉｓ集積回路装置
JP3356197B2 (ja) サージ保護回路
JPH0566737B2 (zh)
JP3236745B2 (ja) Ｌｓｉチップのレイアウト方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant