TWI376787B - Integrated circuit structures - Google Patents
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Links
- 239000004020 conductor Substances 0.000 claims description 28
- 238000001465 metallisation Methods 0.000 claims description 28
- 239000002184 metal Substances 0.000 claims description 26
- 229910052751 metal Inorganic materials 0.000 claims description 26
- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 10
- 229910044991 metal oxide Inorganic materials 0.000 claims description 8
- 150000004706 metal oxides Chemical class 0.000 claims description 8
- 239000013078 crystal Substances 0.000 claims description 7
- 239000000463 material Substances 0.000 claims 3
- 241000251468 Actinopterygii Species 0.000 claims 1
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 239000000758 substrate Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 241000283973 Oryctolagus cuniculus Species 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- KZNMRPQBBZBTSW-UHFFFAOYSA-N [Au]=O Chemical compound [Au]=O KZNMRPQBBZBTSW-UHFFFAOYSA-N 0.000 description 1
- 230000000739 chaotic effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910001922 gold oxide Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000004922 lacquer Substances 0.000 description 1
- 239000011104 metalized film Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 238000001878 scanning electron micrograph Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
- 238000002560 therapeutic procedure Methods 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
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Description
T376787
V * 六、發明說明: 【發明所屬之技術領域】 本發明係關於積體電路,且特別是關於積體電路佈 局(layout)之最佳化。 . 【先前技術】 _ 隨著積體電路尺寸持續的縮減,積體電路裝置變的 .更積集化,並其應用了眾多限制性之設計規範(design 鲁 ru〗e) ’其係關於佈局設計(layout design)之主要限制。對 於積體電路内通常採用之標準單元(standard cell)而言, 此些限制性之設計規範造成了晶片使用區域的增加、自 動配置與配線(auto placement and route)困難度的增加以 及違反設計規範檢驗時等情形。 通常為了遵守限制性之設計規範,可採用以下幾種 方法,包括增加單元之區域以避免違反設計規範、採用 更多之金屬繞線以最小化設計規範之違反情形、增加晶 # 片區域内之使用率以解決自動配置與配線問題、犧牲多 晶石夕之臨界尺寸(critical dimension,CD)控制以降低第二 金屬化層(metallization layer 2,M2)的使用率以及降低部 分電晶體之尺寸至其期望值以降低第二金屬化層内的使 用率。 為了解釋前述問題,第1A圖部分繪示了一習知閘陣 列裝置(gate array device)之佈局情形,其包括了形成具有 擴散區11B之p型金氧半導體電晶體(下稱PMOS電晶體) 以及具有擴散區12B之η型金氧半導體電晶體(NMOS電 〇503-A33845TWF/shawn chang 4 1376787 \β 晶體)之多晶矽導線102。值得注意的是多晶矽導線102 係扭曲的設置而具有數個轉折。於小尺寸積體電路裝置 中,特別是於45奈米或以下之積體電路裝置中,如此扭 曲設置之多晶矽導線將造成臨界尺寸之變化情形。再 者,起因於設計規範的限制,如此轉折的多晶矽導線亦 需要較多之晶片區域,以於此些多晶矽導線102之間以 及各多晶矽導線102與其鄰近元件之間形成適當空間。 ·. 第1Β圖繪示了一標準單元之習知佈局情形,在此標 φ 準單元包括了内部連結於NMOS電晶體204之PMOS電 晶體202。多晶矽閘極210則延伸於主動區206與208之 上。内連接點212則位於PMOS電晶體202與NMOS電 晶體204之間,且係連結於多晶矽閘極210。金屬導線 214則内部連結了 PMOS電晶體202之汲極與NMOS電 晶體204之汲極。如第1圖所示之標準單元於極小型積 體電路的應用時遭遇以下缺點。由於内連接點212與金 屬導線214係緊鄰地設置。因此對於極小型積體電路而 • 言,介於内連接點212與金屬導線214之間的距離逐漸 變小,因此使得其佈局情形違反了限制性的設計規範。 再者,於多晶矽閘極210連結於内連接點212位置處之 部分需要較其直接位於主動區206與208上之部分為 寬,因此負面地影響了多晶矽閘極210的線寬均勻度。 用於改善前述問題之其他方法包括將内連接點212偏移 地設置於較左方之處(此法亦稱為多晶矽突出物法,poly jog),或可將PMOS電晶體202與NMOS電晶體204之 及極,.的、速秦形〃改·油$逸.過ΐ.包無幕二雀。.屬5惠暴或:氣、ί%層;”之· 0503-A33845TWF/shawn chang 5 1376787 金屬化層而達成,因此金屬導線214可不位於内連接點 212所在之同一金屬化層内。然而,上述方法(如多晶矽 突出物法)要不是違反了其他設計規範,就是造成了不期 望之第二金屬化層使用率的提升。因此便需要新穎方法 以解決前述問題。 【發明内容】 有鑑於此,本發明提供了新穎之積體電路結構,以 $ 解決前述習知問題。 依據一實施例,本發明提供了 一種積體電路結構, 包括: 一 P型金氧半導體(PMOS)電晶體,以及一 η型金氧 半導體(NMOS)電晶體。該ρ型金氧半導體(PMOS)電晶體 包括:一第一閘電極;一第一源極;以及一第一没極’ 而該η型金氧半導體(NMOS)電晶體,包括:一第二閘電 極,其中該第二閘電極與該第一閘電極係為一閘電極導 φ 線之一部;一第二源極;以及一第二汲極。於該ρ型金 氧半導體電晶體與該η型金氧半導體電晶體之間未設置 有其他電晶體。 上述積體電路結構更包括:一電源導線,連結該第 一源極;一接地導線,連接該第二源極;以及一内連接 點,電性連結於該閘電極導線。該内連接點係位於包括 該PMOS電晶體、該NMOS電晶體與介於該PMOS電晶 體以及該NMOS電晶體間一區域之一金氧半導體(MOS) 對區域的一外側部。該間,電„極..導.線.位.於該。.ΜΟΚ鮏I域上 0503-A33845TWF/shawn chang 6 1376787 之遠部為大體筆直。 本發明提供了一種積體電略結 依據另一實施例 構,包括: •二單元,包括:一第一主動區;一第二主動區,鄰 近該第一主動區,且於該第二主動區與該第一主動區之 間未設置有其他主動區;以及一閘電極導線,位於 ;"主動區與該第二主純上,以分卿成-p型金氣丰 ^fe(PMOS)電晶體以及_ n型金氧半導體(丽〇s)電曰曰 體。該PMOS電晶體與該NM〇s電晶體於其閘長方向二 大f相互平行,而於直接位於該PMOS電晶體與該NM〇s 電晶體之一區域上以及於該pM〇s電晶體與該NM〇s電 晶體間之一區域上的該閘電極導線為大體筆直具有大體 均勻之線寬。 上述積體電路結構更包括:一金屬導線,内部連結 該PMOS電晶體之一第一汲極與該nm〇s電晶體之一第 二汲極’其中該金屬導線係大體平行於該閘電極導線; # 一電源導線,具有重疊於該第一主動區上之至少一部, 其中該電源導線與該pM〇s電晶體之一第—源極係電性 相連結;一接地導線,具有重疊於該第二主動區上之至 少一部’其中該接地導線與該NMOS電晶體之一第二療 極ϋ電性相連結,一第一接觸插栓,垂直地重疊且電性 連結於該閘電極導線,其中該第一主動區與該第二主動 區其中之一係水平地位於該第一接觸插拴與該第一主動 區與該第二主動區之另一之間。 依旅又^一實施巍,本發嘟提俱$ 一種秦龍電路^ 0503-A33845TWF/shawn chang 7 1376787 構,包括: 一 PMOS電晶體與鄰近該PMOS電晶體之一 NMOS 電晶體。該PMOS電晶體與該NMOS電晶體於其閘長方 向上大體相互平行。於該PMOS電晶體與該NMOS電晶 體乏·間大體未設置有主動區。該積體電路結構更包括. 一閘電極導線,其中該閘電極導線之一第一部與一第二 部分別形成了該PMOS電晶體與該NMOS電晶體之閘 極,且其中該PMOS電晶體包括一第一源極與一第一汲 鲁 極,而該NMO S電晶體包括一第二源極與一第二;:及極。 該積體電路更包括:一金屬導線,内部連結該PMOS電 晶體之一第一及極與該NMOS電晶體之一第二汲極;一 第一接觸插拴直接地位於該第一源極之上且與之相連 結;一第二接觸插拴直接地位於該第二源極之上且與之 相連結;以及一第三接觸插拴重疊且電性地連結於該閘 電極導線。該第一接觸插拴與該第二接觸插拴之一係水 平地位於該第三接觸插拴與該該第一接觸插拴與該第二 • 接觸插拴之另一者之間。 依據另一實施例,本發明提供了一種積體電路結 構,包括: 一第一單元與一第二單元。該第一單元包括:一第 一導線,用於提供一電源,且該第一導線係耦接於一第 一電晶體之一源極;一第二導線,用於提供接地之用, 且該第二導線係耦接於一第二電晶體之一源極;以及一 第一内連接點,透過一第一接觸插拴而耜接於該第一單 元,.之.一慕.一共.同内連V暴·。該,_.第、一,内,连接、私.未v設+墨於’、該各 0503-A33845TWF/shawn chang 8 1376787 一導線與該第二導線之間。該第一共同内連層形成了該 第一電晶體與該第二電晶體之閘電極。該第二單元係鄰 近該第一單元且具有大體鏡像於該第一單元之佈局情 形。該第二單元包括:一第三導線,用於提供一電源, 且該第三導線係耦接於一第三電晶體之一源極;一第四 導線,用於提供接地之用,且該第四導線係耦接於一第 四電晶體之一源極;以及一第二内連接點,透過一第二 接觸插拴而耦接於該第二單元之一第二共同内連層,其 φ 中該第二内連接點未設置於該第三導線與該第四導.線之 間。該第一内連接點與該第二内連接點係設置於該第一 導線與該第三導線之間或該第二導線與該第四導線之 間。 為了讓本發明之上述和其他目的、特徵、和優點能 更明顯易懂,下文特舉一較佳實施例,並配合所附圖示, 作詳細說明如下: 鲁 【實施方式】 本發明提供了標準單元(standard cell)之新穎佈局方 法及其最終佈局情形。並藉由不同之實施例以討論其中 差異。於本發明之不同圖式之繪示情形中,相同標號係 代表了相同之元件。於下文中’ ”水平的”與”水平地”等描 述係表示了本發明之電路設置於平行於晶片表面之一方 向,而關於”垂直”與”垂直地”等描述則表示了其垂直於晶 片表面之方向。 第2亂顯示T依據本發晛.之一實施,,例其中繪泜1: 0503-A33845TWF/shawn chang 9 1376787 ' 單元(cell)Cl之一部。單元Cl可為儲存於一元件庫(cell library)、一輸出/輸入單元、一埋入型單元、一動態隨機 存取記憶(DRAM)單元、一靜態隨機存取記憶(SRAM)單 元、一混合訊號電路單元或相似物等之一標準單元的一 部。在此單元C1之邊界則以長方形18表示。 單元C1包括了相鄰地設置之p型金氧半導體電晶體 (下稱PMOS電晶體)20與η型金氧半導體電晶體(下稱 NMOS電晶體)40。於電晶體20與40之間較佳地不會設 φ 置有其他之主動區與MOS電晶體。PMOS電晶體20包 括位於主動區22之上閘電極導線60(於下文中亦稱之為 共同内連層)之一部,其中部分之主動區22則未為閘電極 導線60所覆蓋但經過ρ型摻質之重度摻雜而形成了一汲 極26與一源極28。主動區22係位於η井區19内。 NMOS電晶體40包括位於主動區42之上閘電極導 線60之一部,其中部分之主動區42則未為閘電極導線 60所覆蓋但經過η型摻質之重度摻雜而形成了 一汲極46 • 與一源極48。NMOS電晶體40可形成於一 ρ井區(未顯 示)内,或者直接形成於一 P型基底内。主動區22與42 之佈植可藉由標示為”P+Imp”以及”N+Imp”遮罩的使用所 形成。透過以上解說,”重度摻雜”之描述係指摻雜濃度 高於1019/cm3之佈植情形。然而,可以理解的是,”重度 摻雜”之描述並不以上述情形為限,其可視所應用之技術 製程而採用不同之摻雜濃度。於一實施例中,PMOS電晶 體20與NMOS電晶體40.之閘極的長度方向(源極-汲極 區:域;),.係.太.1體、相〖.互[,地。平行。格..由;:接<.觸:.、插;,拾.214^.與^44.'以.1.及:.金.、 0503-A33845TWF/shawn chang 10 1376787 屬導線62,PMOS電晶體20之汲極26可與NMOS電晶 體40之汲極46相連接。於一實施例中,閘電極導線60 與(依其長度方向上)金屬導線62係相互地平行。 於一實施例中,電源導線(VDD power rail,於第2 圖内標示為VDD)係垂直地重疊於接觸插拴30上且與之 電性地連結。接觸插拴30則直接地位於PMOS電晶體20 之源極區28上且與之電性地連結。同樣地,接地導線 (VSS power rail,於第2圖内標示為VSS)係垂直地重疊 φ 於接觸插拴50上且與之電性地連結。接觸插拴50則直 接地位於NM0S電晶體40之源極48上且與之電性地連 結。 於一實施例中,電源導線(VDD power rail)具有垂直 地位於主動區22上之至少一部。因此,電源導線之邊緣 VDD—B1可直接地位於主動區22上。或者,可增加電源 導線之寬度W1,使得電源端電源執道之邊緣VDD_B1 與主動區22之邊界22_B1相重疊。此邊緣VDD—B1亦可 籲 水平地位於邊界22_B1與内連接點(interconnection port)64之間。電源導線亦可位於第二金屬化層(M2)、第 三金屬化層(M3)、第四金屬化層(M4)或更高層之金屬化 層内。如此,亦可存在有一介層物(未顯示)以連結第一金 屬化層(亦為位於接觸插拴上之最底部之金屬化層)内之 金屬導線與第二金屬化層内之金屬導線,而此介層物垂 直地覆蓋且電性連結於導電插拴30。再者,電源導線可 具有更大之寬度,以使得其具有部分地且垂直地覆蓋(其 並.不電|性速結)於·典連接..點·、. .61之,r部K。栖再地π電源:導。線. 0503-A33845TWF/shawn chang 11 1376787 ' 之邊緣VDD_B2則可垂直地位於主動區22之上,或重疊 於主動區22之邊界22_B2之上。或者,邊界VDD_B2 可延伸至主動區22邊緣以外之處。 接地導線(VSS power rail)具有直接地位於主動區42 上之至少一部。同樣地,接地導線之邊緣VSS_B2可直 接地位於主動區42之上。或者,接地導線之邊緣VSS_B 2 可重疊於主動區42之邊緣42_B2。接地導線可位於第二 金屬化層(M2)、第三金屬化層(M3)、第四金屬化層(M4) 隹 或更高層之金屬化層内。如此,可存在有一内連物,以 連結第一金屬化層Ml與第二金屬化層M2,而介層物係 垂直地覆蓋於接觸插拴50且與之電性連結。另一方面, 接地導線之邊緣VSS_B1可垂直地位於主動區42上,或 重疊於主動區42之邊界42_B1。或者,邊緣VSS_B2可 延伸至主動區42邊緣以外之處。 由位於第一金屬化層Ml内由一金屬接墊或一金屬 導線所形成之内連接點64係位於由PM0S電晶體20、 • NM0S電晶體40、PM0S電晶體20及NMOS電晶體40 之間區域所定義形成區域以外之一區域内。内連接點64 係電性連結閘電極導線60。或者,内連接點64可為位於 如第二金屬化層(M2)、第三金屬化層(M3)或相似之其他 金屬化膜層内之金屬接墊或金屬導線。如第2圖所示, 於一實施例中,内連接點64係位於PMOS電晶體20之 側邊。如此,内部連結閘電極導線60以及内連接點64 之接觸插拴66亦位於MOS對區域之外側且鄰近PMOS 電晶Jl. 2XL。於如,暮3‘亂絲示、;之另,一-實施〜姊申,'內泰振點μ 0503-A33845TWF/shawn chang 12 1376787 ' 64與接觸插拴66係位於MOS對區域之外側且鄰近 NMOS電晶體40。 請繼續參照第2圖,可選擇性地形成一 N+讀取 (pick-up)區70以作為η井區19之讀取區。於一實施例 中,:Ν+讀取區70之設置情形為内連接點64係水平地位 於Ν+讀取區70與電源導線之間,雖然内連接點64、Ν+ 讀取區70以及電源導線可位於不同之垂直膜層(於剖面 型態)。相同地,可選擇性形成Ρ+讀取區72,且其可直 φ 接地形成於ρ型基底内或於各ρ井區内(未顯示),如果存 在有ρ井區的話。於其他實施例中,讀取區70與72可 設置於其他位置處,例如是位於各PMOS電晶體20與 NMOS電晶體40之左侧或右側。讀取區70與72可位於 單元邊緣18,使得其可為相鄰單元所共享。或者,讀取 區70與72可整個位於單元C1内。 值得注意的是,藉由將内連接點64移至MOS對區 域之外側,因此閘電極導線60可維持大體筆直,其不僅 • 意謂著閘電極導線60之其他部分的寬度W3、W4與W5 可大體相同,且意謂著閘電極導線為大體一直線。至少, 為一高圖樣密度區域之於MOS對區域内,閘電極導線60 可較佳地維持大體直線且具有大體均勻之線寬。然而, 於本實施例中,連結於接觸插拴66之閘電極導線60之 部分可較寬,因而形成位於MOS對區域外側之一突出物 (未顯示,位於接觸插拴66之下)。隨著位於MOS對區域 外側以及位於相對低圖樣密度區域内之突出物設置情 形可.因ί而''降?修起,.因.'於r突'出ν物,之ν負tfe魏:.應;' 0503-A33845TWF/shawn chang 1376787 請參照第3圖,除了相鄰於PMOS電晶體20之設置 情形外,内連接點64與接觸插拴66亦可形成於MOS對 區域之外側且鄰近於NMOS電晶體40。如此,内連接點 64與接觸插拴66可位於接地導線與P+讀取區72之間。 換句話說,内連接點64與接觸插拴66可水平地位於 NMOS電晶體40與P+讀取區72之間,雖然其可能位於 不同之垂直膜層之内。 於積體電路内可重複地設置數個相似於單元C1之 φ 單元。第4A圖顯示了包括單元C1與C2之一實施例, 其中單元C1與C2具有大體相同於如第2圖或第3圖所 示之單元C1之結構。在此,單元C2具有單元C1之一 鏡像對稱結構。於一實施例中,單元C1與C2共用了 N+ 讀取區70,因而其具有位於單元C1内之一部以及位於 單元C2内之一部。如第5圖所示,於其他實施例中,於 單元C1與C2邊界之間並未形成有讀取區70(及/或讀取 區72)。如此,位於單元C1或C2内之内連接點64與接 • 觸插拴66係形成於單元C1之主動區22與單元C2之主 動區22之間。值得注意的是,如第4A圖所示,内連接 點64係形成於分屬於單元C1與C2之兩電源導線VDD 之間且與之鄰近,而於任何之内連接點64與任一電源導 線之間未設置有接地導線。再者,於第4A圖與其他實施 例中,於單元C1與C2内之電源導線、接地導線位較佳 地形成於同一金屬化層内,例如形成於第二金屬化層(M2) 内。單元C1與C2之内連接點64亦較佳地位於如第一金 暴化、層(M1,)之同i. 一金暴,化屬内?、 0503-A33845TWF/shawn chang 14 1376787 第4β圖顯示了相似於第4A圖之一結構,除了内璀 ί ^ ^ ^ NMOS t ,a ^ ;〇 电日日體20。同樣地,可於單元C1與C2 緣處形成有p+續敌p 79 u.* t ' ㈣取區79 亦可省略而不形成有 H於八属^值得注意的是’於第4B圖内内連接點64 Τ ;刀灰單元C1與C2之兩接地導線之間且盥之 :導:於内連接點64與接地導線之間則未形成有任何電 第6圖繪示了另一實施例’在此單元。盥 =同一方“設置而非鏡像地對稱與相鄰。如此,内靖 J ^與接觸插拴66將設置於單以1主動區42之: 早凡C2之主動區22之間且與之相鄰。同樣地,續取區 70與72可形成於相鄰於單元c < 於其他位置。 〈瓊、,象更置 传由圖示中所討論之閘電極導線6。 :由^^㈣成,其亦可採用金屬或金屬 成。於如弟7圖所示之實施例中,位於下方用於八^ 6〇與下方基板之之間介電層(未顯示)可;:: 介電常數介電材料所形成,舉例來說,盆可且二糟由二 之介電常數。由於金屬閘電極導線具有相對二·9 值,因此標準單元之佈局情形可更具 輿·之電阻 突出形成於介於單元/。盘。。::來:兒, ::處’其中突出物8。可僅為閑電極導 部分之一部。或者,單元C1與C2 見於/、他 050^-A〇3845TWF/shawn chang ^ 1376787 度的突出物而無缝地形成内部連結。 再者,金屬材質之閘電極導線82吁用於電性連結不 同之單元’例如單元C3與C4。藉由金屬材質之閘電極 導線的幫忙’更高層之金屬膜層84與接觸插拾86 ^更 ^ 形成了其他之局部内部連結情形。 • 前述圖式中所討論之實施情形可更應用於其他眾多 應用之中。第8圖繪示了包括了 PMOS電晶體2〇與NM〇s 電晶體4〇之一反向器(inverter)之佈局情形。於第8圖内 • 之相同標號顯示了相同於第2圖與第3圖内所示之元 件。第8圖中則繪示了 一假閘電極導線6〇,(dummy胖纪 electrode strip)’其較佳地具有與閘電極導線6〇大體相同 之寬度。同樣地,由於閘電極導線60可大體筆直且具有 大體均勻之線寬,假閘電極導線60,可大體筆直且具有少 體均勻之線寬。再者,介於假閘電極導線6〇,與閘電極 線60間之間距P可為相同。 一 4 、
第9圖繪示了一反及閘(NAND)記憶單元之佈 鲁形,其亦包括了 PMOS電晶體2〇與NM〇s電晶體的月 在此,内連接點64與接觸插拴66係形成於電源 接地導線之外側,其係相連於pM〇s電晶體2〇與N /、 電晶體40之没極區。於如第9圖所示之實施例中 S 接點64與接觸插拾66係較鄰近電源導線。而 施例中’内連接點64與接觸插拴66可相似於第只 所示情形而較為接近接地導線。相似於第8 :内 亦顯示了具有大體筆直且具有大體均勾線寬二 漆孤,以、及亦大_臭柄大羹料絲之為閑,巍^ 0503-A33845TWF/shawn chang 1376787 • 線60’。再者,介於假閘電極導線60’與閘電極導線60之 間距P’亦可相同。 如第8圖所示之反向器亦可相鄰於其他反向器,其 中兩反向器可採用大體相似於第4A、4B、5與6圖之情 形而形成其佈局情形。熟悉此技藝者當能瞭解對應之佈 局情形可採用本發明之第4 A、4B、5與6圖中所揭示之 不同佈局情形。同樣地,如第9圖所示之NAND單元亦 可形成於鄰近於其他NAND單元,並使用了大體相同於 φ 第4A、4B、5與6圖之佈局情形。 本發明之實施例具有以下數個優點。藉由於MOS對 區域之外側佈局内連接點,可因而改善了閘電極導線 60(請參照第2圖)之線寬均勻度。第10A圖為一示意圖, 其繪示了依照一掃瞄型電子顯微鏡照片而重製形成之具 有大體均勻線寬W10之圖示。作為比較之用,如第10B 圖所示之形成於PMOS電晶體與NMOS電晶體之間之内 連接點之習知佈局中,於線寬W12與W14之間具有顯著 • 差異。第10B圖亦顯示了依照一掃瞄型電子顯微鏡照片 而重製形成之示意圖。另外,透過模擬結果亦顯示了本 發明之實施例之速度較具有位於PMOS電晶體與NMOS 電晶體間内連接點之習知佈局情形快了約6.5%至 8.1%。再者,本發明之實施例具有優點降低第二金屬化 層(M2)内使用率,簡化設置與繞線情形,且使得電源導 線的佈局更具有彈性。 雖然本發明已以較佳實施例揭露如上,然其並非用 以.限虞本,廢.明t,任:何.熟〗替此挂藝.者^ ”在不,·廳離S本'發;孙之·. 0503-A33845TWF/shawn chang 17 1376787 精神和範圍内,當可作各種之更動與潤飾,因此本發明 之保護範圍當視後附之申請專利範圍所界定者為準。
0503-A33845TWF/shawn chang 18 1376787 【圖式簡單說明】 第1A圖與第1B圖顯示了習知佈局情形,其包括了 相連接之PMOS電晶體與NMOS電晶體; 第2圖與第3圖顯示了依據本發明不同實施例之佈 局情形,其中包括PMOS電晶體與NMOS電晶體之一單 元内的内連接點係形成於PMOS電晶體與NMOS電晶體 之外側; 第4A、4B、5及第6圖顯示了依據本發明不同實施 例之佈局情形,其包括兩相鄰之單元而此些單元則分別 包括了一 PMOS電晶體與一 NMOS電晶體; 第7圖顯示了依據本發明之一實施例,其中閘電極 導線係採用了金屬材料, 第8圖顯示了依據本發明一實施例之反向器的佈局 情形; 第9圖顯示了依據本發明一實施例之反及閘記憶單 元的佈局情形; 第10A圖為一示意圖,顯示了依據本發明一實施例 之掃瞄型電子顯微鏡照片所重製而成之一閘電極導線, 其中此閘電極導線具有大體均勻之一線寬;以及 第10B圖為一示意圖,依據本發明一實施例之掃瞄 型電子顯微鏡照片所重製而成之一閘電極導線,其中該 閘電極導線之一線寬具有顯著的變化情形。 【主要元件符號說明】 11B、12B〜擴散區; 18〜單元C1之邊界; 0503-A33845TWF/shawn chang 19 1376787 19〜η井區; 20〜PMOS電晶體; 22〜主動區, 22_B1、22—B2〜主動區之邊界; 24〜接觸插拴; 26〜汲極; 28〜源極; 30〜接觸插拾; 40〜NMOS電晶體; 42〜主動區; 42—B1、42_B2〜主動區之邊緣; 44〜接觸插拴;
46〜汲極; 50〜接觸插拴; 60’〜假閘電極導線, 64〜内連接點; 70〜N+讀取區; 80〜突出物; 4 8〜源極; 6 0〜問電極導線 62〜金屬導線; 66〜接觸插拴; 72〜P+讀取區; 82〜金屬材質之閘電極導線; 84〜更高層之金屬膜層; 86〜接觸插拴; 102〜多晶矽導線; 202〜PMOS電晶體;
204〜NM0S電晶體; 206、208~主動區.;. 210〜多晶矽閘極; 212〜内連接點; 214〜金屬導線; Cn、C2、C3、C4〜單元; P、P,〜假閘電極導線60’與閘電極導線60間之間距; VDD〜電源導線; VDD—Bl、VDD—B2〜電源導線之邊緣; VSS〜接地導線; VSS_B2〜接地導線之邊緣;. "W 電:.源導.線..之V:兔:度:”,. 0503-A33845TWF/shawn chang 20 1376787 W2〜接地導線之寬度; W 3、W 4、W 5〜間電極導線各部之見度, W10、W12、W14〜閘電極線寬。
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Claims (1)
13^6787
第98100141號申請專利範圍修正本 七、申請專利範圍: 1. 一種積體電路結構,包括: 一 P型金氧半導體(PMOS)電晶體,包括: 一第一閘電極; 一第一源極,鄰近該第一閘電極;以及 一第一汲極,位於該第一閘電極之一對稱側且鄰近 該第一閘電極而非該第一源極; 一 η型金氧半導體(NMOS)電晶體,包括: 一第二閘電極,其中該第二閘電極與該第一閘電極 係為一閘電極導線之一部; 一第二源極,鄰近該第二閘電極;以及 一第二汲極,位於該第二閘極之一對稱側且鄰近該 第二閘電極而非該第二源極,其中於該Ρ型金氧半導體 電晶體與該η型金氧半導體電晶體之間未設置有其他電 晶 一電源導線,連結該第一源極; 一接地導線,連接該第二源極;以及 一内連接點,電性連結於該閘電極導線,其中該内 連接點係位於包括該PMOS電晶體、該NMOS電晶體與 介於該PMOS電晶體以及該NMOS電晶體間一區域之一 金氧半導體(MOS)對區域的一外側部,且其中該閘電極導 線位於該MOS對區域上之該部為筆直。 2.如申請專利範圍第1項所述之積體電路結構,其中 該閘電極導線位於該MOS對區域上之該部具有均勻之線 寬。 0503-A33845TWFl/shawn chang 22 1376787 第98100141號申請專利範圍修正本 1項所述之積體 導線之對應測而非該接地導線 3.如申請專利範圍第 該内連接點係位於該電源 之對應側。 .甲鮰專利範向斤J啰尸/Γ迎之檟體電路結構, 括一 N+讀取區,其中該内連接點係位於該读 該電源導線之間。 °貝取區 5.如申請專利範圍第丨項所述之積體電路結構,| 該内連接點係為於該接地導線之—對應測 ^ 線之一對應側。 h/冤源 電路結構,更包 p+讀取區與該 6.如申請專利範圍第5項所述之積體 括一 P+讀取區,其中該内連接點係位於該 接地導線之間。 7 ·如申請專利範圍第1項所述之積體電路結構,其中 該電源導線具有直接位於該PMOS電晶體上之至小一 部,而該接地導線具有直接位於該NMOS電晶體上之至 8.如申請專利範圍第7項所述之積體電路結構,更包 一第一接觸插拴,電性連結該第一源極與該電源導 線,其中該電源導線具有重疊於該第一接觸插拾之至少 一部;以及 一第二接觸插拴,電性連結該第二源極與該接地導 線,其中該接地導線具有重疊於該第二接觸插拴之至少 一部。 9.如申請專利範圍第1項所述之積體電路結構,更包 0503-A33845TWF]/shawn chang 23 1376787 __ —丨 第98100141號申請專利範圍修正本辦句修正替換頁101年5月2日修正替換頁 括: 另一 PMOS電晶體; 另一 NMOS電晶體,鄰近該另一 PMOS電晶體,且 其間未設置有任何電晶體,其中該另一 PMOS電晶體與 • 該另一 NMOS電晶體之閘極係為另一閘電極導線之一 • 部; 另一電源導線,連接於該另一 PMOS電晶體之一源 極; 另一接地導線,連接於該另一 NMOS電晶體之一汲 極;以及 另一内連接點,電性連接該另一閘電極導線,其中 該另一内連接點係水平地位於該另一 PMOS電晶體與該 另PMOS電晶體之間且其間未設置有其他M0S電晶體。 10. 如申請專利範圍第9項所述之積體電路結構,其 中該閘電極導線與該另 一閘電極導線係為金屬導線’且 該積體電路結構更包括一突出物,該突出物採用相同於 該閘電極導線與該另一閘電極導線之材料所形成。 11. 如申請專利範圍第10項所述之積體電路結構,其 . 中該PMOS電晶體與該NMOS電晶體係位於一第一單元 内,而該另一 PMOS電晶體與該另一 NMOS電晶體係位 於一第二單元内,且其中該突出物係位於該第一單元與 該第二單元之間的一邊界上。 12. 如申請專利範圍第9項所述之積體電路結構,更 包括一 N+讀取區,位於該内連接點與該另一内連接點之 間。 0503-A33845TWFl/shawn chang 24 1376787 第98100141號申請專利範圍修正本辦^月 >日修正替換頁101年5月2曰修正替換頁 13. 如申請專利範圍第1項所述之積體電路結構,更 包括一假閘電極導線,平行於該閘電極導線,其中該假 閘電極導線具有均勻之線寬,而其中該均勻之線寬係相 等於該閘電極導線之線寬。 14. 一種積體電路結構,包括: 一第一單元,包括: 一第一主動區; 一第二主動區,鄰近該第一主動區,且於該第二主 動區與該第一主動區之間未設置有其他主動區; 一閘電極導線,位於該第一主動區與該第二主動區 上,以分別形成一 P型金氧半導體(PMOS)電晶體以及一 n型金氧半導體(NMOS)電晶體,其中該PMOS電晶體與 該NMOS電晶體於其閘長方向上相互平行,而於直接位 於該PMOS電晶體與該NMOS電晶體之一區域上以及於 該PMOS電晶體與該NMOS電晶體間之一區域上的該閘 電極導線為筆直具有均勻之線寬; 一金屬導線,内部連結該PMOS電晶體之一第一汲 極與該NMOS電晶體之一第二汲極,其中該金屬導線係 平行於該閘電極導線, 一電源導線,具有重疊於該第一主動區上之至少一 部,其中該電源導線與該PMOS電晶體之一第一源極係 電性相連結; 一接地導線,具有重疊於該第二主動區上之至少一 部,其中該接地導線與該NMOS電晶體之一第二源極係 電性相連結; 0503-A33845TWF1/shawn chang 25 1376787 第98l〇〇i41號申請專利範圍修正本 W年K月VQ修正替換頁 .“ „ π正免 一第一接觸插拴,垂直地重疊且電性 極導線,其中該第一主動區與該第二主動區其中之一係 水平地位於該第一接觸插拴與該第一主動區與該第二主 動區之另一之間;以及 拴之點’具有重疊且電性連結於該第-接觸插 包括1:5.如申請專利範圍第14項所述之積體電路結構,更 一第二接觸插拴,垂直地重疊且内 源極與該電源導線;以及 於該第- -第三接觸插拴,垂直地重疊且内部連结於 一 源極與該接地導線。 弟一 包括16.如申請專利範圍第14項所述之積體電路結構,更 第-;第:,具有相同於該第—單元之結構,且中 J 一 =之邊、:係重疊於該第二單元之邊緣,且” !:動區與該第二主動區金第-罩/ 主動區係對準於一直線;以及 ~弟一早凡之 一讀取區,位於該第一單 間。 /、该弟一早兀的邊界之 17.如申請專利範圍第16項所 . 中該第-單元與該第二單 積體電路結構,其 中該弟-接觸餘係為於第二單元内之’且其 一電源導線之間’於玆筮一 電源導線與另 、》〆弟接觸插技鱼兮雷借A 設置有該接地導線,且於 /、該電源導線間未 〇5〇3-A33S45TWFJ/shaw„chan. 觸插拴與該另一電源 26 1376787 第9810014丨號申請專利範圍修正本&分、日修正替換頁 101年5月2日修正替換頁 導線間不為設置有該接地導線 18.如^請專㈣圍第16項所述之積體電路結構,其 該々-早凡與該第二單元具有鏡像對稱之結構,且盆 _該第:接觸餘係介於第二單元内之該接地導線與另、 -接地導線之間,於該第—錢胁與賴地導線間未 设置有該電源㈣,且於該第—接難 導線間未設置有該電料線。 J接地 ^如申請專·㈣16項所述之積體電路結構,1 中〜第一早几與該第二單元係依照一相同方向而設置。 20. 如申請專利範圍帛16項所述之積體電路結構,1 ::第-單元與該第二單元係按照一鏡像圖案佈置,: 八中遠閘電極導線與該第二單元之另一 藉由位於該第-單元與該第二單元之-邊界處之= 所相連結。 心、大ai物 21. 如申請專利範圍第14項所述之積體電路結構,1 :该PMOS電晶體與該NM〇s電晶體係為—反向器之二 22. 如申請專利範圍第21項所述之積體電路結 該第一單元内且平行於該閘電極導線之一假閘 =導:’其中該假電極導線係筆直且具有與該問電極 導線相同之線寬。 23. 如申請專利範圍第14項所述之積體電路結 :該PM0S電晶體與該NM〇s電晶體係為—反及間記憶 早兀之 部。 、 24. 如申請專利範圍第23項所述之積體電路結構,更 0503-A33845TWFl/shawn chang 27 1376787 _ , 第98臟41號申請專利範圍修正本p翎岣修正替換頁| 101年5月2日修正替換頁 包括位於該第一單元内且平行於該閘電極導線之一假閘 電極導線,其中該假電極導線係筆直且具有與該閘電極 導線相同之線寬。 25.—種積體電路結構,包括: 一第一單元,包括: -一第一導線,用於提供一電源,且該第一導線係耦 接於一第一電晶體之一源極; 一第二導線,用於提供接地之用,且該第二導線係 耦接於一第二電晶體之一源極;以及 一第一内連接點,透過一第一接觸插拴而耦接於該 第一單元之一第一共同内連層,其中該第一内連接點未 設置於該第一導線與該第二導線之間,且該第一共同内 連層形成了該第一電晶體與該第二電晶體之閘電極;以 及 一第二單元,鄰近該第一單元,其中該第二單元係 具有鏡像於該第一單元之佈局情形,其中該第二單元包 括: 一第三導線,用於提供一電源,且該第三導線係耦 . 接於一第三電晶體之一源極; 一第四導線,用於提供接地之用,且該第四導線係 耦接於一第四電晶體之一源極;以及 一第二内連接點,透過一第二接觸插拴而耦接於該 第二單元之一第二共同内連層,其中該第二内連接點未 設置於該第三導線與該第四導線之間,且其中該第一内 連接點與該第二内連接點係設置於該第一導線與該第三 0503-A33845TWFl/shawn chang 28 1376787 第__號申請專利範圍修正本月赠正替换頁| p年5月77^正替換頁 導線之間或該第二㈣㈣第四⑽—二- _ —如申吻專利範圍*25項所述之積體電路結構,其 中該第-導線'該第:導線、該第三導線與該第四導線 係為於同一金屬化層内。 27·如申請專利範圍第26項所述之積體電路結構,其 中該第-導線m線、該第三導線與該第四導線 係為於第二金屬化層内。 28.如申請專利範圍第25項所述之積體電路結構,其 中該第一内連接點該第二内連接點係位於同一金屬化層 内。 曰 =·如申請專利範圍第28項所述之積體電路結構,其 中該第一内連接點該第二内連接點係位於一第一金屬化 0503-A33845TWF1/shawn chang 29
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US7493308P | 2008-06-23 | 2008-06-23 | |
US12/193,354 US7821039B2 (en) | 2008-06-23 | 2008-08-18 | Layout architecture for improving circuit performance |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201001677A TW201001677A (en) | 2010-01-01 |
TWI376787B true TWI376787B (en) | 2012-11-11 |
Family
ID=41430308
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW098100141A TWI376787B (en) | 2008-06-23 | 2009-01-06 | Integrated circuit structures |
Country Status (3)
Country | Link |
---|---|
US (1) | US7821039B2 (zh) |
CN (1) | CN101615614B (zh) |
TW (1) | TWI376787B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI498764B (zh) * | 2013-03-15 | 2015-09-01 | Globalfoundries Us Inc | 金屬層致能定向自組裝半導體佈局設計 |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7432179B2 (en) * | 2004-12-15 | 2008-10-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Controlling gate formation by removing dummy gate structures |
US7939384B2 (en) * | 2008-12-19 | 2011-05-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Eliminating poly uni-direction line-end shortening using second cut |
US7947601B2 (en) * | 2009-03-24 | 2011-05-24 | Micron Technology, Inc. | Semiconductor devices and methods for forming patterned radiation blocking on a semiconductor device |
US8217469B2 (en) * | 2009-12-11 | 2012-07-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact implement structure for high density design |
US9312260B2 (en) | 2010-05-26 | 2016-04-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits and manufacturing methods thereof |
JP5614333B2 (ja) * | 2011-03-01 | 2014-10-29 | 富士通セミコンダクター株式会社 | 半導体装置 |
US8723343B2 (en) | 2011-03-14 | 2014-05-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Sensor with energy-harvesting device |
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US9123565B2 (en) | 2012-12-31 | 2015-09-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Masks formed based on integrated circuit layout design having standard cell that includes extended active region |
US9391056B2 (en) | 2013-08-16 | 2016-07-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mask optimization for multi-layer contacts |
CN104425522B (zh) * | 2013-09-10 | 2017-10-20 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
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US9786647B1 (en) * | 2016-04-07 | 2017-10-10 | United Microelectronics Corp. | Semiconductor layout structure |
US10262981B2 (en) * | 2016-04-29 | 2019-04-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit, system for and method of forming an integrated circuit |
US10090244B2 (en) | 2016-07-27 | 2018-10-02 | Qualcomm Incorporated | Standard cell circuits employing high aspect ratio voltage rails for reduced resistance |
US10157926B2 (en) * | 2016-08-31 | 2018-12-18 | Micron Technology, Inc. | Memory cells and memory arrays |
US10380315B2 (en) | 2016-09-15 | 2019-08-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit and method of forming an integrated circuit |
WO2018132250A1 (en) | 2017-01-12 | 2018-07-19 | Micron Technology, Inc. | Memory cells, arrays of two transistor-one capacitor memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry |
US10497702B2 (en) * | 2017-04-14 | 2019-12-03 | Qualcomm Incorporated | Metal-oxide semiconductor (MOS) standard cells employing electrically coupled source regions and supply rails to relax source-drain tip-to-tip spacing between adjacent MOS standard cells |
US10846458B2 (en) * | 2018-08-30 | 2020-11-24 | Taiwan Semiconductor Manufacturing Company Ltd. | Engineering change order cell structure having always-on transistor |
US11562953B2 (en) * | 2018-10-23 | 2023-01-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cell having stacked pick-up region |
US10985272B2 (en) | 2018-11-05 | 2021-04-20 | Samsung Electronics Co., Ltd. | Integrated circuit devices including vertical field-effect transistors |
US11682664B2 (en) * | 2019-01-31 | 2023-06-20 | Intel Corporation | Standard cell architecture with power tracks completely inside a cell |
TWI733171B (zh) * | 2019-08-23 | 2021-07-11 | 智原科技股份有限公司 | 積體電路 |
CN112736079A (zh) * | 2019-10-28 | 2021-04-30 | 联华电子股份有限公司 | 具有连接pmos区域栅极结构的接触插塞的半导体元件 |
US11709985B2 (en) * | 2020-01-22 | 2023-07-25 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device including standard cells with combined active region |
US11803682B2 (en) * | 2020-01-22 | 2023-10-31 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device including standard cell having split portions |
KR20210133444A (ko) * | 2020-04-29 | 2021-11-08 | 삼성전자주식회사 | 중앙의 파워 레일들을 갖는 스탠다드 셀 및 스탠다드 셀 블록 |
US12002874B2 (en) | 2021-07-26 | 2024-06-04 | International Business Machines Corporation | Buried power rail contact |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US4319342A (en) * | 1979-12-26 | 1982-03-09 | International Business Machines Corporation | One device field effect transistor (FET) AC stable random access memory (RAM) array |
US4682201A (en) | 1984-10-19 | 1987-07-21 | California Devices, Inc. | Gate array cell |
US5019889A (en) * | 1988-06-29 | 1991-05-28 | Hitachi, Ltd. | Semiconductor integrated circuit device |
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CN1227729C (zh) * | 2002-02-05 | 2005-11-16 | 台湾积体电路制造股份有限公司 | 集成电路芯片的制造方法 |
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CN2805095Y (zh) * | 2003-08-11 | 2006-08-09 | 台湾积体电路制造股份有限公司 | 集成电路 |
-
2008
- 2008-08-18 US US12/193,354 patent/US7821039B2/en active Active
-
2009
- 2009-01-06 TW TW098100141A patent/TWI376787B/zh active
- 2009-04-21 CN CN2009101368058A patent/CN101615614B/zh active Active
Cited By (1)
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Also Published As
Publication number | Publication date |
---|---|
US20090315079A1 (en) | 2009-12-24 |
US7821039B2 (en) | 2010-10-26 |
CN101615614A (zh) | 2009-12-30 |
CN101615614B (zh) | 2011-06-29 |
TW201001677A (en) | 2010-01-01 |
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