TWI498764B - 金屬層致能定向自組裝半導體佈局設計 - Google Patents

金屬層致能定向自組裝半導體佈局設計 Download PDF

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Description

金屬層致能定向自組裝半導體佈局設計
本發明有關半導體佈局設計。本發明特別適用於形成20nm(奈米)技術節點及以下之半導體佈局設計、及所產生之器件。
現階段及將來的最先進之積體電路(Integrated Circuit，IC)製造技術要求有能力製造間距低於60nm之特徵。不過，現階段發展的光微影技術工具侷限於圖案化不小於80nm的單間距。關於IC製造之未來世代微影技術的關鍵要能低成本部署工具，且允許製程有效率圖案化具較小間距的較小特徵。已提出用於製造低於60nm之IC的數種解決方案。
一種解決方案為極紫外光(Extreme Ultraviolet，EUV)微影技術，其利用13.5nm波長光源作為使用在20nm技術節點及以下(例如，14nm)。不過，因為EUV微影技術需要穩定與有力的EUV光源，故難以實施。因此，相較目前的標準，晶圓產率非常低。此外，因為所有物質吸收EUV光，故反射透鏡(例如，鏡子)必須用於設 計工具而不是折射透鏡。此對於鏡子之平坦性增添極度限制性的條件，造成極大的技術性挑戰。所有物質對EUV光的吸收在整個供應鏈亦要求高的真空環境與超潔淨的製造作業規範，其明顯增加成本。
另一解決方案為涉及間隔件或側壁技術，其係基於目前所採用的光學微影技術，且使用一系列的沉積與蝕刻製程用以在側部將心軸結構轉換成兩個分開的結構。因此，該解決方案允許密度加倍，且以兩倍分離特徵的間距。不過，額外的沉積與蝕刻增加製程的複雜度與製造成本，且仍難以擴及甚至更小的尺寸特徵。
另一解決方案為雙圖案技術(double patterning technology)，其涉及多重光學微影技術製程以加倍特徵的密度。不過，類似上述第二解決方案，雙圖案技術增加額外製程步驟的成本，且存在有關遮罩覆蓋議題之挑戰。
另一解決方案為定向自組裝(DSA)，其使用團聯共聚物(BCP，Block Copolymer)的自組裝能力以在分別使用化學功能性或表面形貌(諸如化學磊晶或石墨磊晶)圖案化的表面上獲得週期性奈米特徵。BCP自組裝而形成微相(micro-phase)分開結構，其中任一團聯共聚物的聚合物鏈的相對長度決定材料將採用的形貌。隨著想要的形貌與方位，透過一些有關BCP微影技術的步驟可使BCP形成的圖案轉移至基板(例如，有關半導體器件製作之層)。結構可使用BCP形成，諸如圓柱或晶板，其然後透過反應離子 蝕刻以轉移至基板。對於石墨磊晶，中性表面與形貌特徵共同控制BCP微域(microdomain)的位置與方位。對於化學磊晶，中性表面與化學針插區域共同控制BCP微域的位置與方位。在鋪設BCP至形貌或化學圖案化之表面後，熱或溶劑退火方法將BCP分成微域。
DSA為基於使用一些與現階段製造流程相容的額外處理步驟之目前最先進的193nm浸潤式微影技術。每一DSA相關之處理步驟可在一至數分鐘內實施，允許產率類似現階段的193nm微影技術流程。不過，雖然個別製程步驟已顯示使用DSA實施技術，但並未顯示如何設計DSA結構以列印(print)互補金屬氧化半導體(CMOS，Complementary Metal-Oxide Semiconductor)標準電晶體胞元的佈局、或如何確切地設計佈局以致能DSA。
因此，需要有用於允許製造DSA標準胞元設計與所產生之胞元設計之方法。
本發明之一態樣為一種使用DSA預圖案形成標準電晶體佈局及標準金屬層之方法。
本發明之另一態樣為具有由DSA預圖案所形成之標準電晶體佈局與標準金屬層之器件。
本發明之額外態樣及其他特徵將在以下描述中說明，且部分在熟諳此技者推敲以下內容、或學習本發明的實施可變得更明白。如文後申請專利範圍中特別指出可實現及獲得本發明之效益。
根據本發明，一些技術效果可部分藉由一方法達成，該方法包括：藉由DSA形成預圖案電晶體佈局；在該DSA預圖案電晶體佈局上面形成金屬層，包括：形成複數個水平金屬線；及形成複數個垂直金屬段，其與相鄰的水平金屬線不連續且於該相鄰的水平金屬線之間；及形成一或多個橋接點，每一者連接該複數個水平金屬線之一者至該複數個垂直金屬段之一者，其中該等橋接點的位置決定所產生之電晶體胞元的邏輯功能。
本發明之一態樣包括該複數個水平金屬線，其將該電晶體佈局分成p型場效電晶體(p-FET)區域、n型場效電晶體(n-FET)區域、與輸入/輸出區域。另一態樣包括將該複數個水平金屬線分成至少四個水平金屬線的群組，每一群組包括電源線與接地線、及其間的晶胞內繞線與輸出金屬線。額外態樣包括形成該電源線與該輸出金屬線，其在該電晶體佈局中位於p-FET/n-FET區域的相對側上面；及形成該接地線與該晶胞內繞線，其在該電晶體佈局中位於n-FET/p-FET區域的相對側上面。進一步態樣包括形成該複數個垂直金屬段之第一列，其在該電晶體佈局內對準閘極；及形成該複數個垂直金屬段之第二列，其位於該第一列的相對側且與該第一列相鄰，該等第二列的該等垂直金屬段在該電晶體佈局內並未對準閘極。一額外態樣包括透過使用晶板形成團聯共聚物的DSA化學磊晶，形成該複數個水平金屬線與該複數個垂直金屬段。另一態樣包括透過使用圓柱及/或球體形成團聯共聚物的DSA石墨 磊晶，形成該等橋接點在該金屬層上面。其他態樣包括藉由超高分辨率微影技術在該金屬層內形成孔，該等孔為對應於該等橋接點的該等位置；及使用金屬填充該等孔，用以在該金屬層內形成橋接點。
本發明之另一態樣為一種器件，包括：預圖案電晶體佈局，其由DSA形成；金屬層，其在該DSA預圖案電晶體佈局上面，包括：複數個水平金屬線；及複數個垂直金屬段，其與相鄰的水平金屬線不連續且於該相鄰的水平金屬線之間；及一或多個橋接點，每一者連接該複數個水平金屬線之一者至該複數個垂直金屬段之一者，其中該等橋接點的位置決定所產生之電晶體胞元的邏輯功能。
一態樣包括該複數個水平金屬線，其將該電晶體佈局分成p-FET區域、n-FET區域、與輸入/輸出區域。進一步態樣包括該複數個水平金屬線，其被分成至少四個水平金屬線的群組，每一群組包括電源線與接地線、及其間的晶胞內繞線與輸出金屬線。額外態樣包括該電源線與該輸出金屬線，其在該電晶體佈局中為設置在p-FET/n-FET區域的相對側上面；及該接地線與該晶胞內繞線，其在該電晶體佈局中為設置在n-FET/p-FET區域的相對側上面。進一步態樣包括該複數個垂直金屬段之第一列，其在該電晶體佈局中為對準閘極；及該複數個垂直金屬段之第二列，其設置在該第一列的相對側上面且與該第一列相鄰，該等第二列的該等垂直金屬段在該電晶體佈局 中並未對準閘極。另一態樣包括該複數個水平金屬線與該複數個垂直金屬段，其透過使用晶板形成團聯共聚物的DSA化學磊晶形成。進一步態樣包括該等橋接點，其透過使用圓柱及/或球體形成團聯共聚物的DSA石墨磊晶形成在該金屬層上面。然而，另一態樣包括該等橋接點，其藉由超高分辨率微影技術形成在該金屬層內。
本發明之另一態樣是一種方法，包括：形成預圖案電晶體佈局，包括：透過團聯共聚物的DSA化學磊晶，在基板的主動區域上面形成電晶體；及透過該團聯共聚物的DSA石墨磊晶形成從該主動區域與電晶體向上延伸的接觸點；在該等電晶體上面形成金屬層且連接該等接觸點，包括：形成複數個水平金屬線；及形成複數個垂直金屬段，其與相鄰的水平金屬線不連續且於該相鄰的水平金屬線之間；及形成一或多個橋接點，其連接該複數個水平金屬線之一或多個至該複數個垂直金屬段之一或多個，其中該等橋接點的位置決定所產生之電晶體胞元的邏輯功能。
額外態樣包括透過使用晶板形成團聯共聚物的DSA化學磊晶，形成該複數個水平金屬線與該複數個垂直金屬段。另一態樣包括透過使用圓柱及/或球體形成團聯共聚物的DSA石墨磊晶，在該金屬層上方形成該等橋接點。然而，另一態樣包括藉由超高分辨率微影技術在該金屬層內形成孔，該等孔為對應於該等橋接點的該等位置；及使用金屬填充該等孔，用以在該金屬層內形成該等橋接 點。
熟諳此技藝者將可從下列詳細描述變得容易明白本發明之額外態樣與技術效益，其中只經由示意說明實施本發明所考慮的最佳模式以描述本發明之具體實施例。如將實現者，本發明可為其他與不同的具體實施例，且其某些細節能以各種明白的態樣修改，全部皆不悖離本發明。因此，附圖與描述本質只是說明而不是限制。
100‧‧‧基板
101a‧‧‧主動區域
101b‧‧‧鰭部
110‧‧‧DSA預圖案
111‧‧‧較暗部分
113‧‧‧較亮部分
115‧‧‧較亮虛線部分
201‧‧‧閘極
203‧‧‧接觸條
210‧‧‧DSA預圖案
211‧‧‧較暗部分
213‧‧‧較亮部分
215‧‧‧較亮虛線部分
301‧‧‧接觸點
303‧‧‧接觸點
305‧‧‧接觸點
310‧‧‧DSA預圖案
313‧‧‧較暗部分
315‧‧‧虛線部分
400‧‧‧金屬層
401a至401d‧‧‧水平金屬線
403‧‧‧垂直金屬段
405a‧‧‧p型/n型FET區域
405b‧‧‧p型/n型FET區域
407‧‧‧輸入/輸出區域
410‧‧‧DSA預圖案
411‧‧‧較暗部分
413‧‧‧較亮部分
415‧‧‧較亮虛線部分
501‧‧‧橋接點
510‧‧‧DSA預圖案
513‧‧‧較暗部分
515‧‧‧虛線部分
701‧‧‧孔
本發明為經由非限制性的範例連同附圖說明，且其中相同之元件符號表示類似元件，其中：第1A至5C圖示意性地示例說明根據示範性具體實施例之用於平面與鰭式場效電晶體(FinFET)技術之使用互補金屬纖維層的DSA預圖案形成標準電晶體佈局之方法；且第1C至5C圖示例說明對應的DSA預圖案設計；第6A至6D圖示意性地示例說明使用互補金屬纖維層的DSA預圖案形成的示範性電晶體胞元；及第7圖示意性地示例說明根據替代示範性具體實施例之互補金屬纖維層。
在下列描述中，為了解釋目的，說明許多特定細節以提供對示範性具體實施例的完全瞭解。不過，應明白，示範性具體實施例可在沒有這些特定細節或使用等效配置加以實施。在其他例證方面，眾所週知的結構與 器件使用方塊圖顯示，以避免對示範性具體實施例造成不必要的模糊。此外，除非特別聲明，否則在本說明書與申請專利範圍中所使用表達數量、比率、成份數值特性、反應條件等的所有數值應瞭解在所有例證中能使用術語「大約」修飾。
本發明在於處理及解決限制現階段微影技術伴隨製造20nm技術節點及以下的半導體佈局設計的目前問題。根據本發明之具體實施例，DSA預圖案的使用是與標準金屬層與橋接點的變化位置有關聯，以從相同的圖案產生各種不同的電晶體胞元。
根據本發明之具體實施例之方法，包括使用DSA預圖案形成一種及於初始垂直互連存取(VIA，Vertical Interconnect Access)層(例如，V0)之標準電晶體佈局。其次，金屬層形成在標準電晶體佈局上面。該金屬層包括複數個水平金屬線；及複數個垂直金屬段，其從相鄰水平金屬線與其間為不連續。一或多個橋接點形成連接該等複數個水平金屬線之一者至該等複數個垂直金屬段之一者。藉由在金屬層內根據特定位置形成橋接點，該等橋接點的該等位置決定所產生電晶體胞元的邏輯功能。使用與該金屬層和該等橋接點有關聯的DSA預圖案使電晶體佈局標準化允許實施DSA以形成半導體器件。
請即參考第1A圖，一種用於形成根據示範性具體實施例之DSA預圖案半導體電晶體佈局之方法，從使用矽(Si，Silicon)形成的基板100開始。在基板100中有 兩個主動區域101a，如圖所示。主動區域101a可用於p型FET及/或n型FET。此外，如第1B圖所示，基板100或者可具有鰭部101b，構成隨後形成FinFET之主動區域。類似上述，鰭部101b可用於p型FinFET及/或n型FinFET。雖然第1A與1B圖只示意說明兩個主動區域101a與鰭部101b之集合，但在水平及/或垂直方向可任何次數重複示意說明的圖案。
關於鰭部101b，鰭部的尺寸及/或間距對於經由現階段微影技術形成可能太小。因此，第1C圖示意說明用於形成鰭部101b的DSA預圖案110。DSA預圖案110可經由使用代表化學層之較暗部分(111)的化學磊晶被組構用於DSA，其對於使用在DSA的團聯共聚物之該等聚合物之任一者具吸引力，諸如聚甲基丙烯酸甲酯(PMMA，Poly(Methyl Methacrylate))。較亮部分113可為中性表面，其對於團聯共聚物之該等聚合物之兩者(諸如PMMA與聚苯乙烯(PS，Polystyrene))沒有吸引力、或相等吸引力。較亮虛線部分115代表在完成DSA後的預期結構之輪廓。如圖所示，代表預期結構的較暗部分111與較亮虛線部分115之兩外側端段對應第1B圖示意說明的該等鰭部101b之每一部分的五個鰭部。雖然習知微影技術無法建立鰭部101b的間距，但使用微影技術與DSA共同形成較暗部分111的外側端段允許用於形成較小的鰭部尺寸與間距。
請即參考第2A與2B圖，閘極201橫越第1A與1B圖的主動區域101a與橫越鰭部101b而形成。閘 極201可採用任何習知閘極材料形成，諸如高介電常數(high-k)介電質之上的金屬閘極。如第2B圖的進一步示意說明，接觸條203可在連接該等鰭部101b的閘極201之間形成。
閘極201的尺寸及/或間距對於經由現階段微影技術的形成而言可能太小。因此，第2C圖為示意說明用於形成閘極201的DSA預圖案210。DSA預圖案210可經由使用代表化學層之較暗部分211的化學磊晶被組構用於DSA，其對於使用在DSA的團聯共聚物的該等聚合物之一者(例如，PMMA)具吸引力。較亮部分213可為中性表面，其對於團聯共聚物的該等聚合物之兩者(例如，PMMA與PS)沒有吸引力、或相等吸引力。較亮虛線部分215代表在完成DSA後的預期結構之輪廓。如圖所示，較暗部分211的垂直段與兩較亮虛線部分215對應於第2A與2B圖兩圖中的四個閘極。雖然習知微影技術無法建立閘極201的間距，但使用微影技術與DSA共同形成較暗部分211的垂直段允許於較小的閘極尺寸與間距。接觸條203可根據有關DSA結合習知微影技術的類似閘極201之製程加以形成，諸如經由微影技術形成邊緣接觸條203，且藉著經由化學磊晶的DSA形成中間接觸條。
其次，如第3A圖所示，接觸點301、303可形成連接閘極201與主動區域101a至金屬層，該金屬層隨後形成在結構上面(如下面討論)。接觸點301可連接閘極201至金屬層，且接觸點303可連接主動區域101a至金 屬層。此外，如第3B圖所示，接觸點305可連接接觸條203至金屬層。接觸點301至305可為初始層VIA(例如，V0)。
關於形成接觸點301至305，接觸點的尺寸及/或間距對於透過現階段微影技術形成而言可能太小。因此，第3C圖示意說明用於形成接觸點301至305的DSA預圖案310。DSA預圖案310可使用代表形貌特徵之部分311被組構用於石墨磊晶。較暗部分313可為中性表面，其對於團聯共聚物的該等聚合物之兩者(諸如PMMA與PS)沒有吸引力、或相等吸引力。虛線部分315代表在完成DSA後的預期結構之輪廓。如圖所示，虛線部分315對應於第3A與3B圖所示的接觸點301至305。雖然習知技術無法建立接觸點的尺寸及/或間距，但使用微影技術結合團聯共聚物的DSA形成部分311之形貌特徵的形狀允許在較小的尺寸與間距對接觸點301至305以六角形式配置。
請即參考第4A與4B圖，金屬層400然後形成在接觸點301至305上方且與其連接。金屬層400包括複數個水平金屬線401(即是，401a至401d)與複數個垂直金屬段403。該複數個水平金屬線401將佈局分成p型/n型FET區域405(即是，405a、405b)與輸入/輸出區域407。p型/n型FET區域405為可互換。如先前進一步示意說明，水平金屬線401可分成至少四個水平金屬線401的群組，每一群組定義電晶體胞元且包括p型FET區域405a、n型FET區域405b、與輸入/輸出區域407。此外，每一群組可 包括當作電源線(即是，401a)之水平金屬線、與當作接地線(即是，401d)之水平金屬線、及其間當作晶胞內繞線與輸出金屬線之水平金屬線(即是，分別為401c、401b)。電源線401a與輸出金屬線401b可設置在p-FET/n-FET區域405(即是，405a)的相對側上面，且接地線401d與晶胞內繞線401c可設置在p-FET/n-FET區域405(即是，405b)的相對側上面。
垂直金屬段403是與相鄰的水平金屬線401不連續且於該相鄰的水平金屬線401之間。該等垂直金屬段之第一列可對準閘極201，如輸入/輸出區域407的垂直金屬段403所示，且垂直金屬段之第二列可設置在該第一列的相對側上面且與該第一列相鄰，如p-FET/n-FET區域405的垂直金屬段所示。此外，該等第二列的垂直金屬段可不對準該等閘極201，如第4A與4B圖所示。
關於垂直金屬段403，垂直金屬段403的尺寸及/或間距對於經由現階段微影技術形成而言可能太小。因此，第4C圖示意說明用於形成垂直金屬段403的DSA預圖案410。DSA預圖案410可使用代表化學層的較暗部分411被組構成用於化學磊晶，其對於使用在DSA的團聯共聚物的該等聚合物之一者(諸如PMMA)有吸引力。較暗部分411的尺寸與間距可能夠大，使得可使用習知微影技術圖案化該較暗部分411。較亮部分413可為中性表面，其對團聯共聚物的該等聚合物兩者(諸如PMMA與PS)沒有吸引力、或相等吸引力。較亮虛線部分415代表在完 成DSA後的預期結構之輪廓。雖然習知微影技術無法建立交互垂直金屬段403的間距，但使用微影技術與DSA共同形成較暗部分411的圖案允許垂直金屬段403的較小間距。如圖所示，較暗部分411與較亮虛線部分(415的圖案對應於第4A與4B圖的水平金屬線401與垂直金屬段403的形狀與間距。
請即參考第5A與5B圖，一或多個橋接點501係形成為連接水平金屬線401至垂直金屬段403。橋接點501的位置決定所產生之電晶體胞元的邏輯功能。在第5A圖，七個橋接點501的位置，結合金屬層400及該金屬層400下方的層而形成兩個輸入反AND或NOT AND(NAND2)電晶體胞元。
橋接點501的尺寸及/或間距對於習知微影形成技術而言可能太小。因此，第5C圖示意說明DSA預圖案510。DSA預圖案510可使用代表形貌特徵之部分511被組構成用於石墨磊晶，且較暗部分513可為中性表面，其對團聯共聚物的該等聚合物兩者(諸如PMMA與PS)是沒有吸引力、或相等吸引力。虛線部分515代表在完成DSA後的預期結構之輪廓。如圖所示，虛線部分515對應第5A與5B圖所示的橋接點501。雖然習知技術無法建立橋接點501的尺寸及/或間距，但使用微影技術與團聯共聚物的DSA共同形成部分511之形貌特徵的形狀允許橋接點501以六角形配置。
如前面討論，橋接點501的位置決定所產生 之電晶體胞元的邏輯功能。金屬層400結合橋接點501形成密度倍增，且接觸點301至305的六角形配置是要調適圓柱形成團聯共聚物的六角形封裝對稱性，其可透過DSA石墨磊晶或化學磊晶實施。
第6A圖示意說明一種電晶體胞元，除了橋接點501的位置不同以外，該電晶體胞元與第5A圖所示者相同。在此，橋接點501係設置成形成兩個輸入NOR閘(NOR2)。此外，第6B圖亦示意說明一種電晶體胞元，除了橋接點501的位置以外，該電晶體胞元與第5A圖所示者相同。在此，橋接點501係設置成形成NOT閘。
第6C與6D圖示意說明具有變化邏輯功能的額外電晶體胞元。更具體地，相較於先前電晶體胞元的主動區域101a，第6C與6D圖示意說明主動區域601a、601b可擴大或增大，以調適不同邏輯功能而仍可使DSA預圖案用於閘極201、接觸點301至305、水平金屬線401與垂直金屬段403。此外，橋接點501的位置可變更，用以改變邏輯功能。因此，第6C圖示意說明基於橋接點501的位置與擴大主動區域601a之三輸入NAND電晶體胞元。此外，第6D圖示意說明基於橋接點501的位置與擴大主動區域601b之and-or-invert複合閘電晶體胞元(AOI22)。因此，僅藉由改變主動區域的尺寸以連結額外的閘極201、接觸點301/303、與垂直金屬段403，而亦改變橋接點501的位置，可使用相同之DSA預圖案形成完全不同的電晶體胞元。
請即參考第7圖，因為在形成金屬層400(包括水平金屬線401與垂直金屬段403)之後形成上面討論的橋接點501，故橋接點501是在金屬層400上面形成。或者，藉由使用EUV微影技術可形成橋接點501以在對應橋接點501的位置建立孔701。因此，孔701可在與金屬層(400相同的層級。在形成孔701之後，該等孔可使用金屬填充(諸如用來形成金屬層400的相同金屬)，用以在與金屬層400的相同層內形成橋接點501。
本發明之具體實施例達成一些技術方面的效果，包括致能DSA佈局，允許結構具小到10nm及以下尺寸之半間距，而仍維持滿意的臨界尺寸均勻性(CDU，Critical Dimension Uniformity)與線邊緣粗糙程度(LER，Line-Edge Roughness)，其遠超過現階段最先進的193nm浸潤式微影技術的能力，且優於面對仍發展中之EUV微影技術的許多議題。所揭露的DSA預圖案電晶體佈局為一種風格適用全部(one-style-fits-all)的佈局設計，透過使用金屬層(例如，M1)用以致能多數邏輯功能的繞線需求。一種風格適用全部的解決方案明顯減少不同胞元的佈局設計複雜度與相關成本。DSA預圖案的佈局亦沒有彎曲結構，諸如凸凹部，彎曲結構為與聚合物物理學有關的高度拉緊結構，其可能導致增加製造風險的缺點。本發明擁有關於設計及製造使用在微處理器、智慧型電話、行動電話、蜂巢式手機、機上盒、數位影像光碟(DVD)錄影機與播放器、汽車導航、印表機和周邊設備、網路和電訊設備、遊戲系 統、與數位相機的各種不同類型高度整合半導體器件之任一者的工業適用性。
在前文中，本發明係參考示範性具體實施例加以描述。不過，顯然可達成各種不同修改與變化，不致悖離如文後申請專利範圍描述之本發明的廣泛精神與範疇。因此，說明書與附圖視為示例說明而不是限制。應瞭解，本發明可使用各種不同其他組合與具體實施例，且可為在文後所表達本發明範疇內的任何變更或修改。
100‧‧‧基板
101a‧‧‧主動區域
201‧‧‧閘極
301‧‧‧接觸點
303‧‧‧接觸點
400‧‧‧金屬層
401a至401d‧‧‧水平金屬線
403‧‧‧垂直金屬段
405a‧‧‧p型/n型FET區域
405b‧‧‧p型/n型FET區域
407‧‧‧輸入/輸出區域
501‧‧‧橋接點

Claims (18)

  1. 一種製造半導體裝置之方法，包括：藉由定向自組裝(DSA)形成預圖案電晶體佈局；在該定向自組裝預圖案電晶體佈局上方形成金屬層，包括：形成複數個水平金屬線；及形成複數個垂直金屬段，係與相鄰的水平金屬線不連續且於該相鄰的水平金屬線之間；形成一或多個橋接點，每一橋接點連接該複數個水平金屬線之一者至該複數個垂直金屬段之一者；以及透過使用圓柱及/或球體形成團聯共聚物的定向自組裝石墨磊晶，在該金屬層之上形成該等橋接點，其中，該等橋接點的位置決定所產生之電晶體胞元的邏輯功能。
  2. 如申請專利範圍第1項所述之方法，包括：該複數個水平金屬線係將該電晶體佈局分成p型場效電晶體(p-FET)區域、n型場效電晶體(n-FET)區域、以及輸入/輸出區域。
  3. 如申請專利範圍第1項所述之方法，更包括：將該複數個水平金屬線分成至少四個水平金屬線的群組，每一群組包括電源線與接地線、以及其間的晶胞內繞線與輸出金屬線。
  4. 如申請專利範圍第3項所述之方法，包括： 在該電晶體佈局中的p-FET/n-FET區域的相對側上形成該電源線與該輸出金屬線；以及在該電晶體佈局中的n-FET/p-FET區域的相對側上形成該接地線與該晶胞內繞線。
  5. 如申請專利範圍第1項所述之方法，包括：形成該複數個垂直金屬段之第一列，係對準該電晶體佈局內之閘極；以及形成該複數個垂直金屬段之第二列在該第一列的相對側上且與該第一列相鄰，該第二列的該等垂直金屬段在該電晶體佈局內並未對準該等閘極。
  6. 如申請專利範圍第1項所述之方法，包括：透過使用晶板形成團聯共聚物的定向自組裝化學磊晶，形成該複數個水平金屬線與該複數個垂直金屬段。
  7. 如申請專利範圍第1項所述之方法，包括：藉由超高分辨率微影技術在該金屬層內形成孔，該等孔係對應於該等橋接點的該等位置；以及使用金屬填充該等孔，以在該金屬層內形成該等橋接點。
  8. 一種半導體裝置，包括：預圖案電晶體佈局，係以定向自組裝(DSA)形成；金屬層，係在該定向自組裝預圖案電晶體佈局上方，包括：複數個水平金屬線；及 複數個垂直金屬段，係與相鄰的水平金屬線不連續且於該相鄰的水平金屬線之間；一或多個橋接點，每一者連接該複數個水平金屬線之一者至該複數個垂直金屬段之一者；以及該等橋接點，係透過使用圓柱及/或球體團聯共聚物的定向自組裝石墨磊晶而形成在該金屬層之上，其中，該等橋接點的位置決定所產生之電晶體胞元的邏輯功能。
  9. 如申請專利範圍第8項所述之裝置，包括：該複數個水平金屬線，係將該電晶體佈局分成p型場效電晶體(p-FET)區域、n型場效電晶體(n-FET)區域、以及輸入/輸出區域。
  10. 如申請專利範圍第8項所述之裝置，更包括：該複數個水平金屬線，係被分成至少四個水平金屬線的群組，每一群組包括電源線與接地線、以及其間的晶胞內繞線及輸出金屬線。
  11. 如申請專利範圍第10項所述之裝置，包括：該電源線與該輸出金屬線，係在該電晶體佈局中p-FET/n-FET區域的相對側上；以及該接地線與該晶胞內繞線，係在該電晶體佈局中n-FET/p-FET區域的相對側上。
  12. 如申請專利範圍第8項所述之裝置，包括：該複數個垂直金屬段之第一列，係對準在該電晶體佈局內之閘極；以及 該複數個垂直金屬段之第二列，係在該第一列的相對側上且與該第一列相鄰，該等第二列的該等垂直金屬段在該電晶體佈局內並未對準該等閘極。
  13. 如申請專利範圍第8項所述之裝置，包括：該複數個水平金屬線與該複數個垂直金屬段，係透過使用晶板形成團聯共聚物的定向自組裝化學磊晶而形成。
  14. 如申請專利範圍第8項所述之裝置，包括：該等橋接點，係藉由超高分辨率微影技術而形成在該金屬層內。
  15. 一種製造半導體裝置之方法，包括：形成預圖案電晶體佈局，包括：透過團聯共聚物的定向自組裝(DSA)化學磊晶，在基板之主動區域上方形成電晶體；及透過該團聯共聚物的定向自組裝石墨磊晶，形成從該主動區域與該電晶體向上延伸的接觸點；在該等電晶體上方形成金屬層且連接該等接觸點，包括：形成複數個水平金屬線；及形成複數個垂直金屬段，係與相鄰的水平金屬線不連續且於該相鄰的水平金屬線之間；以及形成一或多個橋接點，係連接該複數個水平金屬線之一或多個至該複數個垂直金屬段之一或多個，其中，該等橋接點的位置決定所產生之電晶體胞 元的邏輯功能。
  16. 如申請專利範圍第15項所述之方法，包括：透過使用晶板形成團聯共聚物的定向自組裝化學磊晶，形成該複數個水平金屬線與該複數個垂直金屬段。
  17. 如申請專利範圍第15項所述之方法，包括：透過使用圓柱及/或球體形成團聯共聚物的定向自組裝石墨磊晶，在該金屬層之上形成該等橋接點。
  18. 如申請專利範圍第15項所述之方法，包括：透過超高分辨率微影技術在該金屬層內形成孔，該等孔係對應於該等橋接點的該等位置；以及使用金屬填充該等孔，以在該金屬層內形成該等橋接點。
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