CN206148424U - 用于全环栅晶体管的设备、导电路径、集成电路及器件 - Google Patents
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- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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Abstract
本公开的各种实施例涉及用于全环栅晶体管的设备、导电路径、集成电路及器件。一种模块化互连结构促进由竖直GAA FET构建复杂还紧凑的集成电路。该模块化互连结构包括到晶体管端子的环形金属触点、径向地从竖直纳米线向外延伸的堆叠盘的扇区、以及采用杆形式的过孔。安装到径向扇区互连的延伸接片准许从每个晶体管端子扇出信号。通过线性区段联接相邻互连。不像常规的集成电路，如在此所描述的模块化互连与晶体管同时形成。竖直GAA与非门和或非门提供用于创建所有类型的逻辑门以实施任何期望的布尔逻辑函数的构建块。该模块化互连结构使得堆叠的竖直GAA FET成为可能。该模块化互连结构准许使用标准的CMOS工艺在硅衬底上集成各种专用竖直GAA器件。
Description
技术领域
本披露总体上涉及用于在半导体衬底上构建的全环栅晶体管器件的各种几何结构，并且更具体地涉及竖直定向的全环栅晶体管，在该全环栅晶体管中电流在横向于半导体衬底的表面的方向上流动。
背景技术
全环栅FET(或GAA FET)是一种非平面金属氧化物半导体(MOS)晶体管设计，其中，栅极完全包绕导电沟道以便对其中的电流进行最大化的控制。在GAA FET中，沟道被配置成由栅极氧化物环绕的圆柱形纳米线。栅极然后环绕氧化物。
源极区域和漏极区域位于沟道的任一端上。一些现有的GAA FET是水平GAA FET，被定向为使得纳米线在基本上平行于半导体衬底的表面的水平方向上延伸。在例如IBM公司的授予常(Chang)等人的美国专利申请公开号2013/0341596中以及在意法半导体公司(STMicroelectronics)的授予刘(Liu)等人的美国专利申请号2015/0372104中描述了这种水平GAA FET。
还已经开发出竖直GAA FET结构，其中，载流纳米线被定向为基本上垂直于硅衬底的顶部表面。纳米线被外延地生长并且被适当地掺杂以便以堆叠安排形成源极区域、沟道区域和漏极区域。竖直GAA FET旨在满足7nm技术集成电路生成的设计和性能标准。在转让给与本专利申请相同的受让人的美国专利申请号14/588,337和14/675,536中描述了这种器件。
竖直GAA FET堆叠的一个具体的挑战性方面是互连结构。具体地，与竖直GAA FET的最下部端子(即，源极或漏极)进行电接触会是笨拙的，因为一旦形成了竖直GAA FET就无法从半导体衬底的顶侧接入下部端子。在之前的设计中，经由衬底的背侧进行与GAA FET的下部端子的一些电接触。
实用新型内容
披露了一种适用于竖直全环栅FET的模块化互连结构。该模块化互连结构包括到晶体管端子的环形金属触点、采用堆叠盘的径向扇区的形式从竖直纳米线向外延伸的金属互连、以及采用耦合径向扇区的导电杆形式的过孔。安装到径向扇区互连上的延伸接片进一步增加了可接入连接过孔的表面积，因此允许信号从每个晶体管端子扇出。可以通过线性区段联接相邻互连。不像常规的集成电路(其中，在“前段”加工期间在半导体衬底中形成晶体管，并且然后在完全形成晶体管之后，在“后段”加工期间在硅衬底的顶部构造互连结构)，在此描述的模块化互连与晶体管同时形成。因此，当使用在此所披露的模块化互连方法制造集成电路时，前段加工和后段加工之间没有区别。这种发展为未来若干代工艺技术呈现了非常新的范例。
模块化互连结构促进由竖直GAA FET构建复杂还紧凑的集成电路。披露了竖直与非门和或非门设计，这些竖直与非门和或非门设计可以用作用于创建所有类型的逻辑门的构建块，并且因此用于使用竖直GAA FET架构实施任何期望的布尔逻辑函数。在一些配置中，有利的是在彼此顶部上堆叠竖直GAA FET。该模块化互连结构使得堆叠的竖直GAA FET成为可能。另外，呈现了专用晶体管的竖直GAA FET版本，包括竖直GAA隧穿场效应晶体管(VGAA TFET)、竖直GAA氧化硅氮氧化硅(VGAA SONOS)器件、竖直GAA绝缘体上硅(VGAA SOI)器件以及竖直GAA静态感应晶体管(VGAA SIT)。在此所披露的模块化互连准许使用标准的CMOS工艺在硅衬底上集成这些VGAA器件中的任一种。
通过竖直地堆叠器件并且通过使用在此所披露的径向模块化互连结构增加晶体管密度促进了制造包含微处理器芯片和混合信号芯片的先进的消费者电子产品。这些产品可以包括平板计算机、智能电话、桌上计算机和服务器、游戏机、游戏控制台、互联网视频流控制台、自动微控制器、高密度存储器装置等等。所披露的结构的芯片制造可以采用更老的加工设备，因为竖直晶体管和径向互连结构更加紧凑，并且因此它们更加空间高效。
本公开的第一方面公开了一种用于全环栅晶体管的设备，包括：衬底，该衬底具有衬底表面；多个晶体管，每个晶体管具有在横向于该衬底表面的方向上从该衬底向外延伸的源极端子、栅极端子和漏极端子；以及模块化互连结构，该模块化互连结构耦合到该多个晶体管中的所选晶体管的所选端子，该模块化互连结构包括：多个环形触点，每个环形触点与该多个晶体管中的该所选晶体管的该端子中的一个端子对准并耦合到其上；多个径向扇区，每个径向扇区耦合到该环形触点中的一个环形触点并且在与该端子中的对应端子对准的平面中形成导电域；以及多个过孔，该多个过孔耦合到该导电域中的所选导电域，该过孔基本上横向于该衬底表面对准。
根据本公开的实施例，该衬底是掺杂的。
根据本公开的实施例，设备进一步包括在该掺杂衬底中形成的阱，该阱具有与该掺杂衬底相反的极性，该阱和该掺杂衬底形成被配置成用于减少到该衬底的电流泄露的二极管。
根据本公开的实施例，该晶体管包括外延半导体柱，每个晶体管包括：外延堆叠源极和漏极端子；外延沟道，该外延沟道在该源极与漏极端子之间延伸；以及栅极电介质；以及圆柱形栅极端子，该圆柱形栅极端子环绕该外延沟道，该圆柱形栅极端子通过该栅极电介质与该外延沟道间隔开。
根据本公开的实施例，每个柱的宽度尺寸在约0.03μm与1.0μm的范围内。
根据本公开的实施例，该栅极电介质是高k栅极氧化物。
根据本公开的实施例，该高k氧化物具有在2nm与800nm范围内的厚度以及在2nm与2μm范围内的长度。
根据本公开的实施例，每个晶体管包括金属氧化物半导体场效应晶体管(MOSFET)、隧穿场效应晶体管(TFET)、氧化硅氮氧化硅(SONOS)器件、绝缘体上硅(SOI)器件以及静态感应晶体管(SIT)中的一者或多者。
根据本公开的实施例，该衬底包括硅、碳化硅(SiC)和掩埋氧化物(BOX)中的一种。
根据本公开的实施例，该模块化互连结构根据包括堆叠在全环栅COMS晶体管上的全环栅TFET的电路设计耦合到该多个晶体管中的该所选晶体管的该所选端子。
根据本公开的实施例，设备进一步包括布置在该衬底和该多个晶体管中的至少一个晶体管之间的附加端子，该附加端子被配置成用于保护该晶体管不受静电放电影响。
根据本公开的实施例，该模块化互连结构根据使用和之积块中的或非门实现布尔逻辑的电路设计耦合到该多个晶体管中的该所选晶体管的该所选端子。
根据本公开的实施例，每个或非门包括以单柱安排堆叠的竖直晶体管。
根据本公开的实施例，每个或非门包括以双柱安排堆叠的竖直晶体管。
根据本公开的实施例，该模块化互连结构根据使用积之和块中的与非门实现布尔逻辑的电路设计耦合到该多个晶体管中的该所选晶体管的该所选端子。
根据本公开的实施例，每个与非门包括以单柱安排堆叠的竖直晶体管。
根据本公开的实施例，每个与非门包括以双柱安排堆叠的竖直晶体管。
根据本公开的实施例，设备包括堆叠在COMS晶体管上、堆叠在二极管上的隧穿场效应晶体管。
根据本公开的实施例，该模块化互连结构进一步包括耦合到该径向扇区并且从该径向扇区径向地向外延伸的域延伸焊盘。
根据本公开的实施例，该域延伸焊盘呈径向辐条的形状。
根据本公开的实施例，该模块化互连结构进一步包括耦合到该域延伸焊盘的放大过孔着陆焊盘。
根据本公开的实施例，该放大过孔着陆焊盘是圆形的。
根据本公开的实施例，该模块化互连结构根据包括安排在耦合到该导电域的导电环的圆周周围的附加放大过孔着陆焊盘的电路设计耦合到该多个晶体管中的该所选晶体管的该所选端子。
根据本公开的实施例，该模块化互连结构进一步包括耦合到该导电域的与位于该衬底上的竖直晶体管的不同端子相关联的导线。
根据本公开的实施例，该环形触点、径向扇区、域延伸焊盘、放大过孔着陆焊盘以及过孔中的一者或多者包括钛、氮化钛、钨、铜、铝、银、金、铂、钽、镍、钴、铬及其合金中的一种。
本公开第二方面公开了一种用于全环栅晶体管的设备，包括：半导体衬底；多个竖直晶体管，该多个竖直晶体管被形成为沿着横向于该半导体衬底的表面的对应的轴线延伸的半导体柱；以及互连结构，该互连结构耦合到该竖直晶体管的所选端子，该互连结构提供：导电域，该导电域与该竖直晶体管的该所选端子水平共面，以及过孔，该过孔基本上平行于该轴线延伸，该过孔耦合到该导电域中的所选导电域。
根据本公开的实施例，该互连结构具有径向几何结构。
根据本公开的实施例，该导电域包括环形触点、径向扇区、域延伸焊盘、放大过孔着陆焊盘以及导线中的一者或多者。
本公开的第三方面公开了一种用于全环栅晶体管的设备，包括：硅衬底；多个竖直晶体管，该多个竖直晶体管形成在该硅衬底上；以及模块化互连结构，其中，经由同轴环形金属触点电接入该竖直晶体管的端子。
根据本公开的实施例，该竖直晶体管是金属氧化物半导体晶体管。
根据本公开的实施例，该竖直晶体管是全环栅场效应晶体管。
本公开的第四方面公开了一种导电路径，包括：第一导电域，该第一导电域耦合到第一平面中的第一导电环；第二导电域，该第二导电域耦合到基本上平行于该第一平面的第二平面中的第二导电环；纳米线，该纳米线耦合到该第一和第二导电环，该纳米线横向于该第一和第二平面延伸。
根据本公开的实施例，导电路径进一步包括：过孔，该过孔耦合到该第一和第二导电域，该过孔基本上平行于该纳米线对准。
根据本公开的实施例，该导电域呈径向扇区的形状。
根据本公开的实施例，该导电域进一步包括多个扇出延伸辐条，每个辐条耦合到放大过孔着陆焊盘。
根据本公开的实施例，该导电域是金属的。
根据本公开的实施例，该导电域包括半导体材料。
根据本公开的实施例，该纳米线包括开关。
根据本公开的实施例，该纳米线包括晶体管的沟道。
根据本公开的实施例，每个导电环与晶体管的端子对准。
根据本公开的实施例，该纳米线的一部分由同轴晶体管栅极环绕。
本公开的第五方面公开了一种集成电路，该集成电路包括本公开第四方面中所述的导电路径。
本公开的第六方面公开了一种用于全环栅晶体管的器件，包括：掺杂半导体衬底；在该掺杂衬底中的阱，该阱掺杂有具有相对于该掺杂衬底相反的极性的离子，该掺杂阱和该掺杂衬底形成衬底二极管；源极端子，该源极端子被形成为在相对于该掺杂衬底的表面的横向方向上延伸的外延半导体柱；底部栅极端子，该底部栅极端子堆叠在该源极端子上；多个控制栅极端子，该多个控制栅极端子依次堆叠在该底部栅极端子上；上部栅极端子，该上部栅极端子堆叠在该控制栅极端子上，以便控制该半导体柱内的电流；外延漏极端子，该外延漏极端子堆叠在该上部栅极端子上；以及层间电介质，该层间电介质将该端子彼此电绝缘。
根据本公开的实施例，器件进一步包括模块化互连结构，该模块化互连结构被配置成用于提供对该堆叠端子中的每个端子的电接入。
根据本公开的实施例，该模块化互连结构具有径向几何结构，包括多个平面盘，每个平面盘具有与该堆叠端子中的至少一个端子电通信的环形环触点、至少一个导电域以及至少一个过孔。
根据本公开的实施例，与该控制栅极端子相对应的该环形环触点包括多个同心的环形层。
附图说明
在附图中，完全相同的参考标号标识相似的元件或动作。附图中元件的大小和相对位置不一定成比例地绘制。
图1A是从美国专利申请号14/588,337重现的N-P-N和P-N-P竖直GAA的横截面视图。
图1B是从美国专利申请号14/588,337重现的在形成常规线性触点之后成的竖直GAA FET的横截面视图。
图2A是从美国专利申请号14/675,536重现的P-N-N和N-P-P竖直GAA TFET的横截面视图。
图2B是从美国专利申请号14/675,536重现的在形成常规前侧和后侧线性触点之后的竖直GAA FET的横截面视图。
图3A是MOSFET的示意图，表明了如通常在电路图中示出的源极端子、栅极端子和漏极端子的安排。
图3B是模块化互连结构的透视图，该模块化互连结构具有在此描述的径向触点，适用于MOSFET的竖直GAA实现方式(如在图1A中所示出的那个)，而不是使用如图1B示出的常规的线性触点。
图4A是耦合到采用径向扇区形式的导电域的硅柱和环形触点的俯视平面图。
图4B是硅柱、环形触点和各种共面导电域元件(包括安排在导电环的圆周周围的径向扇区、扇出延伸辐条和延伸焊)盘的俯视平面图。
图5A是硅柱、环形触点和各种共面导电域元件(包括径向扇区、扇出延伸辐条和放大过孔着陆焊盘)的俯视平面图。
图5B是图5A的一部分的侧向正视图，示出了过孔在过孔着陆焊盘处与延伸辐条进行接触。
图5C是俯视平面图，示出了模块化互连结构如何通过提供多个过孔着陆焊盘来延伸电接入到环形触点。
图6是流程图，示出了一种制造竖直GAA晶体管以及根据在此描述的实施例的模块化互连结构的方法中的步骤序列。
图7A-9C是在根据在图6中示出序列的制造过程中的一对竖直GAA FET的横截面视图。
图10是配备有ESD型二极管、环形触点(nFET和pFET)和径向扇区导电域(仅针对nFET示出)的完成的nFET和pFET竖直GAA器件的横截面视图。
图11A是两个串联耦合的MOSFET晶体管的示意图。
图11B是适用于串联电耦合两个堆叠的竖直GAA器件的模块化互连结构的透视图。
图12A是两个并联耦合的MOSFET晶体管的示意图。
图12B是在此所描述的被配置成用于并联电耦合两个堆叠的竖直GAA器件的模块化互连结构的透视图。
图13A和图14A各自示出了串联耦合并且受防漏电型二极管保护的nFET和TFET示意图。
图13B是堆叠的竖直GAA TFET、nFET和二极管以及相关联的环形触点(左)；以及堆叠的竖直GAA TFET、pFET和二极管以及相关联的环形触点(右)的横截面视图。
图13C和图14C示出了并联耦合并且受防漏电型二极管保护的pFET和TFET示意图。
图14B是在此所描述的被配置成用于串联耦合堆叠的竖直GAA TFET和nFET器件的模块化互连结构的透视图。
图14D是在此所描述的被配置成用于并联电耦合堆叠的竖直GAA TFET和pFET器件的模块化互连结构的透视图。
图15A-15C对应于图13A-13C，其中，防漏电型二极管由静电放电(ESD)型二极管替换。
图16A-16D对应于图14A-14D，其中包括了防漏电型二极管和静电放电(ESD)型二极管两者。
图17是被分配给各个器件端子的径向扇区导电域以及为栅极端子提供多个接入焊盘的栅极触点的扇出的俯视平面图。
图18A是示意图，示出了本领域中众所周知的与非逻辑门以及描述与非门的操作的真值表。
图18B示出了六种类型的布尔逻辑门(反相器、与门、或门、或非门、异或门、异或非门)及其仅使用与非门的相应构造。
图18C是仅使用与非门实现的积之和(SOP)逻辑级的数字电路示意图。
图19A是以常规安排耦合到一起以便创建与非门的四个MOS晶体管的电路图。
图19B是四晶体管与非门的电路设计布局。
图19C是根据在此描述的实施例耦合到一起以便创建与非门的四个MOS晶体管的电路图。
图19D是对图19C中所示出的与非门电路的四个竖直GAA晶体管的单柱堆叠安排的实现方式的横截面视图。
图20是根据在此描述的实施例对图19D中所示出的堆叠的晶体管进行耦合的模块化互连结构的透视图。
图21A-21C示出了这四晶体管与非门的双柱实现，其中，导线被示出为对这两个不同柱(图21B)上的端子进行耦合。
图22A是仅使用或非门实现的和之积(POS)逻辑级的数字电路示意图。
图22B是耦合到一起以便创建或非门的四个MOS晶体管的常规电路图。
图22C是在图22B中示出的四晶体管或非门的电路设计布局。
图22D是根据在此描述的实施例耦合到一起以便创建或非门的四个MOS晶体管的电路图。
图23A是在此所描述的模块化互连结构的四个竖直GAA晶体管和环形触点的单柱堆叠安排(对应于在图22D中示出的或非门)的横截面视图。
图23B是图23A中所示的模块化互连结构的透视图。
图24A-图24C示出了四晶体管或非门的双柱实现，其中，导线被示出为耦合这两个不同柱上的端子。
图25是流程图，示出了一种制造竖直GAA SiC静态感应晶体管和在此描述的模块化互连结构的方法中的步骤序列。
图26A是根据在此描述的实施例针对静态感应晶体管(SIT)作为沿着竖直SiC柱的高度的函数的外延掺杂浓度的曲线图。
图26B是根据在此描述的实施例在制造漏极端子期间的SiC柱的水平横截面视图。
图26C和图26D是在制造漏极端子期间SiC柱的沿着在图26B中示出的切线的竖直横截面视图。
图27A-29C是根据在图25中示出的序列在制造静态感应晶体管期间SiC柱和相关联的电连接的横截面视图。
图30A-30C示出了完成的竖直GAA静态感应晶体管。
图31A是耦合在一起的三个SIT晶体管、ESD型晶体管和防漏电型二极管的电路图。
图31B是在此描述的SIT和相关联的模块化互连结构的竖直GAA三晶体管单柱堆叠安排的横截面视图。
图31C是根据在此描述的实施例具有五个扇区的平面盘的俯视平面图，该盘的栅极接触扇区耦合到用于调谐栅极的阈值电压的扇出延伸辐条和延伸焊盘。
图32示出了现有的SONOS浮栅存储器装置的剖面示意图。
图33是流程图，示出了一种制造在此描述的竖直GAA SONOS器件和相应模块化互连结构的方法中的步骤序列。
图34A-36是在根据图33中示出的序列制造过程中竖直GAA SONOS器件和相关联的电连接的横截面视图。
图37A是根据在此描述的实施例的SONOS器件的电路图。
图37B是根据在此描述的实施例用于竖直GAA SONOS器件的模块化互连结构的透视图，其中，环形触点由多个金属同心层制成。
图37C是完成的竖直GAA氧化硅氮氧化硅器件(SONOS)和相应的模块化互连结构的横截面视图。
具体实施方式
在以下描述中，列出了某些特定细节以便提供所披露的主题的各个方面的透彻理解。然而，可以在没有这些特定细节的情况下实践所披露的主题。在一些情形下，未详细描述包括在此披露的主题的各实施例的众所周知的半导体加工结构和方法以便避免模糊本披露的其他方面的描述。
除非上下文另有要求，否则贯穿说明书和所附权利要求书，“包括(comprise)”一词及其多种变体(诸如，“包括(comprises)”和“包括(comprising)”)将以一种开放式的和包含性的意义来进行解释，例如，“包括但不限于(including,but not limited to)”。
贯穿本说明书所提到的“一个实施例”或“实施例”是指与该实施例相关联地描述的具体的特征、结构或特性被包括在至少一个实施例中。因而，贯穿本说明书，短语“在一个实施例中”或“在实施例中”在不同场合中的出现并不必定都是指相同的方面。另外，特定特征、结构或特性可以根据任何合适的方式组合在本披露的一个或多个方面中。
贯穿说明书对集成电路的引用总体上旨在包括在半导体衬底上构建的集成电路部件，不管这些部件是否被一起耦合到电路中或者能够互连在一起。贯穿本说明书，术语“层”以其最广泛的含义来使用以包括薄膜、帽盖等等，并且一个层可以由多个子层组成。
贯穿本说明书对用于沉积氮化硅、二氧化硅、金属或类似材料的常规薄膜沉积技术的引用包括如下工艺：化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、金属有机化学气相沉积(MOCVD)、等离子加强化学气相沉积(PECVD)、等离子气相沉积(PVD)、原子层沉积(ALD)、分子束外延(MBE)、电镀、无电镀等等。在此参照这种工艺的示例描述具体实施例。然而，本披露和对某些沉积技术的引用不应限于所描述的那些。例如，在一些情况下，引用CVD的描述可以可替代地使用PVD完成，或者指定电镀的描述可以可替代地使用无电镀完成。进一步地，引用形成薄膜的常规技术可以包括原位生长膜。例如，在一些实施例中，将氧化物的生长控制在期望的厚度可以通过将硅表面暴露于氧气或加热室中的湿气来实现。
贯穿本说明书对在用于图案化各种薄膜的半导体制造技术中已知的常规光刻技术的引用包括旋涂曝光显像工艺序列以及通常其后的蚀刻工艺。可替代地或此外，光刻胶还可以用于图案化进而可以用于图案化底层膜的硬掩模(例如，氮化硅硬掩模)。
贯穿本说明书对在用于选择性移除多晶硅、氮化硅、二氧化硅、金属、光刻胶、聚酰亚胺或类似材料的技术中已知的常规蚀刻技术的引用包括如下工艺：湿法化学蚀刻、反应离子(等离子)蚀刻(RIE)、冲洗、湿法清洁、预清洁、溅射清洁、化学机械平面化(CMP)等等。在此参照这种工艺的示例描述具体实施例。然而，本披露和对某些沉积技术的引用不应限于所描述的那些。在一些情形下，两种这样的技术可以是可互换的。例如，剥离光刻胶可能需要将样本浸入在湿法化学浴中或者可替代地将湿法化学物直接溅射到样本上。
在此参照已经生产的竖直全环栅器件互连描述具体实施例；然而，本披露和对某些材料、维度以及加工步骤的细节和排序的引用是示例性的并且不应限于所示出的那些。
现在转向附图，图1A、图1B、图2A和图2B示出了如在转让给与本专利文件相同的受让人的美国专利申请号14/588,337和14/675,536中描述的具有不同互连配置的现有的竖直GAA晶体管的各个示例。
图1A示出了在硅衬底102上构建的一对现有的CMOS n型和p型竖直全环栅(GAA)晶体管100n和100p。n-FET晶体管100n和p-FET晶体管100p通过隔离区域107彼此电分离。隔离区域107填充有绝缘体(例如，氧化物材料)，并且在氧化物材料与硅衬底102之间具有氮化硅内衬108。竖直GAA晶体管中的每一个晶体管实质上是线性的或一维器件，采用在横向于硅衬底102的平面前表面和后表面的方向上定向的纳米线的形式。在图1A中示出了两个这种纳米线110n和110p。纳米线110n是n-FET晶体管100n的沟道区域，并且纳米线100p是p-FET晶体管100p的沟道区域。纳米线110n包括将N+漏极区域106n耦合到N+源极区域105n的硅沟道109n。N+漏极区域106n位于沟道109n下方，并且N+源极区域105n沿着沟道轴线111n位于沟道109n上方。纳米线110p包括将沟道109p下方的P+漏极区域106p耦合到沟道109p上方的P+源极区域105p的SiGe沟道109p。源极区域和漏极区域可以切换，从而使得源极区域位于漏极区域下方。可替代地，一个或两个沟道109可以由III-V半导体材料(诸如InAs)制成，如约内斯库(Ionescu)和里尔(Riel)在“作为高能效电子开关的隧穿场效应晶体管(Tunnel Field-Effect Transistors as Energy-Efficient Electronic Switches)”[Nature，Vol.479，November 17，201，p.379]中所建议的。竖直纳米线110n、110p令人期望地具有在6nm-10nm范围内的直径。n-FET晶体管100n的源极区域和漏极区域中的n型材料可以例如是外延生长的铟掺杂硅。p-FET晶体管100p的源极区域和漏极区域中的p型材料可以例如是外延生长的SiGe。沟道长度可以长达100nm。
金属栅极114包绕每一条纳米线110n、110p。在一个实施例中，金属栅极114包括功函数材料的堆叠。例如，n-FET晶体管100n的金属栅极是包括夹置在两个3-nm氮化钛(TiN)层之间的4-nm厚的碳化钛(TiC)层的三层堆叠。用于p-FET器件101p的金属堆叠是产生约10nm总厚度的三层TiN堆叠。金属栅极114通过由高k材料(例如，SiO2或HfO2)制成的包绕栅极电介质115从沟道110间隔开。
由此形成的GAA晶体管的竖直几何结构通过借由简单地改变触点配置从不同的前侧和后侧位置接入器件而允许电路设计的灵活性。图1B示出了分别到竖直GAA晶体管100n、100p的常规的前侧栅极触点118、120和后侧栅极触点124。后侧栅极触点124穿过隔离区域107。n-FET 100n和p-FET 100p两者还具有到漏极区域106n、106p的后侧纳米线触点122n、122p以及到源极区域105n、105p的前侧纳米线触点120n、120p。具有在约4:1至10:1范围内的纵横比的长沟道109n、109p提供高栅极触点面积以维持在前侧栅极触点118处的低电阻。每个触点118、120、122、124可以包括块金属和内衬，如本领域中所惯用的。纳米线还由低k包封剂125覆盖，该包封剂进而由绝缘材料126覆盖。低k包封剂125可以由SiOCN或SiBCN形成，具有在约8nm-30nm范围内的厚度。
图2A和图2B分别示出了在硅衬底102上构建的现有的n型和p型竖直全环栅(GAA)隧穿FET(TFET)130n、130p。TFET被认为是对用于具有低电压、低功率应用的集成电路中的常规CMOS器件的有前景的替代物。不像MOSFET，TFET的源极和漏极被掺杂以便具有相反的极性。在TFET的操作期间，电荷载流子隧穿通过电势垒，而不是被激励来越过电势垒，如在MOSFET中发生的。因为经由隧穿进行切换要求更少的能量，TFET在电池寿命为重要因素的低功率应用(诸如移动设备)中特别有用。
TFET 130n、130p包括从掺杂阱106n、106p外延地生长的下部漏极区域132n、132p，沟道区域134和上部源极区域136n、136p。沟道区域134由本征硅组成，而源极区域和漏极区域在外延生长期间原位掺杂。环形栅极146环绕每个沟道区域134，电容性地控制电流从所有侧通过沟道。TFET 130n、130p由包含绝缘材料(诸如由氧化物形成的块绝缘体)的隔离区域107以及由例如SiN制成的内衬108分离，如本领域中惯用的。
图2B示出了TFET 130n、130p，具有到源极端子、漏极端子和栅极端子的常规触点。可经由前侧触点152电接入源极区域136n、136p。可通过可在从纳米线向外延伸的接触焊盘144上着陆的过孔(未示出)接入TFET的环形栅极146。可经由提供低接触电阻并且还用作散热片的后侧触点154接入TFET漏极区域132n、132p。
到如上所述的竖直GAA器件的触点的现有安排倾向于是笨拙的并且对开发高性能、高密度竖直GAA集成电路构成障碍。这部分地是因为竖直纳米线器件的固有几何结构，其中，可能无法容易地从硅衬底的顶部表面或前侧接入堆叠的源极端子、栅极端子和漏极端子。与竖直的堆叠器件相反，现有的触点设计是笨拙的，部分地是因为它们最初被设计成支持水平的平面器件。进一步地，在常规的水平器件中，晶体管被首先制造，并且然后通过从晶体管上方降低竖直触点和过孔来形成互连结构。然而，当晶体管自身的定向竖直时，难以从上方、在已经形成器件之后、在不基本上增加器件的占用面积的情况下接入各个端子。依赖于背侧触点可能不是有利的解决方案，因为接入背侧触点可能需要将晶圆打薄并且引入附加的加工步骤。
图3A示出了CMOS晶体管示意图，表示根据本披露的实施例的竖直GAA FET和相关联的连接。到这三个晶体管端子中的每一个晶体管端子的触点包括漏极触点162、栅极触点164和源极触点166。
图3B示出了根据本披露的实施例适合在具有竖直纳米线器件(诸如竖直GAA FET100n、100p)的硅衬底上集成的模块化互连结构160。与在图1A、图1B、图2A、图2B中示出的常规触点相反，模块化互连结构160的特征在于对竖直GAA FET 100n、100p的圆柱形纳米线几何结构进行补充的径向设计。在模块化互连结构160中，漏极连接、栅极连接和源极连接分别采取同轴环形触点162、164、166的形式。同轴环形触点162、164、166被设计成在选定的高度上环绕纳米线，以便分别与竖直GAA晶体管的漏极端子、栅极端子和源极端子对准并耦合。
同轴环形触点162、164、166然后分别扇出到提供用于接纳相应的漏极过孔、栅极过孔和源极过孔172、174和176的导电水平表面的径向扇区D、G和S。径向扇区S、G和D可以被认为是与环形触点和圆柱形纳米线同轴的对应的平面盘的导电域。在图3B中示出了三个这种平面盘，顶部平面盘167、中间平面盘169和底部平面盘171。每个导电域的径向角和位置可以通过逻辑电路设计来进行规定。例如，径向扇区D是还包括非导电域165的顶部平面盘167的导电域。通常，给定盘中的导电域的数量将由要求连接的器件端子的数量确定。例如，三端子器件(诸如晶体管)将通常与其中每个平面盘具有三个域的模块化互连结构相关联。
过孔172、174、176根据电路设计对堆叠的纳米线器件的导电域中的选定导电域进行耦合。这些过孔基本上横向于衬底102的表面对准。漏极过孔172用作到顶部平面盘167的径向扇区D的连接。栅极过孔176穿过包含径向扇区D的顶部平面盘167的非导电域165以便与位于中间平面盘中的径向扇区G形成电连接。源极过孔174穿过包含径向扇区D和G的顶部和中间平面盘167、169的非导电域165，以便与位于底部平面盘171中的径向扇区S形成电连接。平面盘内的金属域的大小可以作为电路设计的一部分被调整，从而使得有待耦合的域将水平地重叠。这种重叠准许通过过孔建立较短的直接连接，因此节约了芯片固定资产。在一些实施例中，单个过孔可以将一个平面盘上的小域耦合到另一个平面盘上的大域。在一些实施例中，单个导电域可以与多于一个过孔相交。因为模块化互连结构是径向的，在不消耗任何附加芯片面积的情况下增加域的大小是可能的。
图4A、图4B、图5A、图5B和图5C示出了分别表示顶部、中间和底部平面盘167、169和171中的单独平面盘的单独平面盘。图4A示出了根据本披露的实施例的模块化互连结构160的示例性平面盘(例如，167)。示例性环形触点(例如，162)耦合到竖直纳米线晶体管的漏极。图4A中的平面盘167包括一个导电域(例如，径向扇区D)和四个非导电域165。在其他实施例中，平面盘可以被划分为不同数量的域，一些域是导电的而其他域是不导电的。这些域可以或可以不具有类似的形状、大小和维度。
图4B示出了根据本披露的实施例的模块化互连结构160的示例性平面盘，该平面盘进一步包括具有由延伸焊盘耦合环182联结的域延伸焊盘180的扇出延伸辐条。域延伸焊盘180用于增加导电域的大小以便涵盖超过径向扇区D的表面积的表面积。更大的表面积可以容纳更多的过孔连接。在一个实施例中，域延伸焊盘180采用耦合到径向扇区并且从径向扇区径向地向外延伸的径向延伸辐条的形状。延伸焊盘耦合环182提供域延伸焊盘180之间的电耦合。
图5A示出了根据本披露的实施例的模块化互连结构160的示例性平面盘(例如，167)，其中，该平面盘包括三个域延伸焊盘180。每个域延伸焊盘180耦合到放大过孔着陆焊盘184。每个放大过孔着陆焊盘184可以耦合到具有超过域延伸焊盘180的宽度的占用面积直径的过孔172。
图5B示出了示例性域延伸焊盘180与示例性圆柱形过孔(例如，172)的交点190的三维详细视图。过孔172具有与放大过孔着陆焊盘184进行接触的圆形横截面186。放大过孔着陆焊盘184容纳具有更大半径以及因此更大接触面积的过孔172，这使得过孔电阻得以降低。使用域延伸焊盘180提供了由延伸焊盘180的末端形成的立方体的附加接触面192以便进一步增加与过孔172的交点处的接触面积以及进一步降低接触电阻。立方体的六个面中的四个面因此充当电流通过其在延伸焊盘180和过孔172之间流动的接触面192。
图5C示出了根据本披露的实施例的模块化互连结构160的示例性平面盘(例如，167)，其中，十二个域延伸焊盘180被安排在延伸焊盘耦合环182的圆周周围。延伸焊盘耦合环182耦合到径向扇区(例如，D)。域延伸焊盘180中的每一个还耦合到放大过孔着陆焊盘184。在所示示例中，放大过孔着陆焊盘184是圆形的，然而，放大过孔着陆焊盘184的形状不受限。放大过孔着陆焊盘184的数量随着平面盘的圆周增加而增加，因此准许与其他层的更多连接。值得注意的是，模块化互连结构160的各元件(包括圆形触点、径向扇区、域延伸焊盘、放大过孔着陆焊盘以及过孔)全部由导电材料(例如，一种或多种金属，诸如钛(Ti)、氮化钛(TiN)、钨(W)、铜(Cu)、铝(Al)、银(Ag)、金(Au)、铂(Pt)、钽(Ta)、镍(Ni)、钴(Co)、铬(Cr)及其合金)制成。具体地，可以承受与外延加工相关联的高温的金属或合金可以是有利的。这种材料可以包括例如具有高于600C的熔点的铜钨(Cu-W)合金。
图6是流程图，示出了根据本披露的实施例制造在图7A中示出的与模块化互连结构160集成的一对相邻外延纳米线FET 230的示例性方法200中的步骤序列。该对外延纳米线FET 230包括p-FET和n-FET，各自具有采用在横向于衬底232的表面的方向从衬底232向外延伸的外延半导体柱的形式的堆叠的源极端子、栅极端子和漏极端子。不像常规的互连结构，模块化互连结构160与晶体管同时形成，而不是在完成晶体管之后形成。可以使用更少的加工步骤来将互连结构和晶体管一起形成，由此提供显著的成本节约。
图7A示出了硅衬底232、绝缘体234、第一层间电介质(ILD)235、N阱236、具有内衬238的隔离区域237以及源极区域239n、239p。
在202，通过将离子注入到p掺杂的硅衬底232中形成N阱236。例如，通过将负离子(诸如磷离子或砷离子)注入到在打大约1.0E16cm-3至3.0E20cm-3的范围内的浓度(目标浓度为2.0E19cm-3)来形成N阱236。隔离区域237在相邻器件之间提供电隔离。通过在硅衬底232中形成沟槽、以由例如氮化硅(SiN)形成的内衬238对沟槽进行加衬并且使用氧化物(例如，SiO2)对沟槽的剩余部分进行填充来以常用的方式形成隔离区域237。绝缘体234是具有在约2nm-100nm范围内的厚度的SiN或氧氮化硅(SiOxNy)层。
在204，源极区域239n、239p被形成为一对相邻外延纳米线晶体管下部部分。第一ILD 235令人期望地由具有在约2.4-2.8范围内电介质常数的低k电介质材料(例如，本领域中已知的材料OMCATS)形成。第一ILD 235被沉积到在约2nm-500nm范围内的厚度。通过在第一ILD 235中蚀刻沟槽来形成源极区域239n、239p。沟槽具有在约2nm-300nm范围内的临界尺寸(CD)并且在沟槽中生长掺杂的外延硅。p掺杂的源极区域239p令人期望地具有在约1.0E16cm-3至5.0E20cm-3范围内的浓度，其中目标浓度约5.0E19cm-3。
在206，通过双镶嵌工艺(如图7B所示)形成底部平面盘171的环形源极区域触点166和径向扇区。双镶嵌工艺可以或者是先过孔工艺或先沟槽工艺。首先，通过蚀刻通过环绕纳米线源极区域239n、239p的第一ILD 235形成具有在约8nm-400nm范围内的半径的环形沟槽。然后以常用的方式在环形沟槽中沉积金属以便形成底部平面盘171。金属沉积步骤包括硅化步骤、沉积金属内衬以便形成源极区域环形触点166n、166p以及沉积块金属以便形成径向扇区Sn,p。然后选择性地在块金属的顶部沉积金属帽盖。在一个实施例中，金属内衬和金属帽盖由双层Ti/TiN形成并且块金属是钨(W)。在金属沉积之后，化学机械平面化(CMP)步骤可以用于抛光所沉积的金属并且在第一ILD 235上停止。
在208，源极区域239n、239p，环形源极区域触点166n、166p以及径向扇区Sn,p覆盖有第二ILD 245，如图8A所示。第二ILD 245以及用于形成并平面化第二ILD 245的工艺类似于第一ILD 235的那些，如上所述。
在210，沟道区域沟槽被蚀刻到第二ILD 245中，如图8A中所示。
在212，以高k栅极电介质244对沟道区域沟槽进行加衬。高k栅极电介质244可以是例如HfO2(其可以使用等离子气相沉积(PVD)工艺沉积)，如本领域中众所周知的。高k栅极电介质244令人期望地具有在约2nm-20nm范围内的厚度。
在214，通过延伸外延纳米线形成沟道246n、246p和漏极区域248n、248p，如图8B所示。沟道246n是三层外延生长的硅膜，其中，可以用负离子原位掺杂底层和顶层外延硅以便增强由外延本征Si(i-Si)形成的n-FET的沟道区域内的载流子迁移率。沟道246p由三层外延生长的硅锗(SiGe)膜制成，其中，可以用正离子原位掺杂底层和顶层外延SiGE以便增强p-FET的沟道区域内的载流子迁移率。p掺杂的源极区域248p令人期望地具有在约1.0E16cm-3至5.0E20cm-3范围内的浓度，其中目标浓度约5.0E19cm-3。在图8B中，纳米线和底部平面盘171完成。
在216，通过双镶嵌工艺形成中间平面盘的环形金属栅极触点164和径向扇区Gn,p，如图9A和图9B所示。首先，栅极沟槽和过孔开口被蚀刻到第二ILD 245中。然后，金属内衬和块金属被沉积到栅极沟槽和过孔开口两者中。金属层形成金属栅极164、径向扇区G以便接入金属栅极164、以及过孔。在图9B中示出了域延伸焊盘180的示例。
在218，用第三ILD 255覆盖沟道246n、246p，金属栅极164以及径向扇区Gn,p，如图9A和图9B所示。第三ILD 255以及用于形成并平面化第三ILD 255的工艺类似于分别第一ILD 235和第二ILD 245的那些，如上所述。在第三ILD 255就位的情况下，使用选择性地相对于ILD 255消耗金属的工艺使金属栅极触点凹陷。在金属凹陷之后，在块金属的顶部表面上选择性地沉积金属帽盖。最终，用ILD填充完成金属栅极和触点顶部的沟槽并将其平面化。
在220，漏极区域248n、248p被形成为该对相邻外延纳米线晶体管230的上部部分，如图9A和图9B所示。首先，在ILD 255中蚀刻漏极沟槽。漏极沟槽令人期望地具有在约2nm-300nm范围内的定义环形漏极触点162n、162p和径向扇区Dn,p的维度的临界维度(CD)。同时，对这些柱的顶部部分进行加衬的电介质244被向下移除到漏极沟槽的底部，由此暴露已经形成的漏极区域248n、p。可以用先进工艺控制(APC)进行蚀刻步骤，其中，根据已经加工的器件的在线测量对沟槽的深度进行定时。在图9B中，底部和中间平面盘171、169完成。
在222，通过在漏极沟槽中沉积金属内衬和块金属形成环形漏极触点162n、162p和径向扇区Dn,p，如图9B、图9C和图10所示。在金属沉积之后，执行选择性沉积以便制造在图10中示出的金属帽盖。
图10示出了根据本披露的实施例的一对完成的p-FET和n-FET纳米线晶体管230。纳米线晶体管230集成有包括顶部、中间和底部平面盘167、169、171和示例性域延伸焊盘180的径向互连结构160。N阱236和p掺杂衬底232在GAA纳米线FET 230下方形成防漏电(AL)二极管。防漏电二极管帮助防止从晶体管230到衬底232的电流泄露。
图11A示出了表示在串联配置中耦合的两个堆叠的竖直GAA FET 100a、100b的MOSFET电路元件260的示意图。MOSFET电路元件260包括到FET 100a、100b的每个端子的触点：漏极触点264、源极触点266、晶体管100a的源极与晶体管100b的漏极之间的连接262以及将晶体管100a的栅极耦合到晶体管100b的栅极的栅极连接268。
图11B示出了根据本披露的实施例的双堆叠单柱模块化互连结构270。互连结构270适用于在串联配置中耦合堆叠的竖直GAA FET 100a、100b。互连结构270将连接262、268和连接264和266 实现为对被标记为1-6的六个平面盘的选定扇区进行耦合的过孔。例如，触点266被实现为耦合到双堆叠单柱模块化互连结构270的平面盘1中的径向扇区S2的源极过孔；栅极连接268被实现为将平面盘2中的径向扇区G2耦合到平面盘5中的径向扇区G1的过孔；连接264被实现为耦合到平面盘6中的径向扇区D1的漏极过孔；并且连接262被实现为将平面盘3中的径向扇区D2耦合到平面盘4中的径向扇区S1的短过孔。
图12A示出了电路示意图，表示根据本披露的实施例在并联配置280中耦合的这两个堆叠的竖直GAA FET 100a、100b。并联配置280包括到每个晶体管端子的触点：在晶体管100a的源极端子与晶体管100b的源极端子之间的源极连接282；在晶体管100a的漏极与晶体管100b的漏极之间的漏极连接284；以及将晶体管100a的栅极端子耦合到晶体管100b的栅极端子的栅极连接268。
图12B示出了根据一个实施例的双堆叠单柱模块化互连结构290。双堆叠单柱模块化互连结构290适用于对在并联配置中堆叠的竖直GAA FET 100a、100b进行耦合。双堆叠单柱模块化互连结构290将连接264、268、282实现为耦合六个平面盘的选定扇区的过孔。每个平面盘被划分为三个径向扇区。具体地，栅极连接268被实现为将平面盘2中的径向扇区G2耦合到平面盘4中的径向扇区G1的过孔；连接282被实现为将平面盘1中的径向扇区S2耦合到平面盘4中的径向扇区S1的过孔；并且连接264被实现为将平面盘3中的径向扇区D2耦合到平面盘6中的径向扇区D1的过孔。
图13A示出了根据本披露的实施例表示在第一混合CMOS/TFET并联配置300中耦合的n-FET 304n和p型TFET 306p的电路示意图。第一混合CMOS/TFET并联配置300由防漏电(AL)二极管308保护。图13C示出了根据本披露的实施例表示在第二混合CMOS/TFET并联配置310中耦合的p-FET 304p和n型TFET 306n的电路示意图。第二混合CMOS/TFET并联配置310由防漏电二极管308保护。
图13B在横截面中示出了第一和第二混合CMOS/TFET并联配置300、310。第一和第二混合CMOS/TFET并联配置300、310被实现为分别具有模块化互连320、330的GAA纳米线晶体管的双堆叠，如图14B和图14D所示。p-FET 304p具有SiGe沟道，并且其他三个器件具有由本征硅制成的沟道。TFET器件306n、p的掺杂源极端子和漏极端子具有相反的极性。N阱236和p掺杂衬底232在GAA FET下方形成防漏电二极管308。图13A、图13C分别被再现为图14A、图14C。
图14B示出了根据本披露的实施例的双堆叠单柱模块化互连结构320。模块化互连结构320适用于在混合串联配置中耦合CMOS和TFET器件，如图14A所示。模块化互连结构320在n-FET 304n和p型TFET 306p之间分别将栅极连接、漏极连接和源极连接312、314、316实现为耦合六个平面盘1-6的选定扇区的过孔。每个平面盘被划分为四个径向扇区以便提供到晶体管和防漏电二极管308两者的触点。栅极连接312被实现为将平面盘2中的径向扇区G2耦合到平面盘5中的径向扇区G1的过孔；连接314被实现为将平面盘1中的径向扇区D2耦合到平面盘4中的径向扇区D1的过孔；并且连接316被实现为将平面盘3中的径向扇区S2耦合到平面盘6中的径向扇区S1的过孔。连接318提供到防漏电二极管308的接入。
图14D示出了根据本披露的实施例的双模块化互连结构330。双模块化互连结构330适用于在混合并联配置中耦合CMOS和TFET器件，如图14C所示。双模块化互连结构330在p-FET 304p和n型TFET 306n之间分别将漏极连接和源极连接324、326实现为耦合六个平面盘的选定扇区的过孔。每个平面盘被划分为四个径向扇区以便提供到晶体管和到防漏电二极管308的连接318两者的触点。栅极触点322被实现为耦合到平面盘2中的径向扇区G2的过孔。栅极触点328被实现为耦合到平面盘5中的径向扇区G1的过孔；漏极连接324被实现为将平面盘1中的径向扇区D2耦合到平面盘4中的径向扇区D1的过孔；并且源极连接336被实现为将平面盘3中的径向扇区S2耦合到平面盘6中的径向扇区S1的过孔。连接318提供到防漏电二极管308的接入。
图15A示出了电路示意图，表示根据一个实施例在MOSFET/TFET并联配置340中耦合的n-FET 304n和p型TFET 306p。图15C示出了电路示意图，表示在MOSFET/TFET并联配置350中耦合的p-FET 304p和n型TFET 306n。可以通过将附加的静电放电二极管(ESD)348耦合到GAA器件来加强MOSFET/TFET并联配置340、350的可靠性。
图15B在横截面中示出了根据本披露的实施例的MOSFET/TFET并联配置340、350。MOSFET/TFET并联配置340、350被实现为两个柱，每个柱包括分别具有双模块化互连结构360、370的双堆叠GAA纳米线晶体管，如图16B和图16D所示。使用类似于用于制造以上所述并且在图7A至图10中示出的纳米线FET 230的方法200制造MOSFET/TFET并联配置340、350。ESD 348被实现为纳米线的附加p掺杂区域，被布置在绝缘层234与源极S1之间。
图16B示出了双模块化互连结构360，该结构在n-FET 304n和p型TFET 306p以及ESD二极管348之间分别将栅极连接、漏极连接和源极连接312、314、316实现为耦合七个平面盘1-7的选定扇区的过孔，如图13A所示。每个平面盘被划分为五个径向扇区以便提供到晶体管、防漏电二极管308和ESD 348的触点。如以上参照图14B所描述的那样实现栅极连接、源极连接和漏极连接312、314、316。触点318提供到防漏电二极管308的接入。触点362提供到ESD 348的接入。
图16D示出了根据本披露的实施例的双模块化互连结构370。双模块化互连结构370在p-FET 304p和n型TFET 306n之间分别将漏极连接和源极连接324、326实现为耦合七个平面盘1-6的选定扇区(一个平面盘用于每个晶体管端子)与ESD 348的过孔，如图16C所示。每个平面盘被划分为五个径向扇区以便提供到晶体管(3)、防漏电二极管308(1)和ESD348(1)的触点。如以上参照图14D所描述的那样实现源极连接和漏极连接324、326以及栅极触点322、328。连接318提供到防漏电二极管308的接入。连接362提供到ESD 348的接入。
双模块化互连结构270、290、320、330、360、370克服了堆叠竖直晶体管的先前障碍。使用这种互连结构，可从芯片的前侧接入堆叠中的所有器件端子，不管它们在前表面下方的距离为多少。同时，芯片占用面积保持不变。进一步地，构建在此描述的模块化互连结构所需的金属量显著地小于将以其他方式使用常规的例如线性的互连结构所需的金属量。
图17示出了根据本披露的实施例的模块化互连结构的示例性五扇区平面盘380的俯视平面图。平面盘380可以包括域延伸焊盘180和域焊盘耦合环182中的一个或多个。域延伸焊盘180用于增大径向扇区G的大小以便涵盖用于提供到栅极端子的电接入的更大表面积。多个域延伸焊盘180中的一个或多个可以用于基于栅极阈值电压的期望值接入径向扇区G。通过将平面盘380设计成包括整数n个域延伸焊盘180，栅极阈值电压可以被调谐到值Vtn。
图18A-18C提供在数字集成电路设计领域中众所周知的布尔逻辑器件的信息。图18A示出了相应的与非门390以及定义与非门390的函数的与非门真值表392。与非门390具有两个输入端A和B以及输出端Q。根据真值表392，与非门390的输出端Q仅在输入端A和B都为高(逻辑“1”)的时候才为低(逻辑“0”)。与非门因此用作反转与门。
在本领域中认识到与非门是通用门，意味着每个布尔逻辑函数可以通过与非门的某个互连组合实现。图18B示出了六个其他逻辑门(例如，非门、与门、或门、或非门、异或门(XOR)以及异或非门(XNOR))的符号。图18B还示出了如何通过仅将与非门用作构建块来构造六种类型的逻辑门中的每一种。从图18B明显的是与非门之间的互连会是复杂的。本发明人已经认识到一旦使用通过在此披露的模块化互连结构耦合的竖直GAA纳米线晶体管构造这种通用与非门，就可以使用这种高性能、高密度构建块实现任何期望的数字逻辑电路。进一步地，模块化互连结构可以简化与非门之间的互连并且节省芯片面积。
图18C示出了本领域已知的积之和(SOP)块394。SOP块是用于通信、多媒体和图形应用中的已知算术块。如所示，仅使用与非布尔逻辑门实现SOP块394以便根据以下关系从输入信号X、Y、X’、Y’和Z产生输出信号：
F＝XZ+Y’Z+X’YZ
其中，F是积XZ、Y’Z以及X’YZ的和。本发明人已经认识到使用在此描述的模块化互连结构创建由例如在图18C中示出的与非门配置中耦合的竖直GAA晶体管组成的SOP块的高性能、高密度版本将是有利的。
图19A-19D示出了对四晶体管与非门电路400的不同表示。图19A示出了耦合到一起以便形成与非门电路400的四个晶体管的常规电路图。图19B示出了与非门电路400的相应的常规晶体管布局的俯视平面图。图19C示出了根据本披露的实施例的与非门电路400的电路图。在这种表示中，与非门电路400包括第一pFET 402“AP”、第二pFET 404“BP”、第一nFET 406“AN”和第二nFET 408“BN”。根据在图19A中示出的晶体管布局，nFET 406和408串联连接并且pFET 402和404并联连接；晶体管AP和AN的栅极端子一起耦合到输入端A；晶体管BP和BN的栅极端子一起耦合到输入端B；晶体管AP和BP的漏极端子连结到VDD，并且pFET的源极端子一起耦合到输出端“OUT”。
参照图19D，根据本披露的实施例，与非电路400可以在硅中用被安排为单柱堆叠的四个晶体管实现。图19D示出了根据本披露的实施例的被安排为单柱以便形成与非门电路400的四个竖直堆叠的FET 402、404、406、408。与非门电路400因此被实现为具有防漏电二极管308和四重模块化互连结构420的四重堆叠GAA纳米线。可以使用类似于用于制造以上所述并且在图7A至图10中示出的纳米线FET 230的方法200制造与非门电路400。
单柱堆叠安排可以伴随有四重堆叠模块化互连结构420，其中，过孔A、B、OUT、VDD和VSS延伸通过九个平面盘，如图20所示。模块化互连结构420适用于将四个竖直堆叠的FET402-408硬接线到期望的与非配置中。一旦形成了与非门构建块，它们可以通过或者硬件或者软件以模块化方式配置例如以便形成SOP块394。可替代地，采用与非门400形式的多个构建块可以由设计人员用于构建定制的高性能、高密度电路。
模块化互连结构420将与非门电路400的nFET 406、408和pFET 402、404之间的连接实现为耦合九个平面盘的选定扇区的过孔。每个平面盘被划分为六个径向扇区以便提供到晶体管和防漏电二极管308的触点。第一栅极连接A被实现为将平面盘2中的径向扇区GAP耦合到平面盘7中的径向扇区GAN的过孔；第二栅极连接B被实现为将平面盘5中的径向扇区GBP耦合到平面盘8中的径向扇区GBN的过孔；连接OUT被实现为将平面盘3中的径向扇区SAP耦合到平面盘6中的径向扇区DAN的过孔；到电源的连接VDD被实现为将平面盘1中的径向扇区DAP耦合到平面盘4中的径向扇区DBP的过孔；并且到接地的连接VSS被实现为接入平面盘9中的径向扇区SBN的过孔。根据该电路设计，过孔A、B、VDD、VSS和OUT各自在平面1上方向上延伸，而过孔A、B、VDD、VSS和OUT各自仅向下按照需要向远处延伸。例如，VDD连接仅向下延伸远至平面盘4以便接触径向扇区DBP，而VSS连接一路向下延伸到平面盘9以便到达径向扇区SBN。
值得注意的是提供到nFET 406的栅极GAN的电接入的平面盘7与提供到nFET 408的栅极GBN的电接入的平面盘8相邻。这样做是为了提高效率。将nFET 406的源极或SAN和nFET408的漏极DBN形成为一个共享端子，而非将它们制造为分离的端子。因为如图19C所示没有到共享SAN/DBN端子的连接，无需提供到模块化互连结构420的SAN/DBN的接入。相应地，图20示出了提供到nFET的栅极GAN和GBN的连接的两个连续平面盘7和8，然而，不需要与SAN/DBN共享端子相关联的介入平面盘。同样，nFET 440的源极或SBP以及nFET 406的漏极或DAN形成具有到OUT的一个连接的共享端子。可通过单个平面盘(平面盘6)的公共扇区接入共享端子。因此，通过接入公共平面盘上的多个端子并且通过省略未接入端子的平面盘，可以用仅九个平面盘而不是12个实现支持四个堆叠晶体管的模块化互连结构。通过以此方式节约，可以在竖直方向进一步增大晶体管密度。不管晶体管结构和互连的数量如何，柱的占用面积当然将保持不变。同时，使用尽可能少的掩模层在紧凑的整齐组织的列中实现复杂的多晶体管结构。
图21A示出了根据本披露的实施例的功能上相当于与非电路400的与非电路430。与与非电路400的线性布局相反，与非电路430的特征在于正方形布局。与非电路430包括OUT连接432、B栅极连接434、A栅极连接436、源极-漏极连接438以及源极连接439。根据在图21B中示出的实施例，用被安排在两个柱中的晶体管实现与非电路430。这个双柱安排包括如在图21B的左侧示出的两个p型晶体管的堆叠和如在图21B的右侧示出的两个n型晶体管的堆叠。
在图21B中示出的每个柱伴随有相应的双堆叠模块化互连结构440n、440p，如图21C所示。两个过孔A和VDD延伸通过模块化互连结构440p的六个平面盘以便提供到在左侧柱中形成的p型晶体管的电接入。三个过孔B、VSS和OUT延伸通过模块化互连结构440n的六个平面盘以便提供到在右侧柱中形成的n型晶体管的电接入。通过图21C中示出的三个交叉连接器432、434、436联接模块化互连结构440n、440p。在本示例中，交叉连接器实现将SBP耦合到DAN的OUT连接432、将GBP耦合到GBN的B栅极连接434以及将GAP耦合到GAN的A栅极连接436。尽管形成交叉连接器倾向于进一步使掩模设计复杂，图21C的双柱安排的一个优点是需要更少的掩模层，这降低了制造成本。另一方面，与图19D中示出的与非电路400的单柱安排相比，使用双柱安排的与非电路430的占用面积是两倍大。
图22A示出了本领域已知的和之积(POS)块441。POS块是在通信、多媒体和图形应用中使用的已知的算术块。如所示，仅使用或非布尔逻辑门实现POS块441以便根据以下关系从输入信号X、Y、X’、Y’和Z产生输出信号：
F＝(X+Z)(Y’+Z)(X’+Y+Z)
其中，F是和X+Z、Y’+Z以及X’+Y+Z的积，本发明人已经认识到使用在此描述的模块化互连结构创建由例如在图22A中示出的或非门配置中耦合的竖直GAA晶体管组成的POS块的高性能、高密度版本。
图22A、图22B、图22C以及图22D示出了对四晶体管或非门电路443的不同表示。图22B示出了耦合到一起以便形成或非门电路443的四个晶体管的常规电路图。图22C示出了或非门电路443的相应的常规晶体管布局的俯视平面图。图22D示出了根据本披露的实施例的或非门电路443的电路图。或非门电路443包括第一nFET“AN”442、第二nFET 444“BN”、第一pFET 446“AP”和第二pFET 448“BNP”。pFET 446和448串联连接并且nFET 442和444并联连接；晶体管AP和AN的栅极端子一起耦合到输入端A；晶体管BP和BN的栅极端子一起耦合到输入端B；晶体管AP和BP的漏极端子连结到VDD，并且pFET的源极端子一起耦合到输出端“OUT”。
如图23A所示，根据本披露的实施例，用被安排在单柱中的晶体管实现或非门电路443。图23A示出了根据一个实施例的被安排为单柱以便形成或非门443的四个竖直堆叠的FET 442、444、446、448。或非门电路443因此被实现为具有防漏电二极管308和四重模块化互连结构450的四重堆叠GAA纳米线。使用类似于用于制造以上所述并且在图7A至图10中示出的纳米线FET 230的方法200制造或非门电路443。
单柱安排伴随有四重堆叠模块化互连结构450，其中，过孔A、B、OUT、VDD和VSS延伸通过九个平面盘，如图23B所示。模块化互连结构450适用于将四个竖直堆叠的FET 442-448硬接线到期望的或非配置中。一旦形成了或非门构建块，它们可以通过或者硬件或者软件以模块化方式配置例如以便形成POS块441。可替代地，采用或非门443形式的多个构建块可以由设计人员用于构建定制的高性能、高密度电路。
模块化互连结构450将或非门的pFET 446、448和nFET 442、444之间的连接实现为耦合九个平面盘的选定扇区的过孔。每个平面盘被划分为六个径向扇区以便提供到晶体管和防漏电二极管308的触点。第一栅极连接A被实现为将平面盘2中的径向扇区GAN耦合到平面盘7中的径向扇区GAP的过孔；第二栅极连接B被实现为将平面盘5中的径向扇区GBN耦合到平面盘8中的径向扇区GBP的过孔；连接OUT被实现为将平面盘3中的径向扇区SAN耦合到平面盘6中的径向扇区DAP的过孔；到电源的连接VDD被实现为将平面盘1中的径向扇区DAN耦合到平面盘4中的径向扇区DBN的过孔；并且到接地的连接VSS被实现为接入平面盘9中的径向扇区SBP的过孔。根据该电路设计，过孔A、B、VDD、VSS和OUT各自在顶部平面盘上延伸，而过孔A、B、VDD、VSS和OUT各自仅向下按照需要向远处延伸。例如，VDD连接仅向下延伸远至平面盘4以便接触径向扇区DBN，而VSS连接一路向下延伸到平面盘9以便到达径向扇区SBP。
值得注意的是提供到pFET 446的栅极GAP的电接入的平面盘7与提供到pFET 448的栅极GBP的电接入的平面盘8相邻。这样做是为了提高效率。将pFET 446的源极或SAP和pFET448的漏极DBP形成为一个共享端子，而不是将它们制造为分离的端子。因为如图22D所示没有到共享SAP/DBP端子的连接，无需提供在模块化互连结构450中提供到SAP/DBP的接入。相应地，图23B示出了提供到pFET的栅极GAP和GBP的连接的两个连续平面盘7和8，然而，不需要与SAP/DBP共享端子相关联的介入平面盘。同样，nFET 444的源极或SBN以及pFET 446的漏极或DAP形成具有到OUT的一个连接的共享端子。可通过单个平面盘(平面盘6)的公共扇区接入共享端子。因此，通过接入公共平面盘上的多个端子并且通过省略未接入端子的平面盘，可以用仅九个平面盘而不是12个实现支持四个堆叠晶体管的模块化互连结构。通过以此方式节约，可以在竖直方向进一步增大晶体管密度。不管晶体管结构和互连的数量如何，柱的占用面积当然将保持不变。同时，使用尽可能少的掩模层在紧凑的整齐组织的列中实现复杂的多晶体管结构。
图24A示出了根据第二实施例的功能上相当于或非电路443的或非电路452。与或非门电路443的线性布局相反，或非门电路452的特征在于正方形布局。或非门电路452包括OUT连接460、A栅极连接456、B栅极连接458以及源极连接462。根据在图24B中示出的实施例，用被安排在两个柱中的晶体管实现或非电路452。这个双柱安排包括如在图24B的左侧示出的两个n型晶体管的堆叠和如在图24B的右侧示出的两个p型晶体管的堆叠。
在图24B中示出的每个柱伴随有相应的双堆叠模块化互连结构454n、454p，如图24C所示。两个过孔A和VDD延伸通过模块化互连结构454n的六个平面盘以便提供到在左侧柱中形成的n型晶体管的电接入。三个过孔B、VSS和OUT延伸通过模块化互连结构454p的六个平面盘以便提供到在右侧柱中形成的p型晶体管的电接入。通过图24C中示出的三个交叉连接器联接互连结构454n、p。在本示例中，交叉连接器实现将SAN耦合到SBN的OUT连接460、将GBP耦合到GBN的B栅极连接458以及将GAP耦合到GAN的A栅极连接456。尽管形成交叉连接器456、458、460倾向于进一步使掩模设计复杂，双柱安排的一个优点是需要更少的掩模层，这降低了制造成本。另一方面，与单柱或非门电路443安排相比，使用双柱安排的或非电路452的占用面积是两倍大。
可以适配其他器件以便利用具有如在此所披露的模块化互连结构的竖直GAA实现方式的益处。一个这种器件是碳化硅静态感应晶体管(SiC-SIT)。通常，用于打开并关闭电流的半导体材料的选择取决于开关的操作电压和必须控制多少电流。硅是用于微电子设备中的低功率晶体管的优越材料。然而，对于高功率应用，硅器件的实现方式变得复杂，并且出现了热管理问题。
SiC的基础特性使得其成为用于在升高的温度下处置高电压和高电流的更好的衬底选择。最容易合成的六边多型SiC(4H和6H)具有较大的间接带隙(大约3.2eV)以及较大的击穿电场(2MV cm–1)以及较高的电子迁移率(900cm2V–1s–1)和导热率(400W m–1K–1)。给定这些特性，SiC功率开关应当具有比硅开关好10到100倍的性能。在SiC功率切换器件之间，碳化硅静态感应晶体管(SiC-SIT)已经示出了最令人期望的性能，特征在于超低功率损耗。然而，使用离子注入的SiC-SIT器件的当前设计会造成SiC衬底损坏和可靠性问题。[矢野浩二(Koji Yano)等人，IEEE Transactions on Electronic Devices，第57卷，第4期，2010年4月，919-926页；授予奥德克里克(Odekirk)等人的美国专利申请2011/0049532 A1]。同样，晶体管中的保护环设计极大地增加了芯片面积。进一步地，与将器件收缩在纳米范围内相反，与常规互连相关联的约束将SiC-SIT器件的大小限制在微米的范围内。
图25是流程图，示出了根据在此描述的实施例制造竖直GAA SiC-SIT晶体管和相关联的模块化互连结构的示例性方法500的步骤序列。包括外延生长的纳米线的GAA实现方式可以没有注入物以便防止对SiC衬底的损坏。进一步地，在SiC-SIT的GAA设计中包括ESD二极管348和防漏电二极管308可以在不增加芯片面积的情况下保护晶体管不受高电压和高电流影响。在图26B-30C中示出了部分形成的GAA SiC-SIT器件。每一组附图示出了栅极电极和径向扇区G的俯视平面图以及器件沿着横向于彼此的切线的两个横截面视图，如俯视平面图中所指示的。
在502，在300微米厚的SiC衬底522中形成漏极区域526，如图26A-26D所示。SiC衬底令人期望地具有4H多型，但是还可以是6H、3C或任何其他合适的SiC多型。衬底层优选地是具有小于0.10欧姆—厘米(ohm-cm)的电阻性的n型。在SiC衬底522上形成第一层间电介质(ILD)524，第一ILD 524在任何地方具有在约2nm-16μm的宽范围内厚度。ILD 524可以是例如氧化物(诸如SiO2)或低k电介质材料(诸如OMCATS，具有在约2.4-2.8范围内的介电常数)或任何其他合适的电介质材料。
在504，沟槽被蚀刻通过第一ILD 524到达SiC衬底522中。沟道可以在任何地方具有在约2nm-8μm宽范围内的直径。然后在沟槽中生长外延SiC以便形成在第一ILD 524的顶部表面上方稍微延伸的外延柱。外延SiC掺杂有多晶以便创建具有两个层的n+区域。第一层令人期望地具有在约5.0E17cm-3-1.0E19cm-3范围内的掺杂浓度和在约0.0025-1.0μm范围内的厚度。第二层令人期望地具有在约1.0E15cm-3-1.0E17cm-3范围内的掺杂浓度和在约0.0025-1.0μm范围内的厚度。然后通过CMP工艺对外延柱进行平面化以便在电介质层524上停止。
图26A示出了沿着外延柱的竖直长度从在柱的底部的漏极通过栅极区域520到柱的顶部的源极区域的期望的掺杂浓度曲线521。掺杂浓度曲线521可以被工程化为使得a)在源极和漏极区域中，掺杂浓度更高以便减少电流泄露并减少接触电阻；以及b)在栅极区域中，掺杂浓度更低以便减少p-n结边界处的晶格适配以便在结处维持最佳晶体质量。进一步需要注意的是在栅极区域的边缘处，其中，掺杂浓度曲线是最陡峭的并且因此掺杂剂扩散将是最有可能的，间隔物用于防止ILD击穿。
在506，根据在图27A-27C中示出的一个实施例，通过双镶嵌工艺形成环形漏极触点和径向扇区D。首先在漏极区域526周围蚀刻环形漏极沟槽。然后以常用的方式在漏极沟槽中沉积金属，首先为沟槽加Ti和/或TiN内衬525并且然后用块金属527(诸如钨)填充沟槽。然后通过选择性沉积形成金属帽盖529。金属帽盖529令人期望地由与内衬525相同的材料制成。金属帽盖529然后被抛光到第一ILD 524的高度。根据在图27B和图27C中示出的一个实施例，然后通过沉积第二ILD 528覆盖漏极触点D。第一和第二ILD层的总电介质厚度在约.0005μm-5μm的范围内。
在508，根据在图27B和图27C中示出的本披露的实施例，形成在其中具有p-n结的SiC沟道区域532。首先，在第二ILD 528中形成沟道区域。间隔物530然后被沉积到沟道沟槽中。间隔物530可以由SiN或高k材料(诸如例如HfO2)制成。间隔物530在任何地方具有在约2nm-800nm范围内的厚度。然后在沟道沟槽中将外延SiC生长为外延柱的延伸。外延SiC沟道区域532原位掺杂有浓度在约1.0E16cm-3-1.0E18cm-3范围内的负离子。SiC沟道区域532然后被平面化以便在第二ILD 528上停止。
接下来，第二ILD 528在金属漏极触点D上方被蚀刻回目标厚度，如图28B和图28C所示。间隔物530然后被选择性地蚀刻以便暴露n型SiC柱的沟道区域532。沟道区域532然后被各向同性地蚀刻以便移除n型SiC材料的外部部分。然后用具有在约.0005μm-5μm范围内的厚度的p型SiC替换外部部分。通过选择性外延生长从n型SiC外部形成p型SiC。在选择性外延生长期间，SiC原位掺杂有硼离子。p型SiC的掺杂浓度在约1E16cm-3-1E18cm-3的范围。
在510，根据在图29B和图29C中示出的一个实施例，通过双镶嵌工艺形成环形金属栅极和径向扇区栅极触点G。用于创建环形金属栅极的工艺类似于以上在506所描述的用于形成环形漏极触点D的工艺。然而，用于金属栅极的内衬材料令人期望地是钛并且栅极触点G的块材料是钨。钛将在金属栅极和p型SiC的边界处形成硅化钛。在这种情况下，栅极氧化物是不必要的，并且环形金属栅极被准许直接接触SiC沟道，如图29A-29C所示。根据在图29B和图29C中示出的实施例，然后用第三ILD 535覆盖漏极触点G。
在512，N+源极区域537被形成为外延柱的延伸，如图29B和图29C所示。首先，在第三ILD 535中形成在任何地方具有在范围2nm-16μm内的厚度的源极沟槽。具有匹配现有外延柱的直径的直径的沟槽被蚀刻通过第三ILD 535。然后在沟槽的壁上沉积间隔物，如上所述。然后在沟槽中生长外延SiC以便在第三ILD 535的顶部表面上方稍微延伸外延柱。像漏极区域526，外延SiC掺杂有磷以便创建具有两个层的N+区域。第一层令人期望地具有在约1.0E15cm-3–1.0E17cm-3范围内的掺杂浓度和在约0.0001μm–15.0μm范围内的厚度。第二层令人期望地具有在约5.0E17cm-3–1.0E19cm-3范围内的掺杂浓度和在约0.0025μm–1.0μm范围内的厚度。然后通过CMP工艺对外延柱进行平面化以便在第三ILD 535上停止。
在514，根据在图30A-30C中示出的一个实施例，通过双镶嵌工艺形成环形源极和径向扇区源极触点S。用于创建环形源极触点的工艺类似于以上在506描述的用于形成环形漏极触点D的工艺，其中，接触金属包括金属内衬、块金属和金属帽盖536。还在最终俯视平面图、图30A中示出了金属帽盖536。值得注意的是图30A和图30C还示出了耦合到延伸焊盘180的示例性过孔538。
图31A是包括三个SiC-SIT晶体管、ESD类型晶体管348和防漏电类型二极管308的三晶体管电路590的电路图。在图31B中示出了三晶体管电路590的GAA实现方式。电路590的GAA实现方式包括进而堆叠在二极管AL和ESD上的三个SiC-SIT的单柱堆叠安排。可以根据在图31A中示出的示意图使用在图31B中的横截面示出的包括十一个平面盘的模块化互连结构耦合单柱安排。图31C示出了包括耦合到金属栅极G的径向扇区的中间平面盘中的有代表性的平面盘。
可以被实现为具有在此披露的模块化互连结构的竖直GAA的另一个器件是氧化硅氮氧化硅(SONOS)浮栅存储器。SONOS器件是与闪存RAM紧密相关联的非易失性存储器类型。SONOS存储器装置通过使用氮化硅(Si3N4)而不是用于电荷存储材料的多晶硅区别于常规的闪存存储器。SONOS的进一步的变体是高k硅氮氧化硅(SHINOS)器件。
SONOS当前是活跃的研发领域，因为SONOS提供比基于多晶硅的闪存存储器的更低的编程电压和更高的编程/擦除周期持续时间并且因此SONOS器件可以用于专用的军事和太空系统，由于Si3N4的优越的辐射强度特性。一个挑战是找到用于高密度SONOS存储器阵列的有效互连。在一些常规的SONOS存储器阵列中，仅三分之一的面积用于阵列并且三分之二用于互连[H.田中(H.Tanaka)等人：“用于超高密度闪存存储器的穿孔和插拔工艺的位成本可扩展技术(Bit Cost Scalable Technology with Punch and Plug Process for UltraHigh Density Flash Memory)”2007Symposium on VLSI Technology Digest ofTechnical Papers，p14-15]。
具有在此描述的模块化互连结构的GAA SONOS器件可以显著地提高存储器阵列面积与互连面积之比。同样，GAA SONOS器件可以提供降低的总电容和提高的存储器存取速度。进一步地，被实现为GAA晶体管的浮栅器件特征在于极大地提高的浮栅面积。添加防漏电和ESD二极管可以进一步提高SONOS器件的可靠性。最终，与模块化互连结构相关联的更低接触电阻可以使SONOS器件受益。
图32示出了常规的SONOS浮栅存储器装置580的剖面示意图。在已经在其中形成n型源极区域和漏极区域583、585的p型衬底582上构建存储器装置580。在包括两个氧化物层以及布置在这些氧化物层之间的SiN层的三层栅极电介质之上形成栅极584。位线586耦合到漏极区域585。源极线588耦合到源极区域583。字线耦合到栅极584。
图33是示出根据本披露的实施例制造具有相关联的模块化互连结构的SONOS器件的竖直GAA实现方式的方法600的步骤序列的流程图。图34A-图36示出了在根据方法600的制造过程中竖直GAA SONOS器件和相关联的电连接的横截面视图。
在602，在半导体衬底614中形成衬底二极管，如图34A所示。半导体衬底614可以是p硅，其中，通过注入浓度为1.0E16–3.0E20的具有2.0E19的目标浓度的磷或砷形成N+区域616。在衬底614的顶部形成绝缘层618(例如，2-10-nm厚的氮化硅或氮氧化硅层)。接下来，在绝缘层618的顶部沉积厚约2nm-50nm范围的第三ILD层620。ILD可以是例如具有在约2.4-2.8范围内的介电常数的低k电介质材料。然后通过对ILD 620和绝缘层618进行图案化来形成开口622，暴露N+区域616。开口622具有在约2nm-30nm范围内的宽度。
在604，形成外延源极端子624，如图34B所示。源极端子624是N+区域616在横向于衬底614的顶部表面的方向上的外延生长延伸。然后，在外延源极端子624周围形成具有在约8nm-40nm范围内的半径的沟槽626，如图34B所示。然后在沟槽626中沉积沟槽内衬(例如，Ti/TiN)然后是块金属628(例如，W)以便形成到源极端子624的环形金属触点S。
在606，在源极端子624上堆叠底部栅极，如图34C、34D所示。首先，升高ILD 620，形成与先前开口622的大小匹配的开口，并且生长外延硅以便填充该开口，从而形成底部沟道区域634。可以轻掺杂底部沟道区域634。ILD 620然后被平面化以便在环形源极触点上停止。最终，通过例如等离子气相沉积(PVD)在底部沟道区域634的各侧形成高k栅极氧化物632(例如，厚度为2nm-40nm的二氧化铪(HfO2))。接下来，ILD 620被再次升高，并且如图34C所示，形成沟槽636以便容纳如图34D所示的包绕金属栅极和环形栅极触点BG。接下来，再次通过升高ILD 620、形成沟槽以便接下来添加到柱并且通过将柱抛光回与ILD的顶部表面齐平，竖直地延伸沟道642以便形成如上所述的柱。
在608，形成第一控制栅极CG1，作为在图35中示出的多层环形结构。在一个实施例中，通过双镶嵌工艺形成第一控制栅极CG1以便包括三个同心环形层：包绕沟道642的内部环形层644是第一栅极氧化物层；8nm-15nm厚的中间环形层646是Si3N4浮栅；并且外部环形层648是第二栅极氧化物层。每个栅极氧化物层可以或者是通过PVD形成的厚2nm-20nm的高k栅极氧化物或者是厚2 nm-40nm的低压化学气相沉积(LPCVD)氧化物。控制栅极具有比在本示例中示出并描述的更多或更少的层和/或不同类型的层。然后形成沟槽643以便容纳到第一多层环形控制栅极CG1的环形控制栅极触点CG，如图35、图36所示。环形控制栅极触点CG分别类似于环形源极触点和底部栅极触点S和BG。可以重复形成第一控制栅极CG1和相关联的环形控制栅极触点CG以便沿着中心柱或沟道642形成n个控制栅极。在图37A-37C中示出了三个有代表性的控制栅极。
在610，在完成期望数量的控制栅极之后，以类似的方式将上部栅极和环形上部栅极触点UG形成为底部栅极和环形底部栅极触点BG。在图37C中示出了完成的上部栅极。
在612，在栅极上堆叠外延漏极656和相关联的环形漏极触点D，以类似于源极端子624和环形源极触点S的方式。ILD 620被平面化以便在漏极656上停止，如图37C所示。
图37A-37C分别示出了用于完成的竖直GAA SONOS存储器单元的模块化互连结构的示意图、晶体管横截面视图和横截面视图。竖直GAA SONOS存储器单元具有通过过孔660提供的源极连接和通过过孔662提供的漏极连接。竖直GAA SONOS存储器单元可以包括耦合到源极S并且通过过孔AL可接入的防漏电二极管。
将理解的是，尽管出于说明的目的在此描述了本披露的多个特定的实施例，在不背离本披露的精神和范围的情况下可以进行各种修改。相应地，除所附权利要求书之外，本披露不受限制。
鉴于以上详细的描述，可以对这些实施例做出这些和其他改变。一般而言，在以下权利要求书中，所使用的术语不应当被解释为将权利要求书局限于本说明书和权利要求书中所披露的特定实施例，而是应当被解释为包括所有可能的实施例、连同这些权利要求有权获得的等效物的整个范围。因此，权利要求书并不受到本披露的限制。
以上所描述的各个实施例可以被组合以提供进一步的实施例。在本说明书中所提及的和/或在申请资料表中所列出的所有美国专利、美国专利申请出版物、美国专利申请、国外专利、国外专利申请和非专利出版物都以其全文通过引用并入本文。如果有必要，可以对实施例的各方面进行修改，以采用各专利、申请和公开的概念来提供更进一步的实施例。
Claims (46)
1.一种用于全环栅晶体管的设备，其特征在于，包括：
衬底，所述衬底具有衬底表面；
多个晶体管，每个晶体管具有在横向于所述衬底表面的方向上从所述衬底向外延伸的源极端子、栅极端子和漏极端子；以及
模块化互连结构，所述模块化互连结构耦合到所述多个晶体管中的所选晶体管的所选端子，所述模块化互连结构包括：
多个环形触点，每个环形触点与所述多个晶体管中的所述所选晶体管的所述端子中的一个端子对准并耦合到其上；
多个径向扇区，每个径向扇区耦合到所述环形触点中的一个环形触点并且在与所述端子中的对应端子对准的平面中形成导电域；以及
多个过孔，所述多个过孔耦合到所述导电域中的所选导电域，所述过孔基本上横向于所述衬底表面对准。
2.如权利要求1所述的设备，其特征在于，所述衬底是掺杂的。
3.如权利要求2所述的设备，其特征在于，进一步包括在所述掺杂衬底中形成的阱，所述阱具有与所述掺杂衬底相反的极性，所述阱和所述掺杂衬底形成被配置成用于减少到所述衬底的电流泄露的二极管。
4.如权利要求1所述的设备，其特征在于，所述晶体管包括外延半导体柱，每个晶体管包括：
外延堆叠源极和漏极端子；
外延沟道，所述外延沟道在所述源极与漏极端子之间延伸；以及
栅极电介质；以及
圆柱形栅极端子，所述圆柱形栅极端子环绕所述外延沟道，所述圆柱形栅极端子通过所述栅极电介质与所述外延沟道间隔开。
5.如权利要求4所述的设备，其特征在于，每个柱的宽度尺寸在约0.03μm与1.0μm的范围内。
6.如权利要求4所述的设备，其特征在于，所述栅极电介质是高k栅极氧化物。
7.如权利要求6所述的设备，其特征在于，所述高k氧化物具有在2nm与800nm范围内的厚度以及在2nm与2μm范围内的长度。
8.如权利要求4所述的设备，其特征在于，每个晶体管包括金属氧化物半导体场效应晶体管(MOSFET)、隧穿场效应晶体管(TFET)、氧化硅氮氧化硅(SONOS)器件、绝缘体上硅(SOI)器件以及静态感应晶体管(SIT)中的一者或多者。
9.如权利要求1所述的设备，其特征在于，所述衬底是硅衬底、碳化硅(SiC)衬底或者掩埋氧化物(BOX)衬底。
10.如权利要求1所述的设备，其特征在于，该模块化互连结构根据包括堆叠在全环栅COMS晶体管上的全环栅TFET的电路设计耦合到所述多个晶体管中的所述所选晶体管的所述所选端子。
11.如权利要求4所述的设备，其特征在于，进一步包括布置在所述衬底和所述多个晶体管中的至少一个晶体管之间的附加端子，所述附加端子被配置成用于保护所述晶体管不受静电放电影响。
12.如权利要求1所述的设备，其特征在于，该模块化互连结构根据使用和之积块中的或非门实现布尔逻辑的电路设计耦合到所述多个晶体管中的所述所选晶体管的所述所选端子。
13.如权利要求12所述的设备，其特征在于，每个或非门包括以单柱安排堆叠的竖直晶体管。
14.如权利要求12所述的设备，其特征在于，每个或非门包括以双柱安排堆叠的竖直晶体管。
15.如权利要求1所述的设备，其特征在于，该模块化互连结构根据使用积之和块中的与非门实现布尔逻辑的电路设计耦合到所述多个晶体管中的所述所选晶体管的所述所选端子。
16.如权利要求15所述的设备，其特征在于，每个与非门包括以单柱安排堆叠的竖直晶体管。
17.如权利要求15所述的设备，其特征在于，每个与非门包括以双柱安排堆叠的竖直晶体管。
18.如权利要求1所述的设备，其特征在于，包括堆叠在COMS晶体管上、堆叠在二极管上的隧穿场效应晶体管。
19.如权利要求1所述的设备，其特征在于，所述模块化互连结构进一步包括耦合到所述径向扇区并且从所述径向扇区径向地向外延伸的域延伸焊盘。
20.如权利要求19所述的设备，其特征在于，所述域延伸焊盘呈径向辐条的形状。
21.如权利要求19所述的设备，其特征在于，所述模块化互连结构进一步包括耦合到所述域延伸焊盘的放大过孔着陆焊盘。
22.如权利要求21所述的设备，其特征在于，所述放大过孔着陆焊盘是圆形的。
23.如权利要求21所述的设备，其特征在于，所述模块化互连结构根据包括安排在耦合到所述导电域的导电环的圆周周围的附加放大过孔着陆焊盘的电路设计耦合到所述多个晶体管中的所述所选晶体管的所述所选端子。
24.如权利要求1所述的设备，其特征在于，所述模块化互连结构进一步包括耦合到所述导电域的与位于所述衬底上的竖直晶体管的不同端子相关联的导线。
25.如权利要求21所述的设备，其特征在于，所述环形触点、径向扇区、域延伸焊盘、放大过孔着陆焊盘以及过孔中的一者或多者包括钛、氮化钛、钨、铜、铝、银、金、铂、钽、镍、钴、铬及其合金中的一种。
26.一种用于全环栅晶体管的设备，其特征在于，包括：
半导体衬底；
多个竖直晶体管，所述多个竖直晶体管被形成为沿着横向于所述半导体衬底的表面的对应的轴线延伸的半导体柱；以及
互连结构，所述互连结构耦合到所述竖直晶体管的所选端子，所述互连结构提供：
导电域，所述导电域与所述竖直晶体管的所述所选端子水平共面，以及
过孔，所述过孔基本上平行于所述轴线延伸，所述过孔耦合到所述导电域中的所选导电域。
27.如权利要求26所述的设备，其特征在于，所述互连结构具有径向几何结构。
28.如权利要求26所述的设备，其特征在于，所述导电域包括环形触点、径向扇区、域延伸焊盘、放大过孔着陆焊盘以及导线中的一者或多者。
29.一种用于全环栅晶体管的设备，其特征在于，包括：
硅衬底；
多个竖直晶体管，所述多个竖直晶体管形成在所述硅衬底上；以及
模块化互连结构，其中，经由同轴环形金属触点电接入所述竖直晶体管的端子。
30.如权利要求29所述的设备，其特征在于，所述竖直晶体管是金属氧化物半导体晶体管。
31.如权利要求29所述的设备，其特征在于，所述竖直晶体管是全环栅场效应晶体管。
32.一种导电路径，其特征在于，包括：
第一导电域，所述第一导电域耦合到第一平面中的第一导电环；
第二导电域，所述第二导电域耦合到基本上平行于所述第一平面的第二平面中的第二导电环；纳米线，所述纳米线耦合到所述第一和第二导电环，所述纳米线横向于所述第一和第二平面延伸。
33.如权利要求32所述的导电路径，其特征在于，进一步包括：
过孔，所述过孔耦合到所述第一和第二导电域，所述过孔基本上平行于所述纳米线对准。
34.如权利要求32所述的导电路径，其特征在于，所述导电域呈径向扇区的形状。
35.如权利要求34所述的导电路径，其特征在于，所述导电域进一步包括多个扇出延伸辐条，每个辐条耦合到放大过孔着陆焊盘。
36.如权利要求32所述的导电路径，其特征在于，所述导电域是金属的。
37.如权利要求32所述的导电路径，其特征在于，所述导电域包括半导体材料。
38.如权利要求32所述的导电路径，其特征在于，所述纳米线包括开关。
39.如权利要求32所述的导电路径，其特征在于，所述纳米线包括晶体管的沟道。
40.如权利要求32所述的导电路径，其特征在于，每个导电环与晶体管的端子对准。
41.如权利要求39所述的导电路径，其特征在于，所述纳米线的一部分由同轴晶体管栅极环绕。
42.一种集成电路，其特征在于，所述集成电路包括如权利要求41所述的导电路径。
43.一种用于全环栅晶体管的器件，其特征在于，包括：
掺杂半导体衬底；
在所述掺杂衬底中的阱，所述阱掺杂有具有相对于所述掺杂衬底相反的极性的离子，所述掺杂阱和所述掺杂衬底形成衬底二极管；
源极端子，所述源极端子被形成为在相对于所述掺杂衬底的表面的横向方向上延伸的外延半导体柱；
底部栅极端子，所述底部栅极端子堆叠在所述源极端子上；
多个控制栅极端子，所述多个控制栅极端子依次堆叠在所述底部栅极端子上；
上部栅极端子，所述上部栅极端子堆叠在所述控制栅极端子上，以便控制所述半导体柱内的电流；
外延漏极端子，所述外延漏极端子堆叠在所述上部栅极端子上；以及
层间电介质，所述层间电介质将所述端子彼此电绝缘。
44.如权利要求43所述的器件，其特征在于，进一步包括模块化互连结构，所述模块化互连结构被配置成用于提供对所述堆叠端子中的每个端子的电接入。
45.如权利要求44所述的器件，其特征在于，所述模块化互连结构具有径向几何结构，包括多个平面盘，每个平面盘具有与所述堆叠端子中的至少一个端子电通信的环形环触点、至少一个导电域以及至少一个过孔。
46.如权利要求45所述的器件，其特征在于，与所述控制栅极端子相对应的所述环形环触点包括多个同心的环形层。
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| GR01 | Patent grant |