CN115148732A - 半导体结构和半导体结构的形成方法 - Google Patents

半导体结构和半导体结构的形成方法 Download PDF

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Abstract

本申请实施例提供一种半导体结构和半导体结构的形成方法，其中，半导体结构，包括：基底，以及导电通道结构，导电通道结构包括：第一导电通道层包括第一导电沟道以及位于第一导电沟道两端的第一掺杂区和第二掺杂区；第二导电通道层包括第二导电沟道以及位于第二导电沟道两端的第三掺杂区和第四掺杂区；导电缓冲层用于降低第一掺杂区和第三掺杂区之间的电干扰；第一导电层，位于基底上，并与第二掺杂区相接触；第二导电层，嵌套设置在导电通道结构上，且与第一掺杂区和第三掺杂区相接触；栅极结构，环绕第一导电沟道和第二导电沟道设置；本申请实施例提供一种垂直设置导电沟道的CFET结构，避免在导电沟道在水平方向上占用很大的面积。

Description

半导体结构和半导体结构的形成方法
技术领域
本申请涉及半导体结构领域，特别涉及一种半导体结构和半导体结构的形成方法。
背景技术
集成电路芯片工艺与性能跟晶体管器件结构息息相关。5nm以下技术节点，基于PN结理论的MOS场效应晶体管器件弊端就愈加明显：器件沟道长度不断缩小，源漏间距离越来越近。为防止源漏穿通，产业界普遍采用超陡峭源漏浓度梯度掺杂工艺，这将严重限制器件工艺的热预算。此外，由于掺杂原子的统计分布及一定温度下掺杂原子易于扩散的自然属性，纳米尺度范围内制作超陡峭PN结变得异常困难，产生严重的短沟道效应，导致晶体管阈值电压下降，器件栅控能力变差，漏电流增大，功耗增加，严重时器件甚至不能关断。
将一对或多对nFET和pFET圆柱体纳米线(Nanowire)或纳米薄片(Nanosheet或Nanoribbon)沟道垂直交叉堆叠起来，组成互补全包围栅圆柱体纳米线或纳米薄片场效应晶体管(CFET)器件结构。在CFET器件结构中，nFET和pFET共用一个栅电极作为信号输入端，共用一个漏极作为信号输出端，源电极分别接地和供电电源。器件尺寸可灵活调节以满足不同芯片性能要求。在保留垂直堆叠纳米线或纳米薄片全包围栅场效应晶体管电完整性的同时，又大大节省芯片面积，增强器件驱动电流，提高芯片器件集成度。
CFET在增强器件驱动电流而同时，又大大节省芯片面积，提高芯片器件集成度。但是，由于pFET和nFET共用一个源极或者漏极连线且制备工艺复杂多变难以控制，目前的nFET或者pFET都是采用水平放置的GAA晶体管，水平设置的导电沟道在水平方向上占用很大的面积，限制了CFET的发展。
发明内容
本申请实施例提供一种半导体结构和半导体结构的形成方法，提供一种垂直设置导电沟道的CFET结构，避免在导电沟道在水平方向上占用很大的面积。
为解决上述技术问题，本申请实施例提供了一种半导体结构，包括：基底，以及位于基底上的导电通道结构，导电通道结构包括依次堆叠设置的第一导电通道层，导电缓冲层和第二导电通道层；第一导电通道层包括第一导电沟道以及位于第一导电沟道两端的第一掺杂区和第二掺杂区，其中，第一掺杂区靠近第二导电通道层；第二导电通道层包括第二导电沟道以及位于第二导电沟道两端的第三掺杂区和第四掺杂区，其中，第三掺杂区靠近第一导电通道层；导电缓冲层用于降低第一掺杂区和第三掺杂区之间的电干扰；第一导电层，位于基底上，并与第二掺杂区相接触；第二导电层，嵌套设置在导电通道结构上，且与第一掺杂区和第三掺杂区相接触；栅极结构，环绕第一导电沟道和第二导电沟道设置。
与相关技术相比，垂直设置的第一导电通道层和第二导电通道层，即垂直设置的两个导电沟道，导电沟道垂直设置，栅极结构在水平方向上环绕第一导电沟道和第二导电沟道，从而避免导电沟道在水平方向上占用很大的面积。
另外，导电通道结构分立设置在基底上；第二导电层，平行于第一导电层表面，嵌套设置在分立的所有导电通道结构上；在垂直于基底表面方向上，第二导电层中具有贯穿第二导电层的第一连通孔，栅极结构还填充第一连通孔。
另外，基底包括结构区和连线区，连线区设置在结构区外围；连线区的基底上设置有外围绝缘结构，第一导电层和第二导电层还延伸至一侧连线区的外围绝缘结构中；还包括：第一导电插塞和第二导电插塞；第一导电插塞贯穿外围绝缘结构与第一导电层相接触；第二导电插塞贯穿部分外围绝缘结构与第二导电层相接触。
另外，第一导电层延伸至连线区的第一侧的外围绝缘结构中；第二导电层延伸至连线区的第二侧的外围绝缘结构中；连线区的第一侧和第二侧位于结构区的不同侧。通过在不同侧的外围绝缘结构中实现对第一导电层和第二导电层的电连接，可以进一步减小半导体结构所占用的面积。
另外，半导体结构还包括：第三导电插塞，与第四掺杂区相接触；第四导电插塞，与栅极结构顶部相接触。
另外，导电缓冲层与第一掺杂区的接触面的高度低于第二导电层中心厚度位置的高度，且高于第二导电层底部表面的高度；导电缓冲层与第三掺杂区的接触面的高度高于第二导电层中心厚度位置的高度，且低于第二导电层顶部表面的高度。通过对第二导电层的厚度限定，保证第二导电层与第一掺杂区和第三掺杂区电连接的稳定性。
另外，导电缓冲层的厚度小于第二导电层厚度的1/3。通过对导电缓冲层的厚度限定，进一步保证第二导电层与第一掺杂区和第三掺杂区电连接的稳定性。
另外，基底包括衬底和隔离层，第一导电层位于衬底内，隔离层位于衬底顶部表面，第一导电通道层贯穿隔离层和部分衬底，以使第二掺杂区与第一导电层相接触。
另外，基底包括衬底和隔离层，隔离层位于衬底顶部表面，第一导电层位于隔离层顶部表面。
另外，半导体结构还包括：位于第一导电层和栅极结构之间的第一绝缘层。通过覆盖第一绝缘层隔离第一导电层，避免第一导电层出现电串扰的问题。
另外，半导体结构还包括：位于第二导电层和栅极结构之间的第二绝缘层。通过覆盖第二绝缘层隔离第二导电层，避免第二导电层出现电串扰的问题。
另外，半导体结构还包括：保护层，嵌套设置在分立的所有导电通道结构顶部，与第四掺杂区相接触，在垂直于基底表面方向上，保护层中具有贯穿保护层的第二连通孔，第一连通孔与第二连通孔在基底上的投影相重合，栅极结构还填充第二连通孔。通过嵌套设置的保护层，以覆盖部分栅极结构的表面，避免栅极结构出现电串扰的问题。
另外，保护层顶部表面与第二导电通道层的顶部表面齐平。
另外，第一导电通道层和第二导电通道层的其中一者为N型导电通道，另一者为P型导电通道。
本申请实施例还提供了一种半导体结构的形成方法，包括：提供包括结构区和连线区的基底，基底包括衬底、第一导电层和隔离层；在结构区的基底上形成第一牺牲层，在连线区的基底上形成外围绝缘结构；图形化第一牺牲层，形成贯穿第一牺牲层的第一通道；形成填充第一通道且覆盖第一牺牲层上形成第二导电层，第二导电层延伸至连线区的外围绝缘结构中；在结构区的基底上依次形成第二牺牲层和保护层；图形化第二牺牲层，形成贯穿第二牺牲层和第二通道，第一通道和第二通道在基底上的投影重合；形成填充第二通道的第二导电通道层；图形化部分保护层，直至暴露出第二牺牲层，去除第二牺牲层；图形化部分第二导电层，直至暴露出第一牺牲层，去除第一牺牲层；形成填充空隙的栅极结构。
另外，提供包括结构区和连线区的基底，包括：提供包括结构区和连线区的衬底，在结构区的衬底上形成隔离层，并在隔离层上形成第一导电层。
另外，提供包括结构区和连线区的基底，包括：提供包括结构区和连线区的衬底，在结构区的衬底中掺杂形成第一导电层，并在结构区的衬底上形成隔离层。
本申请实施例还提供了一种半导体结构的形成方法，包括：提供包括结构区和连线区的基底，基底包括衬底、第一导电层和隔离层；在结构区的基底上形成第一牺牲层，在连线区的基底上形成外围绝缘结构；在第一牺牲层上形成第二导电层，第二导电层延伸至连线区的外围绝缘结构中；在结构区的基底上依次形成第二牺牲层和保护层图形化保护层，第二牺牲层、第二导电层和第一牺牲层，形成开口，并填充开口形成导电通道结构；图形化部分保护层，直至暴露出第二牺牲层，去除第二牺牲层；图形化部分第二导电层，直至暴露出第一牺牲层，去除第一牺牲层；形成填充空隙的栅极结构。
另外，提供包括结构区和连线区的基底，包括：提供包括结构区和连线区的衬底，在结构区的衬底上形成隔离层，并在隔离层上形成第一导电层。
另外，提供包括结构区和连线区的基底，包括：提供包括结构区和连线区的衬底，在结构区的衬底中掺杂形成第一导电层，并在结构区的衬底上形成隔离层。
相比于相关技术而言，通过形成垂直设置的第一导电通道层和第二导电通道层，即形成垂直设置的两个导电沟道，导电沟道垂直设置，栅极结构在水平方向上环绕第一导电沟道和第二导电沟道，从而避免导电沟道在水平方向上占用很大的面积。
附图说明
图1为本发明一实施例提供的半导体结构的剖面示意图；
图2为本发明一实施例提供的半导体结构一种AA1方向的剖面示意图；
图3为本发明一实施例提供的半导体结构一种BB1方向的剖面示意图；
图4为本发明一实施例提供的半导体结构另一种AA1方向的剖面示意图；
图5为本发明一实施例提供的半导体结构另一种BB1方向的剖面示意图；
图6、图9、图11、图13、图15、图17、图19和图22为本发明另一实施例提供的半导体结构的形成方法中各步骤对应的俯视结构示意图；
图7、图10、图12、图14、图16、图18、图20和图23为本发明另一实施例提供的半导体结构的形成方法中各步骤对应的剖面结构示意图；
图8、图21和图24为本发明另一实施例提供的半导体结构的形成方法针对将第一导电层形成于衬底中对应的剖面结构示意图；
图25～图30为本发明又一实施例提供的半导体结构的形成方法中各步骤对应的剖面结构示意图。
具体实施方式
CFET在增强器件驱动电流而同时，又大大节省芯片面积，提高芯片器件集成度。但是，由于pFET和nFET共用一个源极或者漏极连线且制备工艺复杂多变难以控制，目前的nFET或者pFET都是采用水平放置的GAA晶体管，水平设置的导电沟道在水平方向上占用很大的面积，限制了CFET的发展。
为解决上述问题，本申请一实施例提供了一种半导体结构，包括：基底，以及位于基底上的导电通道结构，导电通道结构包括依次堆叠设置的第一导电通道层，导电缓冲层和第二导电通道层；第一导电通道层包括第一导电沟道以及位于第一导电沟道两端的第一掺杂区和第二掺杂区，其中，第一掺杂区靠近第二导电通道层；第二导电通道层包括第二导电沟道以及位于第二导电沟道两端的第三掺杂区和第四掺杂区，其中，第三掺杂区靠近第一导电通道层；导电缓冲层用于降低第一掺杂区和第三掺杂区之间的电干扰；第一导电层，位于基底上，并与第二掺杂区相接触；第二导电层，嵌套设置在导电通道结构上，且与第一掺杂区和第三掺杂区相接触；栅极结构，环绕第一导电沟道和第二导电沟道设置。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本申请的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
图1为本实施例提供的半导体结构的剖面示意图，图2为本实施例提供的半导体结构一种AA1方向的剖面示意图，图3为本实施例提供的半导体结构一种BB1方向的剖面示意图，图4为本实施例提供的半导体结构另一种AA1方向的剖面示意图，图5为本实施例提供的半导体结构另一种BB1方向的剖面示意图；以下结合附图对本实施例提供的半导体结构作进一步详细说明。
参考图1～图5，半导体结构，包括：
基底(未标识)，以及位于基底(未标识)上的导电通道结构500，导电通道结构500包括依次堆叠设置的第一导电通道层501、导电缓冲层502和第二导电通道层503。
需要说明的是，位于基底上的导电通道结构500可以是一个，也可以是多个，多个导电通道结构500分立设置在基底(未标识)上；参考图1，本实施例以位于基底上的4个导电通道结构500为例进行具体说明，并不构成对本实施例的限定，在其他实施例中，导电通道结构可以为1个、3个、5个等；在具体应用中，导电通道结构500的个数可以根据需求进行具体设置。另外，在本实施例中，4个导电通道结构500呈四方排布的方式排列。
具体地，第一导电通道层501和第二导电通道层503的其中一者为N型导电通道，另一者为P型导电通道。在本实施例中，以第一导电通道层501为N型导电通道，第二导电通道层503为P型导电通道为例进行详细说明，并不构成对本实施例的限定；在其他实施例中，可以以第一导电通道层为P型导电通道，第二导电通道层为N型导电通道为例进行详细说明。
第一导电通道层501包括第一导电沟道(未标识)以及位于第一导电沟道(未标识)两端的第一掺杂区(未标识)和第二掺杂区(未标识)，其中，第一掺杂区(未标识)靠近第二导电通道层503。
具体地，第一导电通道层501通过原位掺杂或先沉积后掺杂的方式形成，第一导电通道层501的材料为通过向单晶硅中掺杂ⅤA族元素后形成的N型半导体材料。其中，第一导电通道层501的两端掺杂浓度大于中间掺杂浓度，从而形成第一掺杂区(未标识)和第二掺杂区(未标识)。在本实施例中，以第二掺杂区(未标识)靠近基底(未标识)，第一掺杂区(未标识)靠近第二导电通道层503为例进行详细说明，并不构成对本实施例的限定；在其他实施例中，可以以第一掺杂区靠近基底，第二掺杂区靠近第二导电通道层。
第二导电通道层503包括第二导电沟道(未标识)以及位于第二导电沟道(未标识)两端的第三掺杂区(未标识)和第四掺杂区(未标识)，其中，第三掺杂区(未标识)靠近第一导电通道层501。
具体地，第二导电通道层503通过原位掺杂或先沉积后掺杂的方式形成，第二导电通道层503的材料为通过向单晶硅中掺杂IIIA族元素后形成的P型半导体材料。其中，第二导电通道层503的两端掺杂浓度大于中间掺杂浓度，从而形成第三掺杂区(未标识)和第四掺杂区(未标识)。在本实施例中，以第四掺杂区(未标识)远离基底(未标识)，第三掺杂区(未标识)靠近第一导电通道层501为例进行详细说明，并不构成对本实施例的限定；在其他实施例中，可以以第三掺杂区远离基底，第四掺杂区靠近第一导电通道层。
导电缓冲层502位于第一导电通道层501和第二导电通道层503之间，用于降低第一掺杂区(未标识)和第三掺杂区(未标识)之间的电干扰。在一个例子中，导电缓冲层502的材料为多晶硅，导电缓冲层502通过降低第一掺杂区(未标识)和第三掺杂区(未标识)之间的介电常数，从而防止第一掺杂区(未标识)和第三掺杂区(未标识)之间的电干扰的问题。
继续参考图1～图5，第一导电层，位于基底(未标识)上，并与第二掺杂区(未标识)相接触。在本实施例中，第一导电层的材料为半导体导电材料或钨等金属导电材料。
在本实施例中，第一导电层同时与4个导电通道结构500中的第二掺杂区(未标识)相接触，用于导出4个导电通道结构中第二掺杂区(未标识)的电信号。
具体地，本实施例给出了两种第一导电层的实现方式，具体如下：
在一个例子中，参考图2和图3，基底(未标识)包括衬底101和隔离层102，隔离层102位于衬底101顶部表面，第一导电层201位于隔离层102顶部表面。
在另一个例子中，参考图4和图5，基底(未标识)包括衬底101和隔离层102，第一导电层(未标识)位于衬底101内，隔离层102位于衬底101顶部表面，第一导电通道层501贯穿隔离层102和部分衬底101，以使第二掺杂区(未标识)与第一导电层(未标识)相互接触。
在上述两个示例中，衬底101的材料包括硅、碳化硅或砷化镓等；在本实施例中衬底101采用硅材料形成，本实施例采用硅材料作为衬底101是为了方便本领域技术人员对后续形成方法的理解，并不构成限定，在实际应用过程中，可以根据需求选择合适的衬底101的材料；另外，隔离层102的材料为氮化硅。
继续参考图1～图5，第二导电层202嵌套设置在导电通道结构500上，且与第一掺杂区(未标识)和第三掺杂区(未标识)相接触。在本实施例中，第二导电层202的材料为半导体导电材料或钨等金属导电材料。
具体地，第二导电层202，平行于第一导电层表面，嵌套设置在分立的所有导电通道结构500上，在垂直于基底(未标识)表面方向上，第二导电层202中具有贯穿第二导电层202的第一连通孔(参考图3或图5)。
在本实施例中，导电缓冲层502与第一掺杂区(未标识)的接触面的高度低于第二导电层202中心厚度位置的高度，且高于第二导电层202底部表面的高度；导电缓冲层502与第三掺杂区(未标识)的接触的高度高于第二导电层202中心厚度位置的高度，且低于第二导电层202顶部表面的高度。通过对第二导电层202的厚度限定，使第二导电层202与第一掺杂区(未标识)和第三掺杂区(未标识)存在较大接触面积，从而保证第二导电层202与第一掺杂区(未标识)和第三掺杂区(未标识)电连接的稳定性。
进一步地，导电缓冲层502的厚度小于第二导电层202厚度的1/3。通过对导电缓冲层502的厚度限定，进一步使第二导电层202与第一掺杂区(未标识)和第三掺杂区(未标识)存在较大接触面积，从而保证第二导电层202与第一掺杂区(未标识)和第三掺杂区(未标识)电连接的稳定性。
继续参考图1～图5，栅极结构700环绕第一导电沟道(未标识)和第二导电沟道(未标识)设置。
具体地，栅极结构700包括栅极氧化层702和金属栅极层701，栅极氧化层覆盖第一导电沟道、第二导电沟道、第一导电层201(参考图2和图3)或隔离层102(参考图4和图5)、第二导电层202暴露出的表面；金属栅极层701用于填充栅极氧化层702之间的间隙，从而形成栅极结构700。
在一个例子中，为了防止第一导电层201和第二导电层202与栅极结构700之间的电串扰问题，半导体结构还包括：位于第一导电层201与栅极结构700之间的第一绝缘层(未图示)；以及位于第二导电层202与栅极结构700之间的第二绝缘层(未图示)。
在另一例子中，为了保护栅极结构700顶部表面，半导体结构还包括：保护层104，嵌套设置在分立的所有导电通道结构500顶部，与第四掺杂区(未标识)相接触，在垂直于基底(未标识)表面方向上，保护层104中具有贯穿保护层104的第二连通孔(参考图3和图5)，第一连通孔和第二连通孔在基底上的投影相重合，栅极结构700还填充第二连通孔。
具体地，保护层104顶部表面与第二导电通道层503的顶部表面齐平，以便于后续对半导体结构的电信号引出和封装。
继续参考图1～图5，半导体结构的基底(未标识)包括结构区和连线区，连线区设置在结构区外围；连线区的基底(未标识)上设置有外围绝缘结构103，第一导电层201和第二导电层202还延伸至一侧的连线区的外围绝缘结构103中，以供后续通过连线区电连接第一导电层201和第二导电层202。
具体地，本实施例通过第一导电插塞801电连接第一导电层201，第二导电插塞802电连接第二导电层202，第三导电插塞803电连接第四掺杂区(未标识)，第四导电插塞804电连接栅极结构700，具体如下：
若第一导电层201和衬底101分立设置，参考图2和图3，第一导电插塞801贯穿外围绝缘结构103，与第一导电层201电连接。进一步地，第一导电插塞801还贯穿部分第一导电层201，以增大第一导电插塞801与第一导电层201的接触面积，从而减小第一导电插塞801与第一导电层201之间的接触电阻。
若第一导电层设置在衬底101中，参考图4和图5，第一导电插塞801贯穿外围绝缘结构103和隔离层102，与衬底101中的第一导电层电连接。进一步地，第一导电插塞801还贯穿部分衬底101和第一导电层，以增大第一导电插塞801与第一导电层的接触面积，从而减小第一导电插塞801与第一导电层之间的接触电阻。
第二导电插塞802，贯穿部分外围绝缘结构103，与第二导电层202相接触。进一步地，第二导电插塞802还贯穿部分第二导电层202，以增大第二导电插塞802与第二导电层202的接触面积，从而减小第二导电插塞802与第二导电层202之间的接触电阻。
第三导电插塞803，与第四掺杂区(未标识)相接触。进一步地，第三导电插塞803还贯穿部分第四掺杂区(未标识)，以增大第三导电插塞803与第四掺杂区(未标识)的接触面积，从而减小第三导电插塞803与第四掺杂区(未标识)之间的接触电阻。
第四导电插塞804，与栅极结构700顶部相接触。进一步地，第四导电插塞804还贯穿部分栅极结构700，以增大第四导电插塞804与栅极结构700的接触面积，从而减小第四导电插塞804与栅极结构700之间的接触电阻。
优选地，第一导电层201延伸至连线区的第一侧的外围绝缘结构103中，第二导电层202延伸至连线区的第二侧的外围绝缘结构103中，连线区的第一侧和第二侧位于结构区的不同侧。第一导电层201和第二导电层202的延伸方向不同，从而实现在结构区的不同侧的连线区中导出第一导电层201和第二导电层202的电信号，进一步减小半导体结构的水平面积。
相对于相关技术而言，垂直设置的第一导电通道层和第二导电通道层，即垂直设置的两个导电沟道，导电沟道垂直设置，栅极结构在水平方向上环绕第一导电沟道和第二导电沟道，从而避免导电沟道在水平方向上占用很大的面积。
本申请另一实施例涉及一种半导体结构的形成方法，包括：提供包括结构区和连线区的基底，基底包括衬底、第一导电层和隔离层；在结构区的基底上形成第一牺牲层，在连线区的基底上形成外围绝缘结构；在第一牺牲层上形成第二导电层，第二导电层延伸至连线区的外围绝缘结构中；在结构区的基底上依次形成第二牺牲层和保护层图形化保护层，第二牺牲层、第二导电层和第一牺牲层，形成开口，并填充开口形成导电通道结构；图形化部分保护层，直至暴露出第二牺牲层，去除第二牺牲层；图形化部分第二导电层，直至暴露出第一牺牲层，去除第一牺牲层；形成填充空隙的栅极结构。
图6、图9、图11、图13、图15、图17、图19和图22为本实施例提供的半导体结构的形成方法中各步骤对应的俯视结构示意图，图7、图10、图12、图14、图16、图18、图20和图23为本实施例提供的半导体结构的形成方法中各步骤对应的剖面结构示意图，图8、图21和图24为本实施例提供的半导体结构的形成方法针对将第一导电层形成于衬底中对应的剖面结构示意图；以下将结合附图对本实施例提供的半导体结构的形成方法进行详细说明，与上述实施例相同或相应的部分，以下将不做详细赘述。
参考图6～图8，提供包括结构区和连线区的基底(未标识)，基底(未标识)包括衬底101、第一导电层201和隔离层102。
在一个例子中，参考图7，提供包括结构区和连线区的基底(未标识)，包括：提供包括结构区和连线区的衬底101，在结构区的衬底101上形成隔离层102，并在隔离层102上形成第一导电层201。
在另一个例子中，参考图8，提供包括结构区和连线区的基底(未标识)，包括：提供包括结构区和连线区的衬底101，在结构区的衬底101中掺杂形成第一导电层(未图示)，并在结构区的衬底101上形成隔离层102。
在本实施例中，衬底101的材料包括硅、碳化硅或砷化镓等；在本实施例中衬底101采用硅材料形成，本实施例采用硅材料作为衬底101是为了方便本领域技术人员对后续形成方法的理解，并不构成限定，在实际应用过程中，可以根据需求选择合适的衬底101的材料；另外，隔离层102的材料为氮化硅；第一导电层201由半导体导电材料或金属导电材料形成，例如掺杂硅或钨等。
参考图9和图10，在结构区的基底(未标识)上形成第一牺牲层301，在连线区的基底(未标识)上形成外围绝缘结构103(参考图11)，在第一牺牲层301上形成第二导电层202。
在本实施例中，采用旋转涂覆的方式形成第一牺牲层301，采用选择涂覆的方式沉积速率快，可以在较短时间内沉积厚度较厚的第一牺牲层301。另外，第一牺牲层301采用含碳或含氧的半导体材料形成，后续可以通过灰化或干法刻蚀的方式去除第一牺牲层，而不对其他结构造成影响。另外，第二导电层202由半导体导电材料或金属导电材料形成，例如掺杂硅或钨等。
结合图11和图12，形成的第二导电层202延伸至连线区的外围绝缘结构103中。具体地，形成的第一导电层201也延伸至连线区的外围绝缘结构103，
优选地，第一导电层201延伸至连线区的第一侧的外围绝缘结构103中，第二导电层202延伸至连线区的第二侧的外围绝缘结构103中，连线区的第一侧和第二侧位于结构区的不同侧。第一导电层201和第二导电层202的延伸方向不同，从而实现在结构区的不同侧的连线区中导出第一导电层201和第二导电层202的电信号，进一步减小半导体结构的水平面积。
参考图13和图14，在结构区的基底(未标识)上依次形成第二牺牲层302的保护层104。
在本实施例中，采用旋转涂覆的方式形成第二牺牲层302，采用选择涂覆的方式沉积速率快，可以在较短时间内沉积厚度较厚的第二牺牲层302。另外，第二牺牲层302采用含碳或含氧的半导体材料形成，后续可以通过灰化或干法刻蚀的方式去除第一牺牲层，而不对其他结构造成影响。另外，保护层104的材料为氮化硅。
参考图15和图16，图形化保护层104，第二牺牲层302、第二导电层202、第一牺牲层301形成开口401。进一步地，在本实施例中，还图形化部分第一导电层201，以增大开口401暴露出的第一导电层201的表面面积。
其中，图形化的方式包括但不限于：在保护层104上形成掩膜层，然后基于形成的掩膜层实现图形化上述半导体结构的工艺。另外，图形化形成的开口401可以是一个，也可以是多个，多个开口分立设置在基底(未标识)上；参考图15，本实施例以位于图形化形成4个开口401为例进行具体说明，并不构成对本实施例的限定，在其他实施例中，图形化形成的开口可以为1个、3个、5个等；在具体应用中，图形化形成的开口401的个数可以根据需求进行具体设置。另外，在本实施例中，4个开口呈四方排布的方式排列。
参考图17和图18，形成填充开口401的导电通道结构500。
具体地，导电通道结构500包括依次堆叠设置的第一导电通道层501、导电缓冲层502和第二导电通道层503。
第一导电通道层501包括第一导电沟道(未标识)以及位于第一导电沟道(未标识)两端的第一掺杂区(未标识)和第二掺杂区(未标识)，其中，第一掺杂区(未标识)靠近第二导电通道层503。
具体地，第一导电通道层501通过原位掺杂或先沉积后掺杂的方式形成，第一导电通道层501的材料为通过向单晶硅中掺杂ⅤA族元素后形成的N型半导体材料。其中，第一导电通道层501的两端掺杂浓度大于中间掺杂浓度，从而形成第一掺杂区(未标识)和第二掺杂区(未标识)。在本实施例中，以第二掺杂区(未标识)靠近基底(未标识)，第一掺杂区(未标识)靠近第二导电通道层503为例进行详细说明，并不构成对本实施例的限定；在其他实施例中，可以以第一掺杂区靠近基底，第二掺杂区靠近第二导电通道层。
第二导电通道层503包括第二导电沟道(未标识)以及位于第二导电沟道(未标识)两端的第三掺杂区(未标识)和第四掺杂区(未标识)，其中，第三掺杂区(未标识)靠近第一导电通道层501。
具体地，第二导电通道层503通过原位掺杂或先沉积后掺杂的方式形成，第二导电通道层503的材料为通过向单晶硅中掺杂IIIA族元素后形成的P型半导体材料。其中，第二导电通道层503的两端掺杂浓度大于中间掺杂浓度，从而形成第三掺杂区(未标识)和第四掺杂区(未标识)。在本实施例中，以第四掺杂区(未标识)远离基底(未标识)，第三掺杂区(未标识)靠近第一导电通道层501为例进行详细说明，并不构成对本实施例的限定；在其他实施例中，可以以第三掺杂区远离基底，第四掺杂区靠近第一导电通道层。
需要说明的是，第一导电通道层501和第二导电通道层503的其中一者为N型导电通道，另一者为P型导电通道。在本实施例中，以第一导电通道层501为N型导电通道，第二导电通道层503为P型导电通道为例进行详细说明，并不构成对本实施例的限定；在其他实施例中，可以以第一导电通道层为P型导电通道，第二导电通道层为N型导电通道为例进行详细说明。
导电缓冲层502位于第一导电通道层501和第二导电通道层503之间，用于降低第一掺杂区(未标识)和第三掺杂区(未标识)之间的电干扰。在一个例子中，导电缓冲层502的材料为多晶硅，导电缓冲层502通过降低第一掺杂区(未标识)和第三掺杂区(未标识)之间的介电常数，从而防止第一掺杂区(未标识)和第三掺杂区(未标识)之间的电干扰的问题。
参考图19～图21，图形化部分保护层104，直至暴露出第二牺牲层302，形成第二连通孔602，基于第二连通孔602去除第二牺牲层302；图形化部分第二导电层202，直至暴露出第一牺牲层301，形成第一连通孔601，基于第一连通孔601去除第一牺牲层301。
其中，图形化的方式包括但不限于：在保护层104上形成掩膜层，然后基于形成的掩膜层实现图形化上述半导体结构的工艺。
在本实施例中，采用湿法刻蚀的方式去除第一牺牲层301和第二牺牲层302，本领域技术人员清楚，采用湿法刻蚀的方式，针对于某一种半导体材料进行刻蚀，并不影响其他半导体结构；另外，在其他实施例中，可以采用灰化的方式去除第一牺牲层和第二牺牲层，采用灰化工艺去除第一牺牲层和第二牺牲层的去除速率较快，同时也不影响其他半导体结构。
参考图22～图24(以基底为第一导电层参考图24)，形成填充空隙的栅极结构700。
具体地，栅极结构700包括栅极氧化层702和金属栅极层701，栅极氧化层覆盖第一导电沟道、第二导电沟道、第一导电层201(参考图2和图3)或隔离层102(参考图4和图5)、第二导电层202暴露出的表面；金属栅极层701用于填充栅极氧化层702之间的间隙，从而形成栅极结构700。
在一个例子中，为了防止第一导电层201和第二导电层202与栅极结构700之间的电串扰问题，在形成上述半导体结构还包括：形成位于第一导电层201与栅极结构700之间的第一绝缘层(未图示)；以及形成位于第二导电层202与栅极结构700之间的第二绝缘层(未图示)。
参考图1～图5(以基底为第一导电层参考图4和图5)，形成电连接第一导电层201的第一导电插塞801，电连接第二导电层202的第二导电插塞802，电连接第四掺杂区(未标识)的第三导电插塞803，电连接栅极结构700的第四导电插塞804，具体地：
若第一导电层201和衬底101分立设置，参考图2和图3，第一导电插塞801贯穿外围绝缘结构103，与第一导电层201电连接。进一步地，第一导电插塞801还贯穿部分第一导电层201，以增大第一导电插塞801与第一导电层201的接触面积，从而减小第一导电插塞801与第一导电层201之间的接触电阻。
若第一导电层设置在衬底101中，参考图4和图5，第一导电插塞801贯穿外围绝缘结构103和隔离层102，与衬底101中的第一导电层电连接。进一步地，第一导电插塞801还贯穿部分衬底101和第一导电层，以增大第一导电插塞801与第一导电层的接触面积，从而减小第一导电插塞801与第一导电层之间的接触电阻。
第二导电插塞802，贯穿部分外围绝缘结构103，与第二导电层202相接触。进一步地，第二导电插塞802还贯穿部分第二导电层202，以增大第二导电插塞802与第二导电层202的接触面积，从而减小第二导电插塞802与第二导电层202之间的接触电阻。
第三导电插塞803，与第四掺杂区(未标识)相接触。进一步地，第三导电插塞803还贯穿部分第四掺杂区(未标识)，以增大第三导电插塞803与第四掺杂区(未标识)的接触面积，从而减小第三导电插塞803与第四掺杂区(未标识)之间的接触电阻。
第四导电插塞804，与栅极结构700顶部相接触。进一步地，第四导电插塞804还贯穿部分栅极结构700，以增大第四导电插塞804与栅极结构700的接触面积，从而减小第四导电插塞804与栅极结构700之间的接触电阻。
相比于相关技术而言，通过形成垂直设置的第一导电通道层和第二导电通道层，即形成垂直设置的两个导电沟道，导电沟道垂直设置，栅极结构在水平方向上环绕第一导电沟道和第二导电沟道，从而避免导电沟道在水平方向上占用很大的面积。
上面各种步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其流程的核心设计都在该专利的保护范围内。
由于上述实施例与本实施例相互对应，因此本实施例可与上述实施例互相配合实施。上述实施例中提到的相关技术细节在本实施例中依然有效，在上述实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在上述实施例中。
本申请又一实施例涉及一种半导体结构的形成方法，包括：提供包括结构区和连线区的基底，基底包括衬底、第一导电层和隔离层；在结构区的基底上形成第一牺牲层，在连线区的基底上形成外围绝缘结构；图形化第一牺牲层，形成贯穿第一牺牲层的第一通道；形成填充第一通道且覆盖第一牺牲层上形成第二导电层，第二导电层延伸至连线区的外围绝缘结构中；在结构区的基底上依次形成第二牺牲层和保护层；图形化第二牺牲层，形成贯穿第二牺牲层和第二通道，第一通道和第二通道在基底上的投影重合；形成填充第二通道的第二导电通道层；图形化部分保护层，直至暴露出第二牺牲层，去除第二牺牲层；图形化部分第二导电层，直至暴露出第一牺牲层，去除第一牺牲层；形成填充空隙的栅极结构。相比于上一实施例，本实施例在不同步骤中形成导电通道结构，相比于一次形成的导电通道结构，所需填充的沟槽的深宽比较小，从而保证形成的导电通道结构具有良好的致密性。
图25～图30为本实施例提供的半导体结构的形成方法中各步骤对应的剖面结构示意图；以下将结合附图对本实施例提供的半导体结构的形成方法进行详细说明，与上述实施例相同或相应的部分，以下将不做详细赘述。
参考图6和图25，提供包括结构区和连线区的基底(未标识)，基底(未标识)包括衬底101、第一导电层201和隔离层102。
参考图26，在结构区的基底(未标识)上形成第一牺牲层301。
参考图27，在连线区的基底(未标识)上形成外围绝缘结构103，图形化第一牺牲层301，形成贯穿第一牺牲层的第一通道402。
其中，图形化的方式包括但不限于：在第一牺牲层301上形成掩膜层，然后基于形成的掩膜层实现图形化上述半导体结构的工艺。另外，图形化形成的第一通道402可以是一个，也可以是多个，多个开口分立设置在基底(未标识)上；参考图27，本实施例以位于图形化形成4个第一通道402为例进行具体说明，并不构成对本实施例的限定，在其他实施例中，图形化形成的开口可以为1个、3个、5个等；在具体应用中，图形化形成的第一通道402的个数可以根据需求进行具体设置。另外，在本实施例中，4个开口呈四方排布的方式排列。
参考图28，形成填充第一通道402且覆盖第一牺牲层301上形成第二导电层202，第二导电层202延伸至连线区的外围绝缘结构103中，其中填充第一通道402的第二导电层202作为第一导电通道层501。
第一导电通道层501包括第一导电沟道(未标识)以及位于第一导电沟道(未标识)两端的第一掺杂区(未标识)和第二掺杂区(未标识)，其中，第一掺杂区(未标识)靠近第二导电通道层503。
具体地，第一导电通道层501通过原位掺杂或先沉积后掺杂的方式形成，第一导电通道层501的材料为通过向单晶硅中掺杂ⅤA族元素后形成的N型半导体材料。其中，第一导电通道层501的两端掺杂浓度大于中间掺杂浓度，从而形成第一掺杂区(未标识)和第二掺杂区(未标识)。在本实施例中，以第二掺杂区(未标识)靠近基底(未标识)，第一掺杂区(未标识)靠近第二导电通道层503为例进行详细说明，并不构成对本实施例的限定；在其他实施例中，可以以第一掺杂区靠近基底，第二掺杂区靠近第二导电通道层。
参考图29，在结构区的基底(未标识)上依次形成第二牺牲层302和保护层104；图形化第二牺牲层302，形成贯穿第二牺牲层302和第二通道403，第一通道402和第二通道403在基底上的投影重合。
其中，图形化的方式包括但不限于：在第二牺牲层302上形成掩膜层，然后基于形成的掩膜层实现图形化上述半导体结构的工艺。另外，图形化形成的第二通道403可以是一个，也可以是多个，多个开口分立设置在基底(未标识)上；参考图29，本实施例以位于图形化形成4个第二通道403为例进行具体说明，并不构成对本实施例的限定，在其他实施例中，图形化形成的开口可以为1个、3个、5个等；在具体应用中，图形化形成的第一通道402的个数可以根据需求进行具体设置。另外，在本实施例中，第一通道402和第二通道403在基底上的投影重合；在其他实施例中，第一通道和第二通道可以任意设置。
参考图30，形成填充第二通道的导电缓冲层502和第二导电通道层503。
第二导电通道层503包括第二导电沟道(未标识)以及位于第二导电沟道(未标识)两端的第三掺杂区(未标识)和第四掺杂区(未标识)，其中，第三掺杂区(未标识)靠近第一导电通道层501。
具体地，第二导电通道层503通过原位掺杂或先沉积后掺杂的方式形成，第二导电通道层503的材料为通过向单晶硅中掺杂IIIA族元素后形成的P型半导体材料。其中，第二导电通道层503的两端掺杂浓度大于中间掺杂浓度，从而形成第三掺杂区(未标识)和第四掺杂区(未标识)。在本实施例中，以第四掺杂区(未标识)远离基底(未标识)，第三掺杂区(未标识)靠近第一导电通道层501为例进行详细说明，并不构成对本实施例的限定；在其他实施例中，可以以第三掺杂区远离基底，第四掺杂区靠近第一导电通道层。
需要说明的是，第一导电通道层501和第二导电通道层503的其中一者为N型导电通道，另一者为P型导电通道。在本实施例中，以第一导电通道层501为N型导电通道，第二导电通道层503为P型导电通道为例进行详细说明，并不构成对本实施例的限定；在其他实施例中，可以以第一导电通道层为P型导电通道，第二导电通道层为N型导电通道为例进行详细说明。
导电缓冲层502位于第一导电通道层501和第二导电通道层503之间，用于降低第一掺杂区(未标识)和第三掺杂区(未标识)之间的电干扰。在一个例子中，导电缓冲层502的材料为多晶硅，导电缓冲层502通过降低第一掺杂区(未标识)和第三掺杂区(未标识)之间的介电常数，从而防止第一掺杂区(未标识)和第三掺杂区(未标识)之间的电干扰的问题。
参考图19～图21，图形化部分保护层104，直至暴露出第二牺牲层302，形成第二连通孔602，基于第二连通孔602去除第二牺牲层302；图形化部分第二导电层202，直至暴露出第一牺牲层301，形成第一连通孔601，基于第一连通孔601去除第一牺牲层301。
其中，图形化的方式包括但不限于：在保护层104上形成掩膜层，然后基于形成的掩膜层实现图形化上述半导体结构的工艺。
在本实施例中，采用湿法刻蚀的方式去除第一牺牲层301和第二牺牲层302，本领域技术人员清楚，采用湿法刻蚀的方式，针对于某一种半导体材料进行刻蚀，并不影响其他半导体结构；另外，在其他实施例中，可以采用灰化的方式去除第一牺牲层和第二牺牲层，采用灰化工艺去除第一牺牲层和第二牺牲层的去除速率较快，同时也不影响其他半导体结构。
参考图22～图24(以基底为第一导电层参考图24)，形成填充空隙的栅极结构700。
具体地，栅极结构700包括栅极氧化层702和金属栅极层701，栅极氧化层覆盖第一导电沟道、第二导电沟道、第一导电层201(参考图2和图3)或隔离层102(参考图4和图5)、第二导电层202暴露出的表面；金属栅极层701用于填充栅极氧化层702之间的间隙，从而形成栅极结构700。
在一个例子中，为了防止第一导电层201和第二导电层202与栅极结构700之间的电串扰问题，在形成上述半导体结构还包括：形成位于第一导电层201与栅极结构700之间的第一绝缘层(未图示)；以及形成位于第二导电层202与栅极结构700之间的第二绝缘层(未图示)。
参考图1～图5(以基底为第一导电层参考图4和图5)，形成电连接第一导电层201的第一导电插塞801，电连接第二导电层202的第二导电插塞802，电连接第四掺杂区(未标识)的第三导电插塞803，电连接栅极结构700的第四导电插塞804，具体地：
若第一导电层201和衬底101分立设置，参考图2和图3，第一导电插塞801贯穿外围绝缘结构103，与第一导电层201电连接。进一步地，第一导电插塞801还贯穿部分第一导电层201，以增大第一导电插塞801与第一导电层201的接触面积，从而减小第一导电插塞801与第一导电层201之间的接触电阻。
若第一导电层设置在衬底101中，参考图4和图5，第一导电插塞801贯穿外围绝缘结构103和隔离层102，与衬底101中的第一导电层电连接。进一步地，第一导电插塞801还贯穿部分衬底101和第一导电层，以增大第一导电插塞801与第一导电层的接触面积，从而减小第一导电插塞801与第一导电层之间的接触电阻。
第二导电插塞802，贯穿部分外围绝缘结构103，与第二导电层202相接触。进一步地，第二导电插塞802还贯穿部分第二导电层202，以增大第二导电插塞802与第二导电层202的接触面积，从而减小第二导电插塞802与第二导电层202之间的接触电阻。
第三导电插塞803，与第四掺杂区(未标识)相接触。进一步地，第三导电插塞803还贯穿部分第四掺杂区(未标识)，以增大第三导电插塞803与第四掺杂区(未标识)的接触面积，从而减小第三导电插塞803与第四掺杂区(未标识)之间的接触电阻。
第四导电插塞804，与栅极结构700顶部相接触。进一步地，第四导电插塞804还贯穿部分栅极结构700，以增大第四导电插塞804与栅极结构700的接触面积，从而减小第四导电插塞804与栅极结构700之间的接触电阻。
相比于相关技术而言，通过形成垂直设置的第一导电通道层和第二导电通道层，即形成垂直设置的两个导电沟道，导电沟道垂直设置，栅极结构在水平方向上环绕第一导电沟道和第二导电沟道，从而避免导电沟道在水平方向上占用很大的面积。
上面各种步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其流程的核心设计都在该专利的保护范围内。
由于上述实施例与本实施例相互对应，因此本实施例可与上述实施例互相配合实施。上述实施例中提到的相关技术细节在本实施例中依然有效，在上述实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在上述实施例中。
本领域的普通技术人员可以理解，上述各实施例是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底，以及位于所述基底上的导电通道结构，所述导电通道结构包括依次堆叠设置的第一导电通道层，导电缓冲层和第二导电通道层；
所述第一导电通道层包括第一导电沟道以及位于所述第一导电沟道两端的第一掺杂区和第二掺杂区，其中，所述第一掺杂区靠近所述第二导电通道层；
所述第二导电通道层包括第二导电沟道以及位于所述第二导电沟道两端的第三掺杂区和第四掺杂区，其中，所述第三掺杂区靠近所述第一导电通道层；
所述导电缓冲层用于降低所述第一掺杂区和所述第三掺杂区之间的电干扰；
第一导电层，位于所述基底上，并与所述第二掺杂区相接触；
第二导电层，嵌套设置在所述导电通道结构上，且与所述第一掺杂区和所述第三掺杂区相接触；
栅极结构，环绕所述第一导电沟道和所述第二导电沟道设置。
2.根据权利要求1所述的半导体结构，其特征在于，所述导电通道结构分立设置在所述基底上；
所述第二导电层，平行于所述第一导电层表面，嵌套设置在分立的所有所述导电通道结构上；
在垂直于所述基底表面方向上，所述第二导电层中具有贯穿所述第二导电层的第一连通孔，所述栅极结构还填充所述第一连通孔。
3.根据权利要求1或2所述的半导体结构，其特征在于，所述基底包括结构区和连线区，所述连线区设置在所述结构区外围；
所述连线区的基底上设置有外围绝缘结构，所述第一导电层和所述第二导电层还延伸至一侧所述连线区的所述外围绝缘结构中；
还包括：第一导电插塞和第二导电插塞；
所述第一导电插塞贯穿所述外围绝缘结构与所述第一导电层相接触；
所述第二导电插塞贯穿部分所述外围绝缘结构与所述第二导电层相接触。
4.根据权利要求3所述的半导体结构，其特征在于，包括：
所述第一导电层延伸至所述连线区的第一侧的所述外围绝缘结构中；
所述第二导电层延伸至所述连线区的第二侧的所述外围绝缘结构中；
所述连线区的第一侧和第二侧位于所述结构区的不同侧。
5.根据权利要求3所述的半导体结构，其特征在于，还包括：
第三导电插塞，与所述第四掺杂区相接触；
第四导电插塞，与所述栅极结构顶部相接触。
6.根据权利要求1所述的半导体结构，其特征在于，包括：
所述导电缓冲层与所述第一掺杂区的接触面的高度低于所述第二导电层中心厚度位置的高度，且高于所述第二导电层底部表面的高度；
所述导电缓冲层与所述第三掺杂区的接触面的高度高于所述第二导电层中心厚度位置的高度，且低于所述第二导电层顶部表面的高度。
7.根据权利要求6所述的半导体结构，其特征在于，所述导电缓冲层的厚度小于所述第二导电层厚度的1/3。
8.根据权利要求1所述的半导体结构，其特征在于，所述基底包括衬底和隔离层，所述第一导电层位于所述衬底内，所述隔离层位于所述衬底顶部表面，所述第一导电通道层贯穿所述隔离层和部分所述衬底，以使所述第二掺杂区与所述第一导电层相接触。
9.根据权利要求1所述的半导体结构，其特征在于，所述基底包括衬底和隔离层，所述隔离层位于所述衬底顶部表面，所述第一导电层位于所述隔离层顶部表面。
10.根据权利要求9所述的半导体结构，其特征在于，还包括：位于所述第一导电层和所述栅极结构之间的第一绝缘层。
11.根据权利要求1所述的半导体结构，其特征在于，还包括：位于所述第二导电层和所述栅极结构之间的第二绝缘层。
12.根据权利要求2所述的半导体结构，其特征在于，还包括：保护层，嵌套设置在分立的所有导电通道结构顶部，与所述第四掺杂区相接触，在垂直于所述基底表面方向上，所述保护层中具有贯穿所述保护层的第二连通孔，所述第一连通孔与所述第二连通孔在所述基底上的投影相重合，所述栅极结构还填充所述第二连通孔。
13.根据权利要求12所述的半导体结构，其特征在于，所述保护层顶部表面与所述第二导电通道层的顶部表面齐平。
14.根据权利要求1所述的半导体结构，其特征在于，所述第一导电通道层和所述第二导电通道层的其中一者为N型导电通道，另一者为P型导电通道。
15.一种半导体结构的形成方法，其特征在于，包括：
提供包括结构区和连线区的基底，所述基底包括衬底、第一导电层和隔离层；
在所述结构区的所述基底上形成第一牺牲层，在所述连线区的所述基底上形成外围绝缘结构；
图形化所述第一牺牲层，形成贯穿所述第一牺牲层的第一通道；
形成填充所述第一通道且覆盖所述第一牺牲层上形成第二导电层，所述第二导电层延伸至所述连线区的所述外围绝缘结构中；
在所述结构区的所述基底上依次形成第二牺牲层和保护层；
图形化所述第二牺牲层，形成贯穿所述第二牺牲层和第二通道，所述第一通道和第二通道在所述基底上的投影重合；
形成填充所述第二通道的第二导电通道层；
图形化部分所述保护层，直至暴露出所述第二牺牲层，去除所述第二牺牲层；
图形化部分所述第二导电层，直至暴露出所述第一牺牲层，去除所述第一牺牲层；
形成填充空隙的栅极结构。
16.根据权利要求15所述的半导体结构的形成方法，其特征在于，提供包括结构区和连线区的基底，包括：提供包括结构区和连线区的衬底，在所述结构区的所述衬底上形成所述隔离层，并在所述隔离层上形成所述第一导电层。
17.根据权利要求15所述的半导体结构的形成方法，其特征在于，提供包括结构区和连线区的基底，包括：提供包括结构区和连线区的衬底，在所述结构区的所述衬底中掺杂形成所述第一导电层，并在所述结构区的所述衬底上形成所述隔离层。
18.一种半导体结构的形成方法，其特征在于，包括：
提供包括结构区和连线区的基底，所述基底包括衬底、第一导电层和隔离层；
在所述结构区的所述基底上形成第一牺牲层，在所述连线区的所述基底上形成外围绝缘结构；
在所述第一牺牲层上形成第二导电层，所述第二导电层延伸至所述连线区的所述外围绝缘结构中；
在所述结构区的所述基底上依次形成第二牺牲层和保护层；
图形化所述保护层，所述第二牺牲层、所述第二导电层和所述第一牺牲层，形成开口，并填充所述开口形成导电通道结构；
图形化部分所述保护层，直至暴露出所述第二牺牲层，去除所述第二牺牲层；
图形化部分所述第二导电层，直至暴露出所述第一牺牲层，去除所述第一牺牲层；
形成填充空隙的栅极结构。
19.根据权利要求18所述的半导体结构的形成方法，其特征在于，提供包括结构区和连线区的基底，包括：提供包括结构区和连线区的衬底，在所述结构区的所述衬底上形成所述隔离层，并在所述隔离层上形成所述第一导电层。
20.根据权利要求18所述的半导体结构的形成方法，其特征在于，提供包括结构区和连线区的基底，包括：提供包括结构区和连线区的衬底，在所述结构区的所述衬底中掺杂形成所述第一导电层，并在所述结构区的所述衬底上形成所述隔离层。
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