CN1227729C - 集成电路芯片的制造方法 - Google Patents

Abstract

本发明提出一种集成电路芯片的制造方法，分别设置前端制程区及后端制程区两种制程的设备，再将半导体集成电路分开在两制程区的两基底上制作，之后再将两者接合，而完成一集成电路芯片制造。其具体步骤是：提供第一半导体基底，在此第一半导体基底上形成包含至少一被绝缘隔离的栅极结构、源极和漏极的晶体管，其中，此栅极结构及源极和漏极上，各具有一钨接触插塞；提供第二半导体基底，在此第二半导体基底上依序形成钝态护层及被绝缘隔离的内连导线层；将此第一半导体基底及此第二半导体基底接合，此栅极结构、源极和漏极的接触插塞分别与各个内连导线形成接合面；去除此第二半导体基底的基底部分；以及在此钝态护层内形成焊接垫连接开口。

Description

集成电路芯片的制造方法

技术领域

本发明关于一种集成电路(integration circuit，IC)芯片的制造方法，此方法是将半导体集成电路的前端制程及后端制程分开在两基底上制作，之后再将两者接合，而完成一集成电路芯片制造。

发明背景

半导体集成电路的制作是极其复杂的过程，目的在于将特定电路所需的各种电子组件和线路，缩小制作在一小面积基底上。其中，各个组件必须藉由适当的内连导线(interconnect)来作电性连接，方得以发挥所期望之功能。

目前，由于集成电路的制程朝向ULSI发展，因此内部的电路密度愈来愈增加，随着芯片中所含组件的数量不断增加，组件的尺寸也随积集度的提升而不断地缩小，芯片的表面渐渐无法提供足够的面积来制作所需的内连导线。为了适应新的需求，两层以上的金属导线设计，便逐渐成为许多集成电路所必须采用的方式，特别是一些功能较复杂的产品，如微处理器(microprocessor)等，甚至需要四层或五层以上的金属导线，才能使各组件发挥应有的功效。因此，多重内连导线(multilevel interconnects)制程已成为今日半导体制程中不可或缺的重要技术之一。

集成电路之金属化制程中，铜镶嵌(Cu damascene)之内连导线(interconnect)制程已被广泛的使用，但铜金属的使用易造成设备、厂房及半成品的污染而增加制程上的困难，甚而影响到产能及良率的提升。前述之一些功能较复杂的集成电路产品，需要多重内连导线之制程，更增加制程的复杂及困难度。

发明内容

针对背景技术的缺点，本发明之目的在提供一种集成电路芯片的制造方法，其是将半导体集成电路的前端制程及后端制程分开在两基底上制作，之后再将两者接合，而完成一集成电路芯片制造。

为达成上述目的，本发明指出一种集成电路芯片的制造方法，包括下列步骤：提供一前端制程区及一后端制程区，分别设置两种制程的设备；将一半导体集成电路分开在该前端制程区及该后端制程区的的第一及第二半导体基底上制作；将该前端制程区及该后端制程区所制造完成的第一及第二半导体基底接合，以完成一集成电路芯片制造。

在所述的制造方法中，所述的前端制程区及所述的后端制程区分别包括下列步骤：提供一第一半导体基底，在该第一半导体基底上形成包含被绝缘隔离的栅极结构、源极和漏极的晶体管，其中，该源极和漏极上，各具有一接触插塞；提供一第二半导体基底，在该第二半导体基底上依序形成一钝态护层及一被绝缘隔离的内连导线层；将该第一半导体基底及该第二半导体基底接合，其中，该源极/漏极的接触插塞分别与各个内连导线形成接合面；去除该第二半导体基底；以及在该钝态护层内形成焊接垫连接开口。

本发明具有下列优点：(1)各设计一种前端制程及后端制程的厂房，分别设置两种制程的设备，可简化厂房的设计与建造及设备的安置。(2)由于分开进行前端制程及后端制程，所以可以防止原料、药品、设备、厂房、半成品及废弃物间的相互污染。(3)分开进行集成电路前端制程及后端制程的制造，可简化制程的复杂及困难度，进而缩短整个集成电路芯片之制程时间，并进而提升产能及良率。

附图说明

图1代表本发明实施例的集成电路的制造流程图。

图2至7代表本发明实施例的集成电路的制程剖面图。

符号说明

100-第一半导体基底；200-第二半导体基底；102-绝缘层；S和D-源极和漏极；G-栅极结构；103-接触插塞；204-第一钝态护层；202-第二钝态护层；206-金属层间介电层；208-金属护层；210-铜内连导线层；212、216-氮化硅层；214、218-氧化硅层；220-双镶嵌内连导线层；222-焊接垫开口。

具体实施方式

为让本发明之上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：

本发明提出一种集成电路芯片的制造方法，各设计一种前端制程区及后端制程区，如以分别的厂房，设置两种制程的设备，再将半导体集成电路分开在前端制程区及后端制程区的厂房的两基底上制作，之后再将两者接合，而完成一集成电路芯片制造，其制造流程如图1所示。

首先，请参照图2，在一第一半导体基底100上形成包含至少一被绝缘层102隔离之栅极结构G、源极和漏极(S和D)的晶体管，在源和漏极(S和D)上具有钨接触插塞103。

接着，请参见图3，在一第二半导体基底200上以低压化学气相沉积或电浆促进化学气相沉积全面性形成一第二钝态护层(passivation layer)202，如氮化硅层。之后，亦以低压化学气相沉积或电浆促进化学气相沉积全面性形成一第一钝态护层204，如氧化硅层。

其次，请参照图4，于第一钝态护层204之上形成一金属层间介电层(inter-metal dielectric，IMD)206。之后，经由微影制程定义一光阻及蚀刻程序在金属层间介电层206内形成内联机沟槽。接着，以低压化学气相沉积或电浆促进化学气相沉积于内联机沟槽形成一厚度约500至1200之金属护层208，如氮化钽(TaN)。再于金属护层208上沉积铜内连导线层210。再藉由化学机械研磨制程研磨铜内连导线层210使之平坦化，此结果如图4所示。

接着，请参见图5，可在金属层间介电层206之上形成至少一被绝缘隔离之铜双镶嵌内连导线层，为了简化起见，在此仅以一铜双镶嵌内连导线层表示，其中，薄膜层212及216为氮化硅层，氮化硅层212及216为之间为氧化硅层214，氮化硅层216上为氧化硅层218，双镶嵌内连导线层220为铜双镶嵌内连导线层。

其次，请参见图6，将第一半导体基底100及第二半导体基底200接合，如施行一热制程使两基底接合，其中，该栅极结构G、源极和漏极之接触插塞103分别与各个内连导线220形成接合面。

最后，请参见图7，去除第二半导体基底200之基底部分，如使用研磨或蚀刻制程将基底200去除。之后，再以微影及蚀刻制程在第二钝态护层202及第一钝态护层204内形成焊接垫开口222。

本发明具有下列优点：(1)各设计一种前端制程及后端制程之厂房，分别设置两种制程之设备，可简化厂房之设计与建造及设备之安置。(2)由于分开进行前端制程及后端制程，所以可以防止原料、药品、设备、厂房、半成品及废弃物间的相互污染。(3)分开进行集成电路前端制程及后端制程之制造，可简化制程的复杂及困难度，进而缩短整个集成电路芯片之制程时间，并进而提升产能及良率。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此项技艺者，在不脱离本发明之精神和范围内，当可作更动与润饰，因此本发明之保护范围当视权利要求为准。

Claims (11)

1.一种集成电路芯片的制造方法，其特征在于，包括下列步骤：

提供一前端制程区及一后端制程区，分别设置两种制程的设备；

将一半导体集成电路分开在该前端制程区及该后端制程区的第一及第二半导体基底上制作；

将该前端制程区及该后端制程区所制造完成的第一及第二半导体基底接合，以完成一集成电路芯片制造。

2.如权利要求1所述的集成电路芯片的制造方法，其特征在于，所述的前端制程区及所述的后端制程区分别包括下列步骤：

提供一第一半导体基底，在该第一半导体基底上形成包含被绝缘隔离的栅极结构、源极和漏极的晶体管，其中，该源极和漏极上，各具有一接触插塞；

提供一第二半导体基底，在该第二半导体基底上依序形成一钝态护层及一被绝缘隔离的内连导线层；

将该第一半导体基底及该第二半导体基底接合，其中，该源极和漏极的接触插塞分别与各个内连导线形成接合面；

去除该第二半导体基底；以及

在该钝态护层内形成焊接垫连接开口。

3.如权利要求2所述的集成电路芯片的制造方法，其特征在于该钝态护层包括一第一钝态护层及一第二钝态护层。

4.如权利要求3所述的集成电路芯片的制造方法，其特征在于该第一钝态护层是以低压化学气相沉积或电浆促进化学气相沉积形成氧化硅层。

5.如权利要求3所述的集成电路芯片的制造方法，其特征在于该第二钝态护层是以低压化学气相沉积或电浆促进化学气相沉积形成氮化硅层。

6.如权利要求2所述的集成电路芯片的制造方法，其特征在于去除该第二半导体基底使用蚀刻制程。

7.如权利要求2所述的集成电路芯片的制造方法，其特征在于去除该第二半导体基底使用研磨制程。

8.如权利要求2所述的集成电路芯片的制造方法，其特征在于该内连导线层是为铜层。

9.如权利要求2所述的集成电路芯片的制造方法，其特征在于将该第一半导体基底及该第二半导体基底接合使用热制程。

10.如权利要求2所述的集成电路芯片的制造方法，其特征在于更包括在该第二半导体基底上形成该被绝缘隔离的内连导线层之后，形成至少一被绝缘隔离的双镶嵌内连导线层。

11.如权利要求10所述的集成电路芯片的制造方法，其特征在于该双镶嵌内连导线层是为铜层。

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