CN1280874C - 自对准双侧面垂直金属－绝缘体－金属电容 - Google Patents
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Abstract
本发明涉及自对准双侧面垂直金属-绝缘体-金属(MIM)电容。一种垂直MIM电容(140)，包括被夹持于一电容介电质(134)的一垂直部份周围的一第一导线(124)以及一第二导线(136)。增加的导线(136)可被垂直设置接近第一导线(124)并由电容介电质(134)的另一垂直部份分离以形成一双侧面电容(142)，从而增加电容值。多个垂直MIM电容(140，142)可被平行耦合在一起以增加电容值。
Description
技术领域
本发明一般地涉及半导体器件的制造工艺，更具体地涉及金属-绝缘体-金属(metal-insulator-metal，MTM)电容。
发明背景
半导体被广泛使用于电子应用的集成电路，包括例如射频(radio)，电视以及个人计算机装置。此种集成电路通常包括多个形成于单晶硅内的晶体管。在一单一半导体产品上有数百万个半导体器件是很平常的。现在许多集成电路包括多层中间连结用的金属化。
半导体的制造流程通常与二个时间周期相关：产线前端(front-end-of-line，FEOL)以及产线后端(back-end-of-line，BEOL)。较高温度工艺在FEOL中进行，其该期间发生杂质注入、扩散以及例如晶体管等的有源部件的形成。较低温度工艺发生在BEOL，其一般于形成第一金属化时开始。在BEOL期间有一个定义的热预算以防止金属进入介电质的扩散，并避免金属线的流动，其可能造成孔隙并因此使器件失效。将半导体芯片曝露于高温，例如超过400℃，也可能造成杂质的移动。
许多年来，铝已经被使用于包含半导体器件的中间连接层的导电材料。通常使用具有少量铜及硅的铝合金。例如，习知的铝导电合金可能包括2％的硅以防止铝被扩散至周围的硅之中，以及1％的铜以控制由于焦耳热(Joule heat)所导致的电子迁移以及漏电流。
半导体工业持续致力于降低位于集成电路中之半导体器件的尺寸以及增加其速度。为改善速度，半导体工业将金属化层从铝改成铜。铜的电阻比铝小，因此当被当成导电材料使用时产生较快的电流能力。同时，此工业方向朝向使用低介电常数(k)材料做为导电引线与不同金属层之间的绝缘体以降低半导体器件的整体尺寸。
使用铜做为金属化层的材料已被证明有问题。一个使用铜做为金属化层的问题发生在MIM电容的工艺。一旦一金属化层被施加，当使用铜时，半导体晶片不能被曝露于高于400℃的温度，因为铜可能在高于此温度时被损害。
MIM电容(MIMCAPS)被用以在不同半导体器件中储存电荷，例如混合信号以及模拟产品。MIMcaps的电容值一般需要低于，例如，动态随机存取存储器(DRAM)器件中所使用的深沟槽存储器电容的电容值。MIMcap可能具有，例如1fF/微米平方的电容值。
现有技术的MIMcap通过在BEOL中形成半导体晶片的第一或后续水平金属化层中的底部电容板而被制造。另一种方式是，MIMcap于BEOL中被形成于水平金属化层之间，每一板需要分离的图案以及蚀刻层。
图一表示现有的具有形成于一绝缘层14内的一底板16的MIMcap。此底板形成于一工作件12之上，其可能包括一衬底以及其它有源部件，未示出。电容介电质18被淀积于底部电容板16以及绝缘层14之上。上部电容板20被形成于电容介电质18之上。
水平MIMcap 10需要大量的半导体晶片表面区域。所示的MTMcap 10位于平行于覆盖一芯片的大区域的晶片表面之处，并且不提供高区域效率。此外，制造水平MIMcap需要超过一个金属化层以制造底部16及上部板18。
本技术中所需要的是一种比传统的MIMcap更有效率地使用晶片面积的MIM电容。
发明内容
此问题通常通过本发明被解决或回避，其达成技术上的优点，因为一垂直MIM电容被形成于半导体晶片的一单一绝缘层中。
所公开的为一种制造MIMcap的方法，包括形成一绝缘层，于该绝缘层中形成至少一第一导电线，以及形成靠近该绝缘层中之第一导线的至少一沟槽。一电容介电质被淀积于该绝缘层、沟槽以及该第一导线之上，且该沟槽被填入导电材料以形成一第二导线。
同时公开的是一种MIMcap，包括一绝缘层，至少一第一导线形成于该绝缘层的一上部之中，至少一第二导线设置于该绝缘层的该上部中接近该第一导线之处，以及一电容介电质设置于至少一第一导线与第二接近的导线之间。
进一步公开的是一种MIM电容，包括一绝缘层设置于一衬底之上，多个导电材料线形成于该绝缘层之中，以及一电容介电质形成于该导电材料线之间，其中该导电材料线二者包括一垂直MIM电容的板。
本发明的优点包括提供一垂直MIM电容，其比现有技术水平MIMcap更有效率地使用晶片区域。此处所述的垂直MIMcap比传统产生相同电容值的水平MIMcap小，例如5倍。仅需要一个掩模层，且此结构是自对准，减少光刻重要尺寸以及覆盖误差。垂直MIMcap可以被形成于金属化层中的做为金属引线的相同的中间层介电质中。导线的深度可以和中间介电质厚度相同以增加电容区域的效率。介电帽(cap)层可以被当成移除后续淀积的导电材料用的一CMP或蚀刻停止层使用。垂直MIMcap的电容介电质也可当成用以填充电容板的金属用的帽层。垂直的双侧边MIMcap以及一梳状电容可依据本发明而产生。
附图说明
本发明以上的特征将于参照以下描述结合所附图式而更为人所了解，其中：
图1说明现有的具有夹持一平行于晶片的介电质的二金属板的水平MIMcap的剖面图。
图2至6是本发明实施例不同工艺阶段的剖面图；
图7表示图6所示的垂直MIMcap的一部份的示意图；
图8表示图6所示的双侧边垂直MIMcap的一部份的示意图；
图9表示具有图6的垂直MIMcap结构的半导体晶片的上视及对应图，具有数个导线由相同层中的蚀刻步骤而耦合在一起；
图10表示具有梳状电容结构的本发明垂直MIMcap的实施例的剖面图；
图11表示图10所示的垂直MIMcap梳状电容结构的上视图。
不同附图中对应的数字及符号对应相同的部份，除非有另外指定。附图的描绘仅为示出优选实施例的相关形式，并不需要按比例描绘
具体实施方式
本发明优选实施例将被描述，通过讨论本处垂直MIM电容的一些优点。
图2至6表示本发明第一实施例在不同工艺步骤的剖面图。一半导体晶片100包括一工作件112，如图2所示，其可包括例如，一半导体衬底，其具有被一绝缘层覆盖的硅或其它半导体材料。工作件112也可以包括其它于FEOL中形成的有源部件或电路。
绝缘层122被设置于工作件112之上。绝缘层122最好是包括一中间介电质(inter-level dielectric，ILD)，于其中将形成一金属化层内的导电引线，未示出。绝缘层122最好包括氧化硅(SiO2)，并可有选择性地包括其它介电材料，例如低介电系数材料或高介电系数材料。
绝缘层122被形成图案，蚀刻并填充导电材料以形成第一导线124。第一导线124导电的材料可以包括例如铜的金属，但也可有选择性地包括其它金属，例如铝，钨以及其它导电材料，以及其组合。此形成图案及填充工艺可以包括例如一单一镶嵌或双镶嵌处理。第一导线124的深度可以与晶片100的其它金属化导线相同，或第一导线124的深度可以是一孔隙与连接线，例如，绝缘层122的厚度总合。第一导线124最好由足够的距离分离以允许将于后续步骤形成的第二导线136(图6)，此处将进一步描述。
一选择的介电帽层126被形成于绝缘层122以及第一导线124之上。帽层126较好是包括一保护材料的薄层以防止第一导线使用的金属扩散至后续淀积的绝缘层之内。例如，如果铜被当成第一导线124导电材料使用，铜具有一扩散至下方以及上方介电质的倾向，除非使用一帽层126。当第一导线214包括铜，最好是，帽层126包括未包含氧化物的材料以避免第一导线124的氧化。帽层126可以包括例如SixNy的氮化物，其中x与y为1的整数或更大。同时，较佳者，在半导体晶片的金属化层内的金属导线与第一导线124同时形成，未示出。
一光致抗蚀剂128被施加至覆盖帽层126，如图3所示。一光刻掩模，未示出，被用以形成光致抗蚀剂128的图案以定义将被形成的第二组导线的形状、尺寸以及位置，随后将做说明。掩模的关键尺寸(CD)可以是例如最小接地规则的3X，且此覆盖并不是关键，因为第二组导线并不是关键。晶片被曝光，例如于UV线，并显影以移除光致抗蚀剂128不想要的部份，使用一正或负曝光程序，留下图3所示具有位于绝缘层122上的光致抗蚀剂128的结构。
晶片被蚀刻以产生接近第一导线124的沟槽，如图4所示。绝缘层122中的介电材料区域132可以维持留置于某些第一导线124之间，如图所示。有选择性的帽层126维持在区域132中其它的绝缘层之上，并且也在第一导线124之上。
形成沟槽130的蚀刻步骤可以包括，例如，活性离子蚀刻(RIE)工艺。较佳者，沟槽130具有与第一导线124相同的深度。因为RIE蚀刻工艺是为第一导线124所使用的材料所选择，第一导线124在蚀刻步骤中实质上不会被影响。因此，此步骤中的覆盖并非关键，且此结构对第一导线124自对准。可以形成小于接地规则的特征，因为结构是自对准的。在光致抗蚀剂移除以及清洗之后，第一导线124与沟槽130单独站立，如图4所示。
电容介电层134被淀积于第一导线124，残余在第一导线124之间的介电材料的区域132，以及沟槽130之上。电容介电质134最好包括一介电质，例如由等离子体加强化学汽相淀积(PECVD)所淀积的包含SixNy或SiC的膜。另一种方式是，例如，电容介电质134可以包括其它的介电材料。较佳者，电容介电质134相当薄，例如200至700的厚度，并且是均匀的。电容介电质134包括垂直MIMcap板之间的电容介电质，同时也可当成后续依据本发明设置的导电材料之帽层。
导电材料136被没置于电容介电质134之上，如图5所示。导电材料136可包括任何导电材料，例如金属，且最好包括CVD W或CVD Al。
另一种方式是，导电材料136包括TiN，Ti，TaN，TiW，Cu，Si或其不同的组合，由例如，PVD(物理汽相淀积)淀积，CVD或电镀。
超过的导电材料136从晶片100表面上被移除，例如由化学机械抛光(CMP)或其它蚀刻步骤，以遗留剩余在第二沟槽130中的第二导线136。帽层126可以被当成移除第二导线136蚀刻或CMP停止层使用。
图6表示一垂直MIMcap结构144，包括多个垂直MIM电容a-b(140)，c-e(142)以及f-g以及其它依据本发明实施例所形成者。例如，表示于“a”的第一导线124以及表示在“b”的第二导线136包括夹持电容介电质134之一垂直部份137之二电容板以形成一MIM电容140。垂直MIM电容140的图式表示于图7。多个垂直MIM电容140可以被形成于一单一绝缘层122中，例如表示于“f-g”的垂直MIM电容。
再次参照图6，表示于“c-d-e”的多个第一及第二导线124及136可以沿另一者的垂直侧边被放置以形成一双侧边电容142。垂直双侧边电容142的结构示于图8。多个其它垂直双侧边电容142可以被形成于一单一绝缘层122之内。
导线124可以在相同的导电层内由导电蚀刻线152连接在一起，如图9的上视图所示。同样地，导线136可在相同的导电层中由蚀刻线154耦合一起。蚀刻线152及154可分别被耦合至焊点156及158。焊点156及158可通过例如，焊点156/158之上或下的孔隙被电耦合至后续淀积或之前淀积的金属层。耦合导线124及136一起必须平行耦合不同的垂直MIMcaps，如图9的146的跨越点160及162。因为平行的电容增加，平行耦合垂直MIMcap增加整体垂直MIM电容的电容值，如图9所示。
本发明另一优选实施例示于图10，其中有选择的导电板224/236被形成并具有电容介电质234的一部份于其中。在此实施例中，光刻图案曝光大于一导线236，以阴影表示于光致抗蚀剂图案228中。第一导线224于本实施例中密集地形成。所有的绝缘层222从第一导线224之间被移除。电容介电质234被淀积于隔离区域222的曝露区域上以及第一导线224的上方及侧边。第二导线236形成于第一导线224之间，仅具有残留于第一导线224与第二导线236之间的电容介电质234的薄层。图10所示实施例产生放松的重要尺寸以及覆盖误差，以及绝缘层222中之第二导线的自对准。导线236及导224的全部或多个，可分别耦合一起以形成一梳状电容256。梳状电容256的表现图式258显示于跨越点260及262。
多个导线224/236可于相同的导电层中以梳状/梳状方式被耦合一起，如图11的上视图所示。或者是，导线224/236可经由一孔隙层于相同的导电层中以梳状/梳状方式被耦合一起，未示出。导线224可在相同的导电层内通过导电蚀刻线254被耦合在一起，如图9上视图所示。同样地，导线236可在相同的导电层中通过蚀刻线252耦合在一起。蚀刻线252及254可分别被耦合至形成于相同层内的焊点256及258。焊点256及258可通过焊点256/258之上或之下的孔隙耦合至于之后或之前淀积的金属层。
本发明达成技术优点，因为形成于半导体晶片的一单一绝缘层122/222中的垂直MIM电容144/256。此处所公开的垂直MIM电容144/256可以比现有技术产生相同电容值的水平MIMcap小，例如5倍。仅需要一个掩模层，且此结构144/256是自对准的，释放光刻重要尺寸以及覆盖误差。垂直MIMcap可以被形成于金属化层中的做为金属引线的相同的中间层介电质122/222中，以增加电容区域的效率。垂直MIM电容144/256的介电质134/234也做为用以形成电容板136/236的导电材料用的一帽层。此帽层126可以被当成移除超过的导电材料136用的一CMP或蚀刻停止层使用。一垂直的双侧边MIMcap 142以及一梳状电容256可依据本发明而产生。此外，多个垂直MIMcap可被平行耦合一起以增加电容值。
虽然本发明的垂直MIMcap被表示于图2至6及10的剖面图，MIMcap电容板124/224及136/236最好是方形或矩形，且可依据想要的电容在半导体晶片纵向延伸一距离(未示出)。或者是，若不为平行，第一及第二导线124/224及136/236可以形成其它形状，例如U形，圆形或锯齿形。
虽然本发明参照说明实施例而被描述，此描述并无限制之意。所示实施例的不同组合以及本发明其它实施例对参照此描述的本领域的技术人员而言是很明显的。此外，步骤的次序可以在本发明的范围内由本领域的技术人员重新安排，而依然在本发明范围中。因此所附权利要求范围包括任何此种修改或实施例。此外，本发明的范围并不受限于说明书中所描述的特定实施例的流程、机械、制造事件的组合、手段、方法及步骤。因此所附权利要求范围意于其精神中包括此种流程、机械、制造事件的组合、手段、方法及步骤。
Claims (21)
1.一种制造金属-绝缘体-金属电容的方法，包括：
形成一绝缘层(122，222)；
在该绝缘层内形成多个第一导线(124，224)和将所述第一导线耦合在一起的一第一导电蚀刻线(152)；
在该绝缘层内蚀刻接近所述第一导线的沟槽(130)；
淀积一电容介电质于该绝缘层、该沟槽以及该第一导线之上；以及
以一导电材料填充该沟槽以形成多个第二导线(136，236)，并形成将所述第二导线耦合在一起的一第二导电蚀刻线(154)；
其中，所述第一导线的深度是所述绝缘层的总厚度，并且其中所述沟槽具有与所述第一导线相同的深度。
2.根据权利要求1所述的方法，其中所述第一及第二导电蚀刻线(152，154)被连接至焊点(156，158)，当制造所述金属-绝缘体-金属电容之前或之后被淀积时，其通过孔隙电连接至一金属层。
3.根据权利要求1或2所述的方法，其中该第一导线、电容介电质以及该第二导线形成一垂直MIM电容。
4.根据权利要求1至3的任一项所述的方法，其中在绝缘层内在所述第一导线之间蚀刻沟槽包括基本上移除所述第一导线之间的所有绝缘层。
5.根据权利要求1至4的任一项所述的方法，其中所述第一导线及第二导线包括大致相同的宽度及深度。
6.根据权利要求1至5的任一项所述的方法，其中形成一绝缘层包括形成一中间介电质。
7.根据权利要求1至6的任一项所述的方法，还包括：
当形成所述垂直MIM电容时，同时于一金属化层内形成互联线。
8.一种金属-绝缘体-金属电容，包括：
一绝缘层(122，222)；
多个第一导线(124，224)，形成于该绝缘层内；
多个第二导线(136，236)，位于该绝缘层内接近该第一导线之处；以及
一电容介电质，位于该第一导线与该第二接近导线之间；
一第一导电蚀刻线(152)，将所述第一导线耦合在一起；
一第二导电蚀刻线(154)，将所述第二导线耦合在一起；
其中，所述第一导线的深度是该绝缘层的总厚度，且其中该第二导线形成于具有与第一导线的深度相同的沟槽(130)内。
9.根据权利要求8所述的电容，其中所述第一及第二导电蚀刻线(152，154)连接至所述第一或第二导线的电耦合用的焊点(156，158)。
10.根据权利要求8或9所述的电容，其中该等焊点系藉由孔隙耦合至位于该绝缘层之上或之下的金属层。
11.根据权利要求8至10的任一项所述的电容，其中该第一导线、该电容介电质及该第二导线形成一垂直电容。
12.根据权利要求8至11的任一项所述的电容，还包括于该绝缘层以及该第一导线上的一帽层。
13.根据权利要求8至12的任一项所述的电容，其中该电容介电质位于该第二导线之下。
14.根据权利要求8至13的任一项所述的电容，其中该绝缘层的一部份位于该第一与第二导线之间。
15.根据权利要求8至14的任一项所述的电容，其中基本上该绝缘层位于除了该第一与第二导线之间部分以外的位置。
16.根据权利要求8至15的任一项所述的电容，其中该第一导线及第二导线包括大致相同的宽度及深度。
17.根据权利要求8至16的任一项所述的电容，其中该绝缘层包括一中间层介电质，其中互联线被形成于该中间层介电质中。
18.根据权利要求17所述的电容，其中所述第一或第二导线的任两条围绕电容介电质的一垂直部分而设置并且包括一双侧面垂直电容。
19.根据权利要求8至16的任一项所述的电容，其中所述第一导线耦合在一起，并且所述第二导线耦合在一起以形成一梳状/梳状电容。
20.根据权利要求8至19的任一项所述的电容，其中该电容介电质位于每一个另外的导电材料线之下。
21.根据权利要求8至20的任一项所述的电容，还包括设置于该绝缘层以及每一个另外导电材料层之上的一帽层。
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