KR100818058B1 - 엠아이엠 캐패시터 형성방법 - Google Patents

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Abstract

본 발명은 엠아이엠(MIM : Metal Insulator Metal) 캐패시터의 누설 전류 특성을 개선하기 위한 방법을 개시한다. 개시된 본 발명의 엠아이엠 캐패시터 형성방법은, 금속 패턴을 포함한 하지층이 형성된 반도체 기판을 제공하는 단계; 상기 하지층 상에 하부전극용 제1금속막을 증착하는 단계; 상기 제1금속막 상에 상기 제1금속막의 표면 거칠기를 개선함과 동시에 산화 방지를 위해 제1중간막을 증착하는 단계; 상기 제1중간막 상에 고유전율의 유전체막을 증착하는 단계; 상기 고유전율의 유전체막 상에 밴드 갭 에너지를 높이기 위해 제2중간막을 증착하는 단계; 상기 제2중간막 상에 상부전극용 제2금속막을 증착하는 단계; 상기 제2금속막, 제2질화막, 유전체막 및 제1중간막을 패터닝하여 상부전극을 형성하는 단계; 및 상기 제1금속막을 패터닝하여 하부전극을 형성하는 단계를 포함하며, 여기서, 상기 제1 및 제2중간막은 질화막, 실리콘 산화막 및 알루미늄 산화막으로 구성된 그룹으로부터 선택되는 어느 하나, 바람직하게는 질화막이고, 상기 질화막은 300∼500℃의 온도에서 PECVD 공정에 따라 10∼200Å 두께로 증착한다.

Description

엠아이엠 캐패시터 형성방법{METHOD FOR FORMING MIM CAPACITOR}

도 1은 종래 기술에 따른 엠아이엠 캐패시터를 도시한 단면도.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 엠아이엠 캐패시터 형성방법을 설명하기 위한 공정별 단면도.

도 3은 본 발명에 따른 엠아이엠 캐패시터에서의 에너지 밴드 갭을 설명하기 위한 도면.

도 4는 엠아이엠 캐패시터에서의 IV 특성을 설명하기 위한 그래프.

* 도면의 주요부분에 대한 부호의 설명 *

21 : 반도체 기판 22 : 하지층

23 : 베리어 금속막 23a : 하부전극

24 : 제1질화막 25 : 유전체막

26 : 제2질화막 27 : 상부전극

30 : MIM 캐패시터

본 발명은 엠아이엠(이하, MIM) 캐패시터 형성방법에 관한 것으로, 보다 상 세하게는, MIM 캐패시터의 누설 전류(leakage current) 특성을 향상시키기 위한 방법에 관한 것이다.

현재 아날로그 캐패시터(analog capacitor)의 추세는 PIP(Poly-Insulator-Poly) 구조에서 MIM(Metal-Insulator-Metal) 구조로 전환되고 있다. 이것은 RF 대역의 아날로그 회로에 사용되는 캐패시터는 높은 Q(Quality Factor) 값이 요구되는데, 이를 실현하기 위해선 전극 재료로서 공핍(Depletion)이 거의 없고, 저항이 낮은 금속 전극의 사용이 필수적이기 때문이다.

이와 같은 MIM 캐패시터는, 도 1에 도시된 바와 같이, 전형적인 캐패시터와 마찬가지로 하부전극(11)과 상부전극(13) 사이에 유전체막(12)이 개재된 구조이며, 이러한 구조에 있어서, 상기 하부전극(11)의 물질로는 TiN이 이용되고, 상기 유전체막 물질로는 Ta2O5와 같은 고유전상수(high-k) 물질이 이용된다.

여기서, 상기 하부전극(11)은 보다 정확하게 전극용 금속막, 예컨데, 구리막 또는 알루미늄막과 그 표면에 형성된 TiN, TaN, Ta, 또는 Ti, 바람직하게 TiN의 베리어 금속막의 적층막으로 이루어지며, 따라서, 상기 하부전극(11)은 TiN의 베리어 금속막으로 이루어진 것으로 이해될 수 있다.

도 1에서, 미설명된 도면부호 1은 반도체 기판, 10은 하지층, 14는 MIM 캐패시터, 15는 층간절연막, 16 및 17은 금속배선을 각각 나타낸다.

그러나, 전술한 바와 같은 종래의 MIM 캐패시터는 하부전극 물질인 TiN 박막이, 도 1에 도시된 바와 같이, 주상(columnar) 구조를 갖는 것과 관련해서 그 표면 거칠기가 매우 불량하고, 또한, 유전체막 물질인 Ta2O5의 누설 특성을 확보하기 위해서 그 증착 후에 O2 플라즈마 또는 O3 어닐링과 같은 후처리를 공정을 수행하는 것과 관련해서 이러한 후처리 공정중에 하부전극의 산화가 일어나는 것으로 인해, 폴라리티(polarity) 특성이 불량하고, 특히, 누설 전류(leakage current) 특성이 매우 불량한 문제점이 있다.

즉, 상부전극에 포지티브(+) 바이어스를 가하면, 하부전극의 표면 거칠기 때문에 전기장의 집중 현상이 발생하며, 이에 따라, 누설 전류 특성은 상부전극에 네가티브(-) 바이어스를 인가한 경우 보다 크게 나빠진다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 하부전극의 표면 거칠기 불량 및 O2 처리시의 표면 산화에 기인하는 폴라리티 특성 및 누설 전류 특성 저하를 방지할 수 있는 MIM 캐패시터 형성방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 금속 패턴을 포함한 하지층이 형성된 반도체 기판을 제공하는 단계; 상기 하지층 상에 하부전극용 제1금속막을 증착하는 단계; 상기 제1금속막 상에 상기 제1금속막의 표면 거칠기를 개선함과 동시에 산화 방지를 위해 제1중간막을 증착하는 단계; 상기 제1중간막 상에 고유전율의 유전체막을 증착하는 단계; 상기 고유전율의 유전체막 상에 밴드 갭 에너지를 높이기 위해 제2중간막을 증착하는 단계; 상기 제2중간막 상에 상부전극용 제2금속막을 증착하는 단계; 상기 제2금속막, 제2질화막, 유전체막 및 제1중간막을 패터닝하여 상부전극을 형성하는 단계; 및 상기 제1금속막을 패터닝하여 하부전극을 형성하는 단계를 포함하는 MIM 캐패시터 형성방법을 제공한다.

여기서, 상기 제1 및 제2중간막은 질화막, 실리콘 산화막 및 알루미늄 산화막으로 구성된 그룹으로부터 선택되는 어느 하나, 바람직하게는 질화막이며, 상기 질화막은 300∼500℃의 온도에서 PECVD 공정에 따라 10∼200Å 두께로 증착한다.

본 발명에 따르면, 하부전극과 유전체막 사이 및 유전체막과 상부전극 사이 모두에 중간막을 개재시킴으로써 MIM 캐패시터의 누설 전류 특성을 개선시킬 수 있다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.

도 2a를 참조하면, 반도체 기판(21) 상에 듀얼-다마신(dual damascene) 공정을 통해 형성된 구리 패턴 또는 알루미늄 패턴(도시안됨)을 포함하는 소정의 하지층(22)을 형성한다. 그런다음, 상기 하지층(22) 상에 제1금속막, 즉, TiN, TaN, Ti, 또는, Ta의 베리어 금속막(23)을 증착하고, 이어서, 상기 베리어 금속막(23) 상에 300∼500℃의 온도에서 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정을 통해 10∼200Å 두께로 제1질화막(24)을 증착한다.

여기서, 상기 제1질화막(24)은 베리어 금속막의 재질인 TiN, TaN, Ti, 또는, Ta 등이 주상 구조를 갖는 것과 관련해서 그 표면 거칠기가 불량하기 때문에 이러한 표면 거칠기를 완화시키기 위해 형성시키는 것이며, 이러한 목적 측면에서 질화막 대신에 실리콘 산화막(SiO2) 또는 알루미늄 산화막(Al203)도 이용 가능하다.

도 2b를 참조하면, 제1질화막(24) 상에 유전체막으로서 고유전상수를 갖는 Ta2O5 박막(25)을 대략 30∼1000Å 두께로 증착하고, 그 물질 특성을 확보하기 위해 O2 플라즈마 또는 O3 어닐링 등과 같은 후처리를 공정을 수행한다. 여기서, 상기 O 2 플라즈마 처리는 파워를 200∼3000W 정도로 하고, O2, N2 및 Ar 가스를 사용하여 10∼300초 동안 수행한다. 또한, 상기 O3 어닐링은 200∼500℃에서 1∼300분 동안 수행한다.

이와 같은 후처리 공정에 있어서, 종래에는 베리어 금속막의 표면 산화가 일어나지만, 본 발명에서는 베리어 금속막(23)의 표면에 제1질화막(24)이 형성된 것과 관련해서 상기 베리어 금속막(23)의 표면 산화는 일어나지 않는다.

한편, 고유전율상수를 갖는 물질로서, 상기 Ta2O5 박막(25) 대신에 HfO2, HfON, BST, ZrO2, CeO2, TiO2, Y2O3 또는 삼원자(Ternary) 금속 산화막 등을 이용하는 것도 가능하다.

도 2c를 참조하면, 상기 Ta2O5 박막(26) 상에 300∼500℃의 온도에서 PECVD 공정을 통해 10∼200Å 두께로 제2질화막(26)을 증착한다.

여기서, 상기 제2질화막(26)은 대칭성을 부여하고, 특히, 그 밴드 갭 에너지(band gap energy)가 Ta2O5 박막(25)의 그것 보다 커서 전자와 정공의 이동을 방해함으로써 누설 전류 특성을 보다 향상시키기 위해 형성해주는 것이다.

또한, Ta2O5 박막(26) 상에 제2질화막(26)을 증착해 줄 경우, 밴드 갭 에너지 효과로 인한 누설 전류 감소가 확보되기 때문에 상기 Ta2O5 박막 증착 후의 후처리 공정은 생략할 수 있다.

도 2d를 참조하면, 제2질화막(26) 상에 CVD 또는 스퍼터링(sputtering) 공정을 통해 제2금속막, 즉, TiN, TaN, Ti, 또는, Ta의 상부전극용 금속막을 증착한다. 그런다음, 상기 상부전극용 금속막과 제2질화막, Ta2O5 박막 및 제1질화막을 패터닝하고, 이를 통해, 상부전극(27)을 형성한 후, 베리어 금속막을 패터닝하여 하부전극(23a)을 형성함으로써, 본 발명의 MIM 캐패시터(30)를 형성한다.

이후, 도시하지는 않았으나, 배선 공정을 수행하여 캐패시터 하부전극 및 상부전극과 각각 콘택되는 금속배선들을 형성함으로써 MIM 캐패시터의 형성을 완성한다.

전술한 바와 같이, 본 발명에 따른 MIM 캐패시터는 하부전극과 유전체막 사이에 질화막이 개재되는 것으로 인해, 상기 하부전극의 표면 거칠기를 완화시킬 수 있고, 아울러, 유전체막의 후처리 공정에서 상기 하부전극의 표면 산화막을 방지할 수 있어서, 폴라리티 특성은 물론 누설 전류 특성이 개선된다.

또한, 본 발명의 MIM 캐패시터는 하부전극과 유전체막 사이 및 유전체막과 상부전극 사이 모두에 질화막이 개재되기 때문에, 도 3에 도시된 바와 같이, 밴드 캡 에너지 효과로 인해 누설 전류 특성이 더욱 개선될 수 있다. 즉, Ta2O5 박막은 밴드 갭 에너지가 4.5eV인데 반하여, PECVD에 의해 증착된 질화막의 밴드 갭 에너지는 5.1eV이므로, 전자나 정공이 절연막을 통과할 수 있는 장벽이 상대적으로 높아 누설 전류를 감소시킬 수 있는 효과를 얻을 수 있다.

또한, 하부전극과 유전체막 사이 및 유전체막과 상부전극 사이 모두에 질화막이 개재시켜 누설 전류 특성을 향상시킬 수 있는 바, 유전체막인 Ta2O5 박막의 후처리를 생략할 수 있다.

도 4는 MIM 캐패시터에서의 IV 특성을 설명하기 위한 그래프로서, 상부전극에 포지티브(+) 바이어스를 인가할 때와 네가티브(-) 바이어스를 인가할 때의 IV 특성 곡선을 비교해 보면 다음과 같다.

먼저, 고유전율의 유전체막만이 적용된 경우(A)에는 상호간에 큰 차이를 보이는 반면, 하부전극과 고유전율의 유전체막 사이에만 질화막이 개재된 경우(B)에는 그 차이가 줄었음을 볼 수 있고, 하부전극과 고유전율의 유전체막 사이 및 상기 고유전율의 유전체막과 상부전극 사이 모두에 질화막이 개재된 경우(C)에는 거의 유사하게 됨을 볼 수 있다.

따라서, 본 발명의 MIM 캐패시터는 고유전율의 유전체막 상,하에 PECVD에 의한 질화막을 각각 배치시킴으로써 폴라리티 특성은 물론 누설 전류 특성이 향상됨을 알 수 있다.

이상에서와 같이, 본 발명은 하부전극과 고유전율의 유전체막 사이 및 고유전율의 유전체막과 상부전극 사이 각각에 PECVD에 의한 질화막을 개재시킴으로써 폴라리티 특성 및 누설 전류 특성을 개선시킬 수 있으며, 그래서, MIM 캐패시터의 신뢰성을 향상시킬 수 있음은 물론 소자 특성을 향상시킬 수 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

  1. 금속 패턴을 포함한 하지층이 형성된 반도체 기판을 제공하는 단계;
    상기 하지층 상에 하부전극용 제1금속막을 증착하는 단계;
    상기 제1금속막 상에 상기 제1금속막의 표면 거칠기를 개선함과 동시에 산화 방지를 위해 제1중간막을 증착하는 단계;
    상기 제1중간막 상에 고유전율의 유전체막을 증착하는 단계;
    상기 고유전율의 유전체막 상에 밴드 갭 에너지를 높이기 위해 제2중간막을 증착하는 단계;
    상기 제2중간막 상에 상부전극용 제2금속막을 증착하는 단계;
    상기 제2금속막, 제2질화막, 유전체막 및 제1중간막을 패터닝하여 상부전극을 형성하는 단계; 및
    상기 제1금속막을 패터닝하여 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터 형성방법.
  2. 제 1 항에 있어서, 상기 제1금속막 및 제2금속막은
    TiN, TaN, Ti, 및 Ta으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 MIM 캐패시터 형성방법.
  3. 제 1 항에 있어서, 상기 제1 및 제2중간막은
    질화막, 실리콘 산화막, 및 알루미늄 산화막으로 구성된 그룹으로부터 선택되는 어느 하나인 것을 특징으로 하는 MIM 캐패시터 형성방법.
  4. 제 1 항 또는 제 3 항에 있어서, 상기 제1 및 제2중간막은 질화막인 것을 특징으로 하는 MIM 캐패시터 형성방법.
  5. 제 4 항에 있어서, 상기 질화막은
    300∼500℃의 온도에서 PECVD 공정에 따라 10∼200Å 두께로 증착하는 것을 특징으로 하는 MIM 캐패시터 형성방법.
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