JP3532751B2 - 混在型半導体集積回路装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、混在型半導体集積
回路装置に関し、特にダイナミック型ランダムアクセス
メモリ（DRAM:Dynamic Random Access Memory）回路と
ロジック回路とを同一半導体基板に混在させた混在型半
導体集積回路装置に関する。

【０００２】

【従来の技術】特定用途向け半導体集積回路装置（ASI
C:Applicaation Specific IntegratedCircuits）は設計
開発期間を短縮できるので、最近、この種のASICの需要
が高まりつつある。ASICは、基本セル（Basic-cell）を
回路の最小単位として規則的に複数配列し、CAD（Compu
ter Aided Design）により設計した情報に基づき基本セ
ル内のトランジスタ間及び基本セル間を結線することに
より、論理回路を構築できる。

【０００３】基本セルは高集積化及び低消費電力化を目
的として相補型MOSFET（Metal Oxide Semiconductor Fi
eld Effect Transistor）で、又はこの相補型MOSFETを
主体として形成される場合が多い。通常、１つの基本セ
ルには１組又は複数組の相補型MOSFETが配置され、イン
バータ回路、NANDゲート回路等の論理回路が構築しやす
いレイアウトが採用される。

【０００４】結線は複数層の配線により行われる。例え
ば２層配線構造を採用するASICにおいては、基本セル内
のトランジスタ間の結線及び基本セル間の例えば行方向
の結線が第１層目配線で行われる。基本セル間の列方向
の結線は第２層目配線で行われる。それぞれの配線層に
形成される配線には、信号伝達速度の高速化を目的とし
てアルミニウム合金膜を主体とする配線が使用される。

【０００５】

【発明が解決しようとする課題】前述のASICにおいて
は、下記の点について配慮がなされていない。電源ノイ
ズを減少し回路動作の安定性を確保するために、又論理
回路で使用する容量素子を形成するために、ASICは未使
用の基本セルのトランジスタを利用して容量素子を形成
している。例えば、基本セルのｎチャネルMOSFETのソー
ス領域及びドレイン領域を回路基準電源に接続し、ゲー
ト電極を回路動作電源に接続し、ゲート電極とソース領
域との間、ゲート電極とドレイン領域との間に生成され
るミラー容量で平滑コンデンサが形成される。また、こ
のミラー容量で形成される容量素子を論理回路内に組み
込むことにより、この論理回路で使用される容量素子が
形成される。

【０００６】しかしながら、前述のASICにおいては、平
滑コンデンサのように大容量を形成するには、基本セル
のトランジスタサイズを大きくするか、又は多数の基本
セルのトランジスタを容量素子として使用する必要があ
るために、論理回路の搭載数が減少し、集積度が低下す
るという問題があった。さらに、基本セルのトランジス
タで形成される容量素子は、容量の形成に寄与しないソ
ース領域及びドレイン領域の無駄な面積があり、容量素
子の形成自体が集積度を低下するという問題があった。

【０００７】本発明は、上記課題を解決するためになさ
れたものであり、DRAM回路とロジック回路とが同一半導
体基板に混在する混在型半導体集積回路装置に着目して
なされたものである。従って、本発明の目的は、ロジッ
ク回路で使用される容量素子を簡易に実現でき、この容
量素子の占有面積を減少し、集積度を向上することがで
きる混在型半導体集積回路装置を提供することである。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に、この発明は、スイッチングトランジスタと情報蓄積
用容量素子との直列回路で構成されたメモリセルを有す
るDRAM回路と、ロジック回路とが同一半導体基板に混在
する混在型半導体集積回路装置において、ロジック回路
の内部又はロジック回路に近接した外部に、メモリセル
の情報蓄積用容量素子と実質的に同一構造を有し、ロジ
ック回路で使用される容量素子を備えたことを特徴とす
る。好ましくは、情報蓄積用容量素子が、半導体基板の
主面から深さ方向に形成されたトレンチと、このトレン
チの内壁に沿って形成された下層電極、誘電体膜及び上
層電極とで構築されるトレンチキャパシタ構造で形成さ
れ、ロジック回路に使用される容量素子が情報蓄積用容
量素子と同一構造のトレンチキャパシタ構造で形成され
る。このように構成される容量素子は平滑コンデンサ、
又はロジック回路を構築する容量素子として使用され
る。さらに、混在型半導体集積回路装置がASICであるこ
とが好ましい。

【０００９】このように構成される混在型半導体集積回
路装置においては、電荷蓄積量を最大限に確保する最適
な構造で形成された情報蓄積用容量素子と同一構造によ
りロジック回路で使用される容量素子が構築されるの
で、簡易に容量素子が形成できるとともに、容量素子の
占有面積が減少できる。しかも、容量素子にトレンチキ
ャパシタ構造が採用されることにより、電荷蓄積量が半
導体基板の深さ方向に確保でき、容量素子自体の占有面
積は極力減少できる。従って、混在型半導体集積回路装
置の集積度が向上できる。

【００１０】

【発明の実施の形態】（第１の実施の形態）以下、本発
明の実施の形態について説明する。図４は本発明の第１
の実施の形態に係る混在型半導体集積回路装置のレイア
ウト図である。図４に示す混在型半導体集積回路装置１
は、ASICであり、平面形状が方形状の半導体チップで構
成される。混在型半導体集積回路装置１の各辺に沿った
周辺部分には複数の外部接続端子２が配列される。外部
接続端子２には、入力信号用外部接続端子、出力信号用
外部接続端子又は入出力信号用外部接続端子の他に、回
路基準電源用外部接続端子、回路動作電源用外部接続端
子のそれぞれが含まれる。外部接続端子２の内側におい
て、これらの外部接続端子２の配列に沿って複数のイン
ターフェイス回路（バッファ回路）３が配列される。イ
ンターフェイス回路３には、入力用インターフェイス回
路、出力用インターフェイス回路、入出力用インターフ
ェイス回路のそれぞれが含まれる。

【００１１】インターフェイス回路３の内側であって、
混在型半導体集積回路装置１の中央部分にはDRAM回路４
及びロジック回路５が配置され、このDRAM回路４とロジ
ック回路５とが１チップに混在する。DRAM回路４は情報
の書込み、情報の記憶、情報の読出しが随時行える。ロ
ジック回路５は例えば入力命令に対して処理を行いこの
処理結果を出力する。

【００１２】図１はDRAM回路４のメモリセル及びロジッ
ク回路５の論理を構築する基本セルの断面構造図、図２
はメモリセルの平面図、図３は基本セルの平面図であ
る。図１に示すように、混在型半導体集積回路装置１は
ｎ型単結晶珪素基板からなる半導体基板１０で構成され
る。DRAM回路４において、半導体基板１０の主面部には
ｐ型ウエル領域１１が形成され、このｐ型ウエル領域１
１には回路基準電源Vss、例えば0Vが供給される。ロジ
ック回路５において、半導体基板１０の主面部にはDRAM
回路４に形成されたｐ型ウエル領域１１とは別の製造工
程で独立にかつ最適に形成されたｐ型ウエル領域１５が
形成され、このｐ型ウエル領域１５の主面部にはさらに
ｎ型ウエル領域１６が形成される。ｐ型ウエル領域１５
には回路基準電源Vss、例えば0Vが供給され、ｎ型ウエ
ル領域１６には回路動作電源Vcc、例えば3.3Vが供給さ
れる。すなわち、ロジック回路５は２重ウエル構造で形
成される。このロジック回路５には相補型MISFET（Meta
l Insulator Semiconductor Field Effect Transisto
r）で形成される基本セル（Basic-cell）が配列され
る。

【００１３】図１中、左側及び図２に示すように、DRAM
回路４には、スイッチングトランジスタと情報蓄積用容
量素子との直列回路で形成されたメモリセルが行列状に
複数配列される。１ビットの情報を記憶するメモリセル
はワード線２１ＷＬとデータ線３１ＤＬとの交差部分に
配置され、ワード線２１ＷＬ、データ線３１ＤＬのそれ
ぞれに電気的に接続される。

【００１４】メモリセルの情報蓄積用容量素子は、ｐ型
ウエル領域１１に形成されたトレンチ１２、ｐ型ウエル
領域１１で形成される電極（下層電極）、誘電体膜１３
及び電極（上層電極）１４で形成される。すなわち、情
報蓄積用容量素子にはトレンチキャパシタ構造が採用さ
れる。トレンチ１２はｐ型ウエル領域１１の主面から深
さ方向に掘り下げて構成された細孔である。最小加工寸
法によって最小占有面積を有し、しかも半導体基板１０
の深さ方向に充分な電荷蓄積量を確保するために、トレ
ンチ１２の形成にはRIEを使用した異方性エッチングが
使用される。誘電体膜１３はトレンチ１２に沿ってｐ型
ウエル領域１１の表面上に形成される。誘電体膜１３に
は、例えば酸化珪素膜の単層膜、又は酸化珪素膜、窒化
珪素膜、酸化珪素膜のそれぞれを重ね合わせた複合膜が
使用される。電極１４は誘電体膜１３を介してトレンチ
１２の内部に埋設される。電極１４には例えば導電性を
確保するｎ型不純物がドープされた多結晶珪素膜が使用
される。

【００１５】スイッチングトランジスタは素子間分離用
絶縁膜１７で周囲を囲まれた領域内においてｎチャネル
MISFETで構成される。素子間分離用絶縁膜１７は浅い溝
とこの溝に埋設された絶縁膜とで形成されており、素子
間分離用絶縁膜１７にはSTI（Shallow Trench Isolatio
n）構造が採用される。

【００１６】ｎチャネルMISFETは、ｐ型ウエル領域１１
で形成されるチャネル形成領域、ゲート絶縁膜２０、ゲ
ート電極２１、ソース領域及びドレイン領域として使用
される一対のｎ型半導体領域２２で構成される。ゲート
絶縁膜２０はｐ型ウエル領域１１の表面上に形成された
例えば酸化珪素膜で形成される。ゲート電極２１はゲー
ト絶縁膜２０の表面上に形成され、このゲート電極２１
には例えば導電性を確保する不純物がドープされた多結
晶珪素膜の単層膜が使用される。また、ゲート電極２１
には、抵抗値を減少し信号伝達速度の高速化を図るため
に、多結晶珪素膜及びこの表面上に積層されたシリサイ
ド膜で形成された複合膜（ポリサイド膜）が使用され
る。ゲート電極２１はゲート幅方向において隣接する他
のメモリセルのスイッチングトランジスタのゲート電極
２１と一体的に形成され（同一製造工程で形成され）、
これらのゲート電極２１はゲート幅方向に延在するワー
ド線２１ＷＬを形成する。一対のｎ型半導体領域２２は
ｐ型ウエル領域１１の主面部にゲート電極２１に対して
自己整合で形成される。一対のｎ型半導体領域２２は例
えばチャネル形成領域側の不純物濃度が低く設定され、
ｎチャネルMISFETはLDD（Lightly Doped Drain ）構造
で構成される。

【００１７】ｎチャネルMISFETの一方のｎ型半導体領域
２２はメモリセル内配線（suffacestrap）２３を通して
情報蓄積用容量素子の電極１４に電気的に接続される。
メモリセル内配線２３は例えば導電性を確保する不純物
がドープされた多結晶珪素膜で形成される。ｎチャネル
MISFETの他方のｎ型半導体領域２２はデータ線３１ＤＬ
に電気的に接続される。本実施の形態に係る混在型半導
体集積回路装置１には３層配線構造が採用されており、
データ線３１ＤＬは第１層目配線層に形成される。デー
タ線３１ＤＬは例えばアルミニウム合金膜を主体として
形成される。このデータ線３１ＤＬは、層間絶縁膜３０
の表面上に形成され、層間絶縁膜３０に形成された接続
孔を通してｎ型半導体領域２２に接続される。

【００１８】このようなメモリセルで構成されるDRAM回
路４はDRAMマクロセルとして予め設計されCADのデータ
ベースに固定のマクロセル情報（回路部品）として記憶
される。CADを使用した論理回路設計の際には、データ
ベースに記憶されたマクロセル情報を読出し、DRAM回路
４、ロジック回路５のそれぞれをレイアウトした論理回
路情報を作成し、この論理回路情報に基づき製造マスク
が作成される。そして、製造マスクを使用し、前述の図
４に示す混在型半導体集積回路装置１が製造される。

【００１９】一方、ロジック回路５の基本セルは、図１
中、右側及び図３中、右側に示すように、相補型MISFET
で構成される。相補型MISFETのｎチャネルMISFETは素子
間分離用絶縁膜１７で周囲を囲まれた領域内においてｐ
型ウエル領域１５に形成される。ｎチャネルMISFETはｐ
型ウエル領域１５で形成されるチャネル形成領域、ゲー
ト絶縁膜２０、ゲート電極２１、ソース領域及びドレイ
ン領域として使用される一対のｎ型半導体領域２２で構
成される。このｎチャネルMISFETは、前述のメモリセル
のスイッチングトランジスタであるｎチャネルMISFETと
基本的に同一構造で構成され、同一製造工程で形成され
る。

【００２０】相補型MISFETのｐチャネルMISFETは同様に
素子間分離用絶縁膜１７で周囲を囲まれた領域内におい
てｎ型ウエル領域１６に形成される。ｐチャネルMISFET
は、ｎ型ウエル領域１６で形成されるチャネル形成領
域、ゲート絶縁膜２０、ゲート電極２１、ソース領域及
びドレイン領域として使用される一対のｐ型半導体領域
２４で構成される。このｐチャネルMISFETは、ｐ型半導
体領域２４を形成する製造工程が異なるものの、基本的
にはｎチャネルMISFETとほぼ同一構造で構成される。

【００２１】ロジック回路５においては３層の配線３
１、３４及び３７が使用され、結線がなされる。配線３
１は層間絶縁膜３０の表面上に形成され第１層目配線と
して使用される。この配線３１は、基本的には基本セル
内のトランジスタ間の結線に使用され、層間絶縁膜３０
に形成された接続孔を通して直接トランジスタに電気的
に接続される。配線３４は層間絶縁膜３２の表面上に形
成され第２層目配線として使用される。この配線３４
は、基本的には行方向（図３中、縦方向）に延在し、基
本セル間を結線する。配線３４とその下層の配線３１と
の間の電気的な接続は層間絶縁膜３２に埋設されたスタ
ッド（stud）電極３３を通して行われる。スタッド電極
３３には例えばタングステン電極が使用される。配線３
７は層間絶縁膜３５の表面上に形成され第３層目配線と
して使用される。この配線３７は、基本的には列方向
（図３中、横方向）に延在し、基本セル間を結線する。
配線３７とその下層の配線３４との間の電気的な接続は
層間絶縁膜３５に埋設されたスタッド電極３６を通して
行われる。スタッド電極３３には例えばタングステン電
極が使用される。配線３１、３４、３７はいずれもアル
ミニウム合金膜を主体とした配線で形成される。最上層
に形成された配線３７上にはファイナルパッシベーショ
ン膜３８が形成される。

【００２２】基本セル内のｎチャネルMISFETに近接した
位置にはｐ型ウエル領域１５に回路基準電源Vssを供給
するｐ型半導体領域２４ｐが構成される。ｐ型半導体領
域２４ｐには配線３１等を通して回路基準電源Vssが供
給される。同様に、ｐチャネルMISFETに近接した位置に
はｎ型ウエル領域１６に回路動作電源Vccを供給するｎ
型半導体領域２２ｎが構成される。ｎ型半導体領域２２
ｎには配線３１等を通して回路動作電源Vccが供給され
る。

【００２３】このように構成される混在型半導体集積回
路装置１においては、図１中、中央部分及び図３中、左
側に示すように、ロジック回路５内又はロジック回路５
に近接する周囲に容量素子セル（C-cell）が配置され、
容量素子セルはロジック回路５で使用される容量素子を
構成する。容量素子セルで構成される容量素子は、DRAM
回路４のメモリセルを構成する情報蓄積用容量素子と実
質的に同一構造のトレンチキャパシタ構造で形成され
る。すなわち、容量素子セル自体はｐ型ウエル領域１１
に形成され、容量素子はｐ型ウエル領域１１に形成され
たトレンチ１２、ｐ型ウエル領域１１で形成される電
極、誘電体膜１３及び電極１４で形成される。この容量
素子は、占有面積が小さく、しかも半導体基板１０の深
さ方向に電荷蓄積量が確保できる。後述するが、混在型
半導体集積回路装置１の製造工程には、DRAM回路４を混
在することで情報蓄積用容量素子の製造工程が組み込ま
れており、この組み込まれた製造工程を利用し容量素子
が形成される。つまり、容量素子、情報蓄積用容量素子
のそれぞれの製造工程は同一製造工程になる。そして、
容量素子の結線、すなわち容量素子セル内の結線及び容
量素子セルと他の基本セル等との結線にはロジック回路
５で使用される３層の配線３１、３４及び３７が使用さ
れる。

【００２４】容量素子セル内において容量素子に近接し
た位置にはｐ型ウエル領域１１に回路基準電源Vssを供
給するｐ型半導体領域２４ｐが構成される。ｐ型半導体
領域２４ｐには配線３１等を通して回路基準電源Vssが
供給される。

【００２５】図１及び図３に示すように、容量素子セル
のｐ型ウエル領域１１と基本セルのｐ型ウエル領域１５
との間をｐ型半導体領域２４ｐ、配線３１、３４、３７
のそれぞれを通して電気的に接続し（結線し）、容量素
子セルの容量素子の電極１４を回路動作電源Vccに電気
的に接続することにより、容量素子セルの容量素子は平
滑コンデンサとして機能し、電源ノイズが減少できる。

【００２６】容量素子セルは、前述のDRAMマクロセルと
同様に、１つのマクロセルとして予め設計されCADのデ
ータベースに固定のマクロセル情報として記憶される。
CADを使用した論理回路設計の際には、データベースに
記憶された容量素子セル情報を読出し、DRAM回路４、ロ
ジック回路５のそれぞれとともに容量素子セルはレイア
ウトされる。

【００２７】次に、前述の混在型半導体集積回路装置１
の具体的な製造方法について、図５乃至図８を参照し説
明する。図５乃至図８は製造方法を説明する各製造工程
毎に示す混在型半導体集積回路装置１の断面構造図であ
る。

【００２８】（１）まず、半導体基板１０において、DR
AM回路４の形成領域、ロジック回路５の形成領域で容量
素子セル形成領域にそれぞれｐ型ウエル領域１１を形成
する。さらに、ロジック回路５の形成領域で基本セル形
成領域にｐ型ウエル領域１５、ｎ型ウエル領域１６のそ
れぞれを形成する。次に、図５に示すように、DRAM回路
４の形成領域においてｐ型ウエル領域１１には情報蓄積
用容量素子を形成し、同一製造工程によりロジック回路
５の形成領域においてｐ型ウエル領域１１に容量素子を
形成する。情報蓄積用容量素子、容量素子は、いずれも
トレンチ１２を形成し、このトレンチ１２の内壁に沿っ
て誘電体膜１３を形成し、この後にトレンチ１２内部に
電極１４を埋設することにより形成される。

【００２９】（２）次に、素子間分離用絶縁膜１７を形
成する。この後、図６に示すように、DRAM回路４の形成
領域においてスイッチングトランジスタとしてのｎチャ
ネルMISFETを形成し、ロジック回路５の形成領域におい
てｎチャネルMISFET及びｐチャネルMISFETを形成する。

【００３０】（３）次に、層間絶縁膜３０、接続孔のそ
れぞれを形成した後、図７に示すように、DRAM回路４の
形成領域においてデータ線３１を形成するとともに、ロ
ジック回路５の形成領域において第１層目配線となる配
線３１を形成する。データ線３１ＤＬの形成が終了した
時点で、DRAM回路４がほぼ完成する。ロジック回路５の
形成領域において、配線３１は基本的には基本セル内の
結線、容量素子セル内の結線に使用される。

【００３１】（４）次に、図８に示すように、層間絶縁
膜３２、接続孔、スタッド電極３３、第２層目配線とな
る配線３４、層間絶縁膜３５、接続孔、スタッド電極３
６、第３層目配線となる配線３７のそれぞれを順次形成
する。配線３４、３７はそれぞれ基本セル間の結線、容
量素子セル間の結線、容量素子セルと基本セルとの間の
結線等に使用される。

【００３２】そして、前述の図１に示すように、ファイ
ナルパッシベーション膜３８を形成することにより、本
実施の形態に係る混在型半導体集積回路装置１が完成す
る。

【００３３】以上説明したように、本実施の形態に係る
混在型半導体集積回路装置１においては、電荷蓄積量を
最大限に確保する最適な構造で形成されたDRAM回路４の
情報蓄積用容量素子と同一構造によりロジック回路５で
使用される容量素子が構築されるので、簡易に容量素子
が形成できるとともに、容量素子の占有面積が減少でき
る。しかも、容量素子にトレンチキャパシタ構造が採用
されることにより、電荷蓄積量が半導体基板１０の深さ
方向に確保でき、容量素子自体の占有面積は極力減少で
きる。従って、混在型半導体集積回路装置１の集積度が
向上できる。

【００３４】（第２の実施の形態）本実施の形態は、前
述の混在型半導体集積回路装置１において、大容量の容
量素子を構築した場合を説明する。図９は本発明の第２
の実施の形態に係る混在型半導体集積回路装置の要部で
あって容量素子セルの平面図である。図９に示すよう
に、大容量が必要な場合には、複数の容量素子が電気的
に並列接続された容量素子セル（C-cell）が混在型半導
体集積回路装置１に構築される。容量素子セルの１つの
容量素子は、DRAM回路４の１ビットの情報を記憶できる
メモリセルと基本的には同一構造で構成される。すなわ
ち、前述の図１に示すように、容量素子は、１つのトレ
ンチ１２、ｐ型ウエル領域１１で形成された電極、誘電
体膜１３及びトレンチ１２に埋設された電極１４で形成
される。この容量素子は行列状に規則的に配列される。

【００３５】１つの容量素子には１つのスイッチングト
ランジスタが電気的に直列に接続される。このスイッチ
ングトランジスタはｎチャネルMISFETで形成される。ｎ
チャネルMISFETのゲート電極２１は共用配線３１、３４
のそれぞれを通して回路動作電源Vccに接続され、ｎチ
ャネルMISFETは常時導通状態に維持される。ｎチャネル
MISFETの他方のｎ型半導体領域２２（図１参照）は共用
配線３１、３４のそれぞれを通して回路動作電源Vcc又
はロジック回路５に接続される。ｎチャネルMISFETが常
時導通状態に維持されているので、容量素子の電極１４
には回路動作電源Vcc又はロジック回路５が接続される
ことになる。図９中、左側に示すように、ｐ型ウエル領
域１１、つまり容量素子の他の電極には回路基準電源Vs
sが供給されているので、容量素子は、電極１４に回路
動作電源Vccが接続されている場合には前述の第１の実
施の形態で説明したように平滑コンデンサとして使用さ
れ、電源ノイズを減少できる。また、容量素子は、電極
１４にロジック回路５が接続されている場合には、この
ロジック回路５の論理回路に組み込まれる容量素子とし
て機能する。比較的大容量の容量素子を組み込む論理回
路としては、例えばPLL（Phase Locked Loop）回路があ
る。

【００３６】図１０はPLL回路を構築する基本セルの配
列とPLL回路に組み込まれる容量素子セルの配置とを示
す平面図である。PLL回路は、回路構成が一般的に知ら
れており又使用目的に応じて回路構成が変わるので具体
的な回路構成の説明を省略するが、基本的には複数個の
基本セル（Basic-cell）を用いて構築される。基本セル
はロジック回路５内において行方向に複数個規則的に配
列され基本セル行を構築し、この基本セル行と隣接する
他の基本セル行との間には配線領域が確保される。配線
領域には前述のように第２層目配線層に形成される配線
３４、第３層目配線層に形成される配線３７のそれぞれ
が配置される。

【００３７】同図１０に示すように、図９に示す容量素
子セルは、PLL回路が構築される近傍において所定の基
本セルに置き換えて配置される。構築するPLL回路に応
じて異なるが、本実施の形態において容量素子は、500p
F-1.5nFの容量値に設定され、ロウパスフィルタを構築
する。

【００３８】図１１はPLL回路を構築する基本セルの配
列とPLL回路に組み込まれる容量素子セルの配置との他
の例を示す平面図である。容量素子セルは、基本セルの
置き換えに代えて、基本セル行間の配線領域に配置でき
る。配線領域は本来基本セル間の結線に使用する領域で
あるが、配線領域の配線層下であって半導体基板１０の
主面は素子が形成されていない未使用の領域であるの
で、配線領域に容量素子セルを配置すれば半導体基板１
０の有効利用ができ、さらに容量素子セルの配置が比較
的自由に行える。

【００３９】以上説明したように、本実施の形態に係る
混在型半導体集積回路装置１においては、前述の第１の
実施の形態に係る混在型半導体集積回路装置１で得られ
る効果と同様の効果が得られる。さらに、容量素子セル
が配線領域に配置されることにより、半導体基板１０の
有効利用ができ、混在型半導体集積回路装置１の集積度
がより一層向上できる。

【００４０】（第３の実施の形態）本実施の形態は、前
述の第２の実施の形態に係る混在型半導体集積回路装置
１において、大容量の容量素子を半導体基板１０の空き
領域に構築した場合を説明する。図１２乃至図１４は本
発明の第３の実施の形態に係る混在型半導体集積回路装
置の要部であって容量素子セルの平面図である。

【００４１】図１２に示す混在型半導体集積回路装置１
は、前述の図９に示す容量素子セルを外部接続端子２の
直下に配置する。外部接続端子２は通常最終配線層つま
り本実施の形態において第３層目配線層に形成され（配
線３７で形成され）、この外部接続端子２の直下は素子
が形成されていない空き領域であるので、この空き領域
を利用して容量素子セルが配置される。外部接続端子２
は、通常、ボンディングワイヤやバンプ電極との間のボ
ンディング面積とボンディングずれを考慮して、例えば
１辺が150-250μｍの大面積で形成されており、この外
部接続端子２の直下に配置された容量素子は大容量値が
確保できる。

【００４２】図１３に示す混在型半導体集積回路装置１
は、前述の図９に示す容量素子セルを未使用のインター
フェイス回路３に配置する。インターフェイス回路３上
には最終配線層つまり本実施の形態においては第３層目
配線層に形成された配線３７で回路動作電源配線（Vcc
配線）、回路基準電源配線（Vss配線）が配置されるの
で、この回路動作電源配線、回路基準電源配線のそれぞ
れと容量素子セルの容量素子との間の結線が簡単に行え
る。すなわち、平滑コンデンサが簡易に実現できる。

【００４３】図１４に示す混在型半導体集積回路装置１
は、周縁角部（半導体チップのコーナ部）であってイン
ターフェイス回路３間のデッドスペースに前述の図９に
示す容量素子セルを配置する。図１３に示す混在型半導
体集積回路装置１と同様に、平滑コンデンサが簡易に実
現できる。

【００４４】以上説明したように、本実施の形態に係る
混在型半導体集積回路装置１においては、前述の第１の
実施の形態に係る混在型半導体集積回路装置１で得られ
る効果と同様の効果が得られる。さらに、容量素子セル
が外部接続端子２の直下、未使用のインターフェイス回
路３、デッドスペースのいずれかに配置されることによ
り、半導体基板１０の有効利用ができ、混在型半導体集
積回路装置１の集積度がより一層向上できる。さらに、
容量素子セルは電源配線との接続が容易に行えるので、
例えば平滑コンデンサが簡易に実現できる。

【００４５】なお、本発明は前述の実施の形態に限定さ
れるものではない。例えば、DRAM回路４のメモリセルが
スタックドキャパシタ構造の情報蓄積用容量素子を備え
た場合、ロジック回路５にはスタックドキャパシタ構造
の容量素子が構成される。

【００４６】また、本発明は、スタンダードセル方式を
採用するASIC、エンベディットアレイ方式を採用するAS
ICのいずれにも適用できる。

【００４７】

【発明の効果】本発明は、ロジック回路で使用される容
量素子を簡易に実現でき、この容量素子の占有面積を減
少し、集積度を向上することができる混在型半導体集積
回路装置を提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る混在型半導体
集積回路装置の要部断面構造図である。

【図２】DRAM回路の平面図である。

【図３】ロジック回路の平面図である。

【図４】混在型半導体集積回路装置のレイアウト図であ
る。

【図５】混在型半導体集積回路装置の製造方法を説明す
る第１製造工程における断面構造図である。

【図６】第２製造工程における断面構造図である。

【図７】第３製造工程における断面構造図である。

【図８】第４製造工程における断面構造図である。

【図９】本発明の第２の実施の形態に係る混在型半導体
集積回路装置の要部であって容量素子セルの平面図であ
る。

【図１０】PLL回路を構築する基本セルの配列とPLL回路
に組み込まれる容量素子セルの配置とを示す平面図であ
る。

【図１１】PLL回路を構築する基本セルの配列とPLL回路
に組み込まれる容量素子セルの配置との他の例を示す平
面図である。

【図１２】本発明の第３の実施の形態に係る混在型半導
体集積回路装置の要部であって容量素子セルの平面図で
ある。

【図１３】他の例を示す容量素子セルの平面図である。

【図１４】他の例を示す容量素子セルの平面図である。

【符号の説明】

１ 混在型半導体集積回路装置 ４ DRAM回路 ５ ロジック回路 １０ 半導体基板 １１、１５、１６ ウエル領域 １２ トレンチ １３ 誘電体膜 １４ 電極 ２０ ゲート絶縁膜 ２１ ゲート電極 ２１ＷＬ ワード線 ２２、２２ｎ、２４、２４ｐ 半導体領域 ３１、３４、３７ 配線 ３１ＤＬ ワード線

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−241963（ＪＰ，Ａ) 特開 平８−204146（ＪＰ，Ａ) 特開 平８−88331（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8242 H01L 27/108 H01L 27/10 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 第１のスイッチングトランジスタと情報
   蓄積用容量素子との直列回路で構成されたメモリセルを
   有するダイナミック型ランダムアクセスメモリ回路と、 ロジック回路と、 前記ロジック回路の内部又はロジック回路に近接した外
   部に配設され、前記メモリセルの情報蓄積用容量素子と
   実質的に同一構造を有する容量素子と、前記メモリセル
   の第１のスイッチングトランジスタと実質的に同一構造
   を有する第２のスイッチングトランジスタとの直列回路
   により構成され、前記ロジック回路で使用される容量素
   子セルとを同一半導体基板に混在したことを特徴とする
   混在型半導体集積回路装置。
2. 【請求項２】 前記メモリセルの情報蓄積用容量素子
   は、前記半導体基板の主面から深さ方向に形成されたト
   レンチと、このトレンチの内壁に沿って形成された下層
   電極、誘電体膜及び上層電極とで構築されるトレンチキ
   ャパシタ構造で形成され、 前記容量素子セルの容量素子は、前記情報蓄積用容量素
   子と同一構造のトレンチキャパシタ構造で形成されたこ
   とを特徴とする請求項１に記載の混在型半導体集積回路
   装置。
3. 【請求項３】 前記容量素子セルは、行列状に複数配列
   されたことを特徴とする請求項１又は請求項２に記載の
   混在型半導体集積回路装置。
4. 【請求項４】 前記ロジック回路の内部において、行方
   向及び列方向に複数配置され、それぞれ相補型ＭＩＳＦ
   ＥＴを有する基本セルをさらに備え、 前記容量素子セルの第２のスイッチングトランジスタ
   は、前記基本セルの相補型ＭＩＳＦＥＴの一方のトラン
   ジスタと同一構造により構成されていることを特徴とす
   る請求項３に記載の混在型半導体集積回路装置。
5. 【請求項５】 前記ロジック回路の内部において、前記
   基本セルを行方向に複数配置した基本セル行と、前記基
   本セル間を結線する配線領域とをさらに備え、 前記容量素子セルは、前記配線領域に配置されているこ
   とを特徴とする請求項 ４に記載の混在型半導体集積回路
   装置。
6. 【請求項６】 前記半導体基板の主面に複数の外部接続
   端子を備え、 前記容量素子セルは、前記外部接続端子の直下に配置さ
   れていることを特徴とする請求項３に記載の混在型半導
   体集積回路装置。
7. 【請求項７】 前記半導体基板の主面に複数のインター
   フェイス回路を備え、 前記容量素子セルは前記インターフェイス回路のうち未
   使用のインターフェイス回路に配置されたことを特徴と
   する請求項３に記載の混在型半導体集積回路装置。
8. 【請求項８】 前記容量素子セルは、半導体チップのコ
   ーナ部に配置されたことを特徴とする請求項３に記載の
   混在型半導体集積回路装置。
9. 【請求項９】 第１のスイッチングトランジスタと情報
   蓄積用容量素子との直列回路で構成されたメモリセルを
   有するダイナミック型ランダムアクセスメモリ回路を配
   置する工程と、 ロジック回路を配置する工程と、 前記ロジック回路の内部又はロジック回路に近接した外
   部に、前記メモリセルの第１のスイッチングトランジス
   タと実質的に同一構造を有する第２のスイッチングトラ
   ンジスタと、前記メモリセルの情報蓄積用容量素子と実
   質的に同一構造を有する容量素子との直列回路により構
   成された容量素子セルを配置する工程と、 前記容量素子セルの少なくとも容量素子を前記ロジック
   回路に使用される電源線、前記ロジック回路の信号線の
   いずれかに接続する工程とを備えたことを特徴とする混
   在型半導体集積回路装置の製造方法。
10. 【請求項１０】 第１のスイッチングトランジスタと情
    報蓄積用容量素子との直列回路で構成されたメモリセル
    を有するダイナミック型ランダムアクセスメモリ回路を
    配置する工程と、 ロジック回路を配置する工程と、 前記ロジック回路の内部又はロジック回路に近接した外
    部に、前記メモリセルの第１のスイッチングトランジス
    タと実質的に同一構造を有する第２のスイッチングトラ
    ンジスタと、前記メモリセルの情報蓄積用容量素子と実
    質的に同一構造を有する容量素子との直列回路を行列状
    に複数配列した容量素子セルを配置する工程と、 前記容量素子セルの少なくとも容量素子を前記ロジック
    回路に使用される電源線、前記ロジック回路の信号線の
    いずれかに接続する工程とを備えたことを特徴とする混
    在型半導体集積回路装置の製造方法。