JP2007305727A - 半導体集積回路 - Google Patents

Abstract

【課題】半導体集積回路上にメモリ、ロジック、アナログ等を混載し、他と異なる電源をメモリで使用する場合は電源配線を分けねばならず、それぞれの回路ブロックが半導体チップ上の任意の位置に分散して配置されているため、電源配線も分散して配置しなければならず、電源配線の低抵抗化が困難であった。
【解決手段】半導体集積回路上に、メモリマクロを群を成して配置したメモリブロックとして集中的に配置し、その近傍に外部からメモリ電源を供給するメモリ電源端子を配置し、メモリ電源端子からメモリブロックまでのメモリ電源配線を集中的にメモリブロック上に配置する。
これにより、メモリマクロに必要とされるメモリ電源配線領域を削減できるとともに、メモリ電源配線を低抵抗で配線することが可能となり、メモリマクロの安定動作を実現できる。
【選択図】図１

Description

本発明は、メモリとロジック回路、アナログ回路等を混載する半導体集積回路に関し、メモリコアの動作の安定化、および半導体集積回路の小面積化を実現するレイアウト技術に関する。

図３は、従来の半導体集積回路の例として、メモリマクロ、ロジック回路ブロック、メモリマクロ用電源回路マクロ、電源端子、電源配線などの構成を有する半導体チップを示すブロック図である。

図３において、従来の半導体集積回路は、半導体チップ１上にロジック回路ブロック２、メモリマクロ３、ロジック回路用電源端子５、メモリ用電源端子６、ロジック回路用電源配線７、メモリ用電源配線８、電源回路マクロ９、内部電源配線１０、メモリ用高電圧電源端子１１、メモリ用高電圧電源配線１２から構成されている。

ロジック回路ブロック２を動作させるための電源は、ロジック回路用電源端子５からロジック回路用電源配線７を介してロジック回路ブロック２へと供給され、メモリマクロ３を動作させるための電源は、メモリ用電源端子６からメモリ用電源配線８を介してメモリマクロ３へと供給されるとともに、メモリ用高電圧電源端子１１からメモリ用高電圧電源配線１２を介して電源回路マクロ９へ供給された電源を元に、電源回路マクロ９で生成された電源が、内部電源配線１０を介してメモリマクロ３へと供給される。

なお、メモリマクロ３に供給される２つの電源のうち、メモリ用電源配線８を介して供給される電源電圧は、メモリマクロ３内に設けられたロジック回路部の動作に用いられ、メモリ用高電圧電源配線１２を介して供給される電源電圧は、メモリマクロ３内のメモリコア部分用の電源、具体的にはワード線電源やメモリセル基板電源として用いられる。例えば、メモリ用電源配線８を介して供給される電源電圧は約１．２Ｖであり、メモリ用高電圧電源配線１２を介して供給される電源電圧は約３．３Ｖである。

この半導体集積回路は、電源の異なるロジック回路ブロック２とメモリマクロ３が混在する形で半導体チップ１上に配置され、ロジック回路ブロック２とメモリマクロ３それぞれへの電源供給のためのロジック回路用電源端子５、メモリ用電源端子６はロジック回路ブロック２、メモリマクロ３の周辺に分散して配置されていた。例えば、図３に示されるように、半導体チップ１上にメモリマクロ３が左右に配置されている場合には、それぞれのメモリマクロ３に対して電源を供給するためのメモリ用電源端子６は、半導体チップ１の左側と右側両方に設けられている。これは、メモリマクロ３とそれに電源を供給するためのメモリ用電源端子６との間を接続するメモリ用電源配線８における電圧降下や配線遅延等を軽減するために、メモリ用電源配線８はできる限り短くすることが好ましいからである。

また、メモリ用高電圧電源端子１１から供給される電源を元に、半導体チップ１内部でメモリマクロ３用の電源を生成する電源回路マクロ９は、複数のメモリマクロ３それぞれに対して、メモリマクロ３の内部若しくは隣接して設けられ、メモリマクロ３と1対1の構成をとっていた。
特開平１１−２１４６４９号公報

しかしながら、上記従来の半導体集積回路では、ロジック回路ブロック２とメモリマクロ３が分散して半導体チップ１上に配置されることにより、ロジック回路用電源端子５、メモリ用電源端子６は半導体チップ１上に分散して配置されることになるため、半導体チップ１上においてロジック回路用電源配線７とメモリ用電源配線８とが複雑に混在することになり、その結果として、異なる電源が与えられるロジック回路用電源配線７とメモリ用電源配線８をそれぞれロジック回路ブロック２とメモリマクロ３周辺に集中配置して配線抵抗を低減しようとしても、他方の電源配線配置も必要となるため電源配線抵抗が増大するなど、配線効率の悪化を招いていた。

また、メモリ用電源端子６は半導体チップ１上において分散して設けられているため、外部からメモリ用の電源を供給するために、半導体チップ１外部においてメモリ用の電源を供給するための配線の引き回しも必要になり、半導体チップ１の周辺外部における配線に対しても悪影響を及ぼしていた。

また、各メモリマクロ３それぞれに電源回路マクロ９を搭載しているため、複数の電源回路マクロ９の合計が占める面積は大きくなり、メモリに関係するブロックの面積が大きくなるため、結果として半導体チップ１全体の面積増加の要因となっていた。

本発明は、上記従来の半導体集積回路における課題を解決するものであり、ロジック回路およびメモリマクロ双方に対する電源配線の電圧降下を抑制し、かつ半導体チップ１上での配線効率を向上することにより半導体チップ１全体の面積削減を実現し、チップ面積の縮小や高機能化を図るものである。

上記課題を解決するために、本発明の請求項１から１５に記載の半導体集積回路は、半導体チップ上に配置され、ロジック回路やアナログ回路などの他のブロックとは異なる電源を必要とする複数のメモリマクロを、メモリブロック内に集中的に配置し、メモリマクロに必要な電源端子や電源配線も集中的に配置することを特徴とするものである。

また、本発明の請求項２に記載の半導体集積回路は、全ての複数のメモリマクロで前記メモリブロックが形成されていることを特徴とするものである。

また、本発明の請求項３に記載の半導体集積回路は、第１の金属配線は、複数の配線層で網目状に構成されていること特徴とするものである。

また、本発明の請求項４に記載の半導体集積回路は、メモリブロックを構成する複数のメモリマクロは、各々のビット線及びワード線の方向が、同一であることを特徴とするものである。

また、本発明の請求項５に記載の半導体集積回路は、メモリブロックを構成する複数のメモリマクロは行列状に配置され、各々のメモリマクロの少なくともビット線又はワード線の数が同一であることを特徴とするものである。

また、本発明の請求項６に記載の半導体集積回路では、メモリブロックは、メモリブロックを構成する複数のメモリマクロそれぞれがロジック回路ブロックとの信号の入出力を行うための複数の入出力端子を、ロジック回路と向かい合う同一辺に備えることを特徴とするものである。

また、本発明の請求項７に記載の半導体集積回路では、メモリブロックの入出力端子は
、複数の配線層で形成されていることを特徴とするものである。

また、本発明の請求項８に記載の半導体集積回路は、第３の電源が入力される第３の電源端子と、第３の電源端子から入力された第３の電源が供給され、第４の電源を出力する電源回路マクロとを備え、メモリブロック上に電源回路マクロから出力された第４の電源を、メモリブロックを形成する複数のメモリマクロに供給するための第２の金属配線が形成され、メモリブロックと電源回路マクロは１対１で対応していることを特徴とするものである。

また、本発明の請求項９に記載の半導体集積回路では、電源回路マクロは、第３の電源端子に基づいて第４の電源を生成する電源生成回路ブロックと平滑容量ブロックから構成されることを特徴とするものである。

また、本発明の請求項１０に記載の半導体集積回路は、メモリブロックと電源回路マクロは向かい合う辺の長さが実質的に同一であることを特徴とするものである。

また、本発明の請求項１１に記載の半導体集積回路は、メモリブロックと電源回路マクロは互いに実質的に隣接していることを特徴とするものである。

また、本発明の請求項１２に記載の半導体集積回路では、電源回路マクロは、メモリブロックと第３の電源端子との間に配置されていることを特徴とするものである。

また、本発明の請求項１３に記載の半導体集積回路は、第１の電源端子から入力された第１の電源と、第３の電源端子から入力された第３の電源が供給され、第４の電源を出力する電源回路マクロを備え、メモリブロック上に電源回路マクロから出力された第４の電源を、メモリブロックを形成する複数のメモリマクロに供給するための第２の金属配線が形成され、メモリブロックと電源回路マクロは１対１で対応していることを特徴とするものである。

また、本発明の請求項１４に記載の半導体集積回路は、電源回路マクロは、メモリブロックと第１の電源端子との間に配置されていることを特徴とするものである。

また、本発明の請求項１５に記載の半導体集積回路は、電源回路マクロは、メモリブロックと第３の電源端子との間に配置されていることを特徴とするものである。

本発明の請求項１に記載の半導体集積回路によれば、半導体チップ上において複数のメモリマクロを１つのメモリブロックとして集中配置することにより、半導体チップ上にてロジック回路ブロック等とは異なる電源を必要とする複数のメモリマクロ用の電源配線を集中配置することが可能となり、ロジック回路用電源配線が設けられる領域とメモリ用電源配線が設けられる領域とを分けることにより、ロジック回路用電源配線とメモリ用電源配線の配線抵抗を下げることができるので、電圧降下を抑制してロジック回路、メモリマクロ双方の安定動作が実現される。

本発明の請求項２に記載の半導体集積回路によれば、半導体集積回路上の全てのメモリマクロで１つのメモリブロックを構成することにより、半導体集積回路上のロジック回路用電源配線とメモリ用電源配線の領域を完全に分離することができる。

本発明の請求項３に記載の半導体集積回路によれば、メモリマクロへの電源配線を複数の配線層で網目状に配置することにより、電源配線の更なる低抵抗化が可能となり、電源
配線における電圧降下を抑制してメモリマクロの安定動作を実現できる。

本発明の請求項４に記載の半導体集積回路によれば、メモリブロックを構成する複数のメモリマクロの各々のビット線およびワード線の方向が同一方向になるように配置されていることから、各メモリマクロに対する電源配線の接続を容易に実現できる。

本発明の請求項５に記載の半導体集積回路によれば、複数のメモリマクロの少なくともビット線またはワード線の数が同一であり、かつ各々のメモリマクロが行列状に配置されていることから、メモリマクロの配置を容易に整えることが可能であり、また各メモリマクロへの電源供給が容易で、各メモリマクロへの電源配線抵抗を均一化することが可能であり、電源変動の影響を抑制してメモリマクロの安定動作を実現できる。

本発明の請求項６に記載の半導体集積回路によれば、メモリブロック内に配置される複数のメモリマクロの入出力端子をロジック回路ブロックと向かい合う同一辺に配置することにより、メモリ制御のためのロジック回路を整列・集中配置することが可能となり、半導体チップ全体の面積の縮小を実現できる。

本発明の請求項７に記載の半導体集積回路によれば、メモリブロック内に配置される複数のメモリマクロの入出力端子を複数の配線層で構成することにより、メモリマクロへの入出力信号配線の配線自由度の向上を実現できる。

本発明の請求項８に記載の半導体集積回路によれば、外部から供給される電源を用いてメモリマクロに供給する電源を生成する電源回路ブロックを、各メモリマクロに個別に搭載せず、複数のメモリマクロに対して１つの電源回路マクロを共有することにより、従来多数の電源回路マクロが占めていた半導体チップ上の面積を削減することが可能となり、半導体チップ全体の面積の縮小を実現できる。

本発明の請求項９に記載の半導体集積回路によれば、電源回路マクロを電源生成回路ブロックと平滑容量ブロックから構成し、平滑容量ブロックを構成するキャパシタのサイズ・キャパシタ数・形状・配置を変更することにより電源回路マクロのマクロ形状を容易に変更することが可能であり、半導体チップ上の任意の領域への電源回路マクロ配置自由度を向上することが可能となることから、半導体チップ全体の面積の縮小を実現できる。

本発明の請求項１０に記載の半導体集積回路によれば、メモリブロックと電源回路マクロは向かい合う辺の長さが実質的に同一であることから、メモリブロックと電源回路マクロを隙間なく配置することが可能となり、その上部でのメモリ電源配線の効率的な配置を実現できる。

本発明の請求項１１に記載の半導体集積回路によれば、電源回路マクロをメモリブロックに隣接して配置することから、電源回路マクロで生成してメモリブロックへ供給するメモリ内部電源配線の配線長を短くし、かつ外部からの影響を受けにくくすることで、低抵抗化が可能となり、メモリマクロの安定動作を実現できる。

本発明の請求項１２に記載の半導体集積回路によれば、電源回路マクロを、電源回路マクロへ電源供給するための電源端子とメモリブロックの間に配置することから、電源端子と電源回路マクロとの間を接続する電源配線と、電源回路マクロとメモリブロックとの間を接続する電源配線に関して、ともに外部からの影響を低減でき、配線抵抗を低くすることができ、メモリマクロの安定動作が実現される。

本発明の請求項１３に記載の半導体集積回路によれば、外部から供給される電源を用い
てメモリマクロに供給する電源を生成する電源回路ブロックを、各メモリマクロに個別に搭載せず、複数のメモリマクロに対して１つの電源回路マクロを共有することにより、従来多数の電源回路マクロが占めていた半導体チップ上の面積を削減することが可能となるとともに、メモリ電源端子から供給するメモリ電源をメモリマクロで使用するとともに電源回路マクロでも同様に使用するので、メモリ用の電源端子数を削減することができる。

本発明の請求項１４に記載の半導体集積回路によれば、電源回路マクロを、電源端子とメモリブロックの間に配置することから、電源端子と電源回路マクロとの間を接続する電源配線と、電源回路マクロとメモリブロックとの間を接続する電源配線に関して、ともに外部からの影響を低減でき、配線抵抗を低くすることができ、メモリマクロの安定動作が実現される。

本発明の請求項１５に記載の半導体集積回路によれば、電源回路マクロを、電源端子とメモリブロックの間に配置することから、電源端子と電源回路マクロとの間を接続する電源配線と、電源回路マクロとメモリブロックとの間を接続する電源配線に関して、ともに外部からの影響を低減でき、配線抵抗を低くすることができ、メモリマクロの安定動作が実現される。

以下、本発明の実施の形態について、図面を参照しながら説明する。
（第１の実施形態）
本発明の第１の実施の形態の半導体集積回路について図１を参照しながら説明する。

図１は、本発明の半導体集積回路の構成図を示している。

１は半導体チップ、２はロジック回路ブロック、３はメモリマクロ、４はメモリマクロ３を複数配置したメモリブロック、５は外部からロジック回路ブロック２へ電源を供給するためのロジック回路用電源端子、６は外部からメモリブロック４へ電源を供給するためのメモリ用電源端子、７はロジック回路用電源端子５からロジック回路ブロック２へと電源を供給するためのロジック回路用電源配線、８はメモリ電源端子６からメモリブロック４へと電源を供給するためのメモリ用電源配線である。

メモリブロック４は、半導体チップ１上の任意の箇所に配置され、半導体チップ１を構成する複数のメモリマクロ３をメモリマクロ群として集中配置したものである。メモリ用電源端子６は、前記メモリブロック４に隣接して半導体チップ１の周辺部分に配置され、メモリ用電源配線８を介してメモリブロック４へ電源を供給するために設けられている。

以上のような構成によれば、ロジック回路と異なる電源を必要とするメモリを含む半導体チップにおいて、半導体チップ１を構成する複数のメモリマクロ３を集中的にメモリブロック４として半導体チップ１上に配置し、このメモリブロック４に隣接してメモリ用電源端子６を配置し、メモリブロック４上にメモリ用電源配線８を集中的に配置するとともに、ロジック回路ブロック２上ではロジック回路用電源配線７を配置することにより、メモリ用電源配線８が設けられる領域とロジック回路ブロック用電源配線７が設けられる領域を分けることができ、ロジック回路用電源、メモリ用電源とも、必要な電源配線を、必要とするブロックへと低抵抗で供給することが可能となり、ロジック回路ブロック２、メモリマクロ３それぞれへの電圧降下を抑制し、安定動作を実現することが可能となる。

また、本実施形態によれば、半導体チップ１上に多数必要とするロジック回路用電源配線７、メモリ用電源配線８を、それぞれ集中的に配置することから配線効率を向上でき、半導体チップ１全体としてのチップ面積削減を実現することが可能となる。

また、本実施形態において、メモリマクロ３をメモリブロック４内において全て行列状に配置することにより、メモリマクロ３同士の電源配線等をメモリマクロ間において共有できることから、メモリ電源配線８のさらなる低抵抗化を図ることが可能である。

また、本実施形態において、メモリ用電源配線８を複数の配線層で網目状に配置することにより、メモリ用電源配線８の更なる低抵抗化を実現できる。

また、本実施形態において、複数のメモリマクロ３の各々のビット線およびワード線の方向が同一方向になるように配置することにより、各々のメモリマクロ３に対してメモリ用電源配線８接続を容易に実現できる。

また、本実施形態において、複数のメモリマクロ３の少なくともビット線またはワード線の数が同一とし、すなわち各メモリマクロ３のメモリサイズを統一し、かつ各々のメモリマクロ３が行列状に配置することにより、メモリマクロ３の配置を容易に整えることが可能であり、また各々のメモリマクロ３への電源供給が容易で、各々のメモリマクロへの電源配線抵抗を均一化することが可能であり、電源変動の影響を抑制してメモリマクロ３の安定動作を実現できる。

また、本実施形態において、メモリブロック４内に配置される複数のメモリマクロ３の入出力端子をロジック回路ブロック２と向かい合う同一切片に配置することにより、メモリ制御のためのロジック回路２を整列・集中配置することが可能となり、半導体チップ全体の面積の縮小を実現できる。

また、本実施形態において、メモリブロック４内に配置される複数のメモリマクロ３の入出力端子を、複数の配線層で構成することにより、メモリマクロ４への入出力信号配線の配線自由度の向上を実現できる。

また、本実施形態において、半導体チップ１上にメモリブロック４とロジック回路ブロック２が混載される例を示したが、これに限定されるものではなく、これに加えてアナログ回路ブロック等他の回路ブロックが混載される場合にも同様の効果を得ることができる。

また、本実施形態において、半導体チップ１上には１つのメモリブロック４が配置される例を示したが、これに限定するものではなく、半導体チップ１上に複数のメモリブロック４が配置される場合にも同様の効果を得ることができる。

なお、半導体チップ１上におけるメモリブロック４の位置は、メモリマクロ３とメモリ用電源端子６との距離をできる限り短くするために、図１に示すように、半導体チップ１の内部ではなく周辺部分のいずれかであることが好ましい。
（第２の実施形態）
本発明の第２の実施の形態の半導体集積回路について図２を参照しながら説明する。

図２は、本発明の半導体集積回路の構成図を示している。

１は半導体チップ、２はロジック回路ブロック、３はメモリマクロ、４はメモリマクロ３を複数配置したメモリブロック、５は外部からロジック回路ブロック２へ電源を供給するためのロジック回路用電源端子、６は外部からメモリブロック４へ電源を供給するためのメモリ用電源端子、７はロジック回路用電源端子５からロジック回路ブロック２へと電源を供給するためのロジック回路用電源配線、８はメモリ用電源端子６からメモリブロッ
ク４へと電源を供給するためのメモリ用電源端子、９は半導体チップ１上で内部電源を生成する電源回路マクロ、１０は電源回路マクロ９で生成した内部電源をメモリブロック４に供給するための内部電源配線、１１は外部から電源回路マクロ９に高電圧電源を供給するためのメモリ用高電圧電源端子、１２はメモリ用高電圧電源端子１１から電源回路マクロ９へと高電圧電源を供給するためのメモリ用高電圧電源配線である。

メモリブロック４は、半導体チップ１上の任意の箇所に配置され、半導体チップ１を構成する複数のメモリマクロ３をメモリマクロ群として集中配置したものである。メモリ電源端子６は、前記メモリブロック４に隣接して配置され、メモリ用電源配線８を介してメモリブロック４へ、メモリマクロ３内に設けられたロジック回路部で使用する電源を供給する。電源回路マクロ９は、メモリ用高電圧電源端子１１から供給された外部高電圧電源を元に、メモリ用電源端子６から供給される電源とは異なる電圧の内部電源を生成して内部電源配線１０を介してメモリブロック４へと内部電源を供給する。

また、図示していないが、電源回路マクロ９は、メモリ用高電圧電源端子１１から供給されるメモリ用高電圧電源を元に内部電源を生成する電源生成回路ブロックと、メモリ高電圧電源や内部電源に接続され、これらの電源の電圧変動を抑制するための平滑容量ブロックとから構成される。電源回路マクロ９は、複数のメモリマクロ３に対して１マクロを搭載し、より多くのメモリマクロ３を必要とする場合には２マクロ、３マクロと搭載マクロ数を増加させることが可能である。

以上のような構成によれば、本発明の第１の実施の形態での効果に加え、従来半導体チップ１の面積増加の一因となっていたメモリ用電源回路を、複数のメモリマクロ３それぞれに対して搭載するのではなく、複数のメモリマクロ３が共有することにより、メモリ用電源回路９が占める面積を削減できることから、半導体チップ１の面積を削減することが可能となる。

また、本実施形態において、電源回路マクロ９を、電源生成回路ブロックと平滑容量ブロックとで構成することにより、平滑容量ブロックを構成する平滑容量キャパシタの配置・キャパシタ数・形状を変更することで、電源回路マクロ９のマクロ形状を容易に変更することが可能となることから、電源回路マクロ９を半導体チップ１内の任意の箇所への配置自由度を向上でき、半導体チップ１の面積を削減することが可能となる。

また、本実施形態において、電源回路マクロ９の縦・横のどちらか一方もしくは両方をメモリブロック４の縦・横のどちらか一方もしくは両方と同一のサイズで構成することにより、少なくともメモリブロック４と電源回路マクロ９が互いに向かい合う辺の長さを実質的に同一にすることができ、半導体チップ１上でのマクロ配置レイアウト効率の向上、およびその上層でのメモリ用電源配線８の配線効率向上が可能となる。

また、本実施形態において、電源回路マクロ９をメモリブロック４に隣接して配置することにより、電源回路マクロ９からメモリマクロ３へ電源を供給するための内部電源配線１０を低抵抗で配線することができ、電圧降下を抑制することが可能となり、メモリマクロ３の安定動作が実現される。

また、本実施形態において、電源回路マクロ９をメモリブロック４とメモリ用電源端子６の間に配置することにより、メモリ用電源端子６と電源回路マクロ９の間を接続するメモリ用電源配線８、および電源回路マクロ９とメモリマクロ３間を接続する内部電源配線１０を低抵抗で配線することができ、電圧降下を抑制することが可能となり、メモリマクロ３の安定動作が実現される。

また、本実施形態において、電源回路マクロ９をメモリブロック４とメモリ用高電圧電源端子１１の間に配置することにより、メモリ用高電圧電源端子１１と電源回路マクロ９の間を接続するメモリ用高電圧電源配線１２、および電源回路マクロ９とメモリマクロ３間を接続する内部電源配線１０を低抵抗で配線することができ、電圧降下を抑制することが可能となり、メモリマクロ３の安定動作が実現される。

また、本実施形態では、メモリマクロ３に対して直接与えられる電源電圧と、電源回路マクロ９に対して与えられる電源電圧は、別々のものとして説明したが、メモリ用電源端子６から供給されるメモリ用電源を、メモリマクロ３と同様に電源回路マクロ９でも使用することにより、すなわちメモリマクロ３に対して直接与えられる電源電圧と電源回路マクロ９に対して与えられる電源電圧とを共通にして、共通の電源端子から電源電圧が与えられるようにしてもよい。これにより、電源端子数を削減できるとともに、半導体チップ１上で電源配線の占める面積を削減することが可能となり、メモリ電源配線６を低抵抗で配線することができ、電圧降下を抑制することが可能となり、メモリマクロ３の安定動作が実現される。なお、この場合には、電源回路マクロ９は、メモリマクロ３に直接与えられる電源電圧と、電源回路マクロ９のみにメモリ用高電圧電源端子１１から供給される電源電圧に基づいて内部電源を生成し、内部電源配線１０を介して生成された内部電源をメモリマクロ３に供給することになる。

また、本実施形態において、半導体チップ１上にメモリブロック４とロジック回路ブロック２が混載される例を示したが、これに限定されるものではなく、これに加えてアナログ回路ブロック等、他の回路ブロックが混載される場合にも同様の効果を得ることができる。

また、本実施形態において、半導体チップ１上には１つのメモリブロック４を配置される例を示したが、これに限定されるものではなく、半導体チップ１上に複数のメモリブロック４が配置される場合にも同様の効果を得ることができる。

また、本実施形態において、半導体チップ１上に配置されるメモリ用高電圧電源端子１１に高電圧を印加する例を示したが、これに限定するものではなく、電源回路マクロ９に低電圧を供給し、電源回路マクロは供給された低電圧を昇圧して内部電源としてメモリマクロ３に供給した場合にも同様の効果を得ることができる。

本発明に係る半導体集積回路は、特定用途向け半導体集積回路装置（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃａｔｉｏｎ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）等として用いることができ、様々な用途に応用が可能である。

本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図 本発明の第２の実施形態に係る半導体集積回路の構成を示すブロック図 従来の半導体集積回路の構成を示すブロック図

符号の説明

１ 半導体チップ
２ ロジック回路ブロック
３ メモリマクロ
４ メモリブロック
５ ロジック回路用電源端子
６ メモリ用電源端子
７ ロジック回路用電源配線
８ メモリ用電源配線
９ 電源回路マクロ
１０ 内部電源配線
１１ メモリ用高電圧電源端子
１２ メモリ用高電圧電源配線

Claims (15)

1. 第１の電源が供給される複数のメモリマクロが群を成して形成されるメモリブロックと、第２の電源が供給されるロジック回路ブロックと、前記第１の電源が入力される第１の電源端子と、前記第２の電源が入力される第２の電源端子とを備え、前記メモリブロック上に前記第１の電源端子から入力された前記第１の電源を、前記メモリブロックを形成する前記複数のメモリマクロに供給するための第１の金属配線が形成されていることを特徴とする半導体集積回路。
2. 全ての前記複数のメモリマクロで前記メモリブロックが形成されていることを特徴とする請求項１記載の半導体集積回路。
3. 前記第１の金属配線は、複数の配線層で網目状に構成されていることを特徴とする請求項１記載の半導体集積回路。
4. 前記メモリブロックを構成する前記複数のメモリマクロは、各々のビット線及びワード線の方向が、同一であることを特徴とする請求項３記載の半導体集積回路。
5. 前記メモリブロックを構成する前記複数のメモリマクロは行列状に配置され、各々の前記メモリマクロの少なくともビット線又はワード線の数が同一であることを特徴とする請求項４記載の半導体集積回路。
6. 前記メモリブロックは、前記メモリブロックを構成する前記複数のメモリマクロそれぞれが前記ロジック回路ブロックとの信号の入出力を行うための複数の入出力端子を、前記ロジック回路と向かい合う同一辺に備えることを特徴とする請求項５記載の半導体集積回路。
7. 前記入出力端子は、前記第１の金属配線に対応して複数の配線層で形成されていることを特徴とする請求項６記載の半導体集積回路。
8. 第３の電源が入力される第３の電源端子と、前記第３の電源端子から入力された前記第３の電源が供給され、第４の電源を出力する電源回路マクロとを備え、前記メモリブロック上に前記電源回路マクロから出力された前記第４の電源を、前記メモリブロックを形成する前記複数のメモリマクロに供給するための第２の金属配線が形成され、前記メモリブロックと前記電源回路マクロは１対１で対応していることを特徴とする請求項１記載の半導体集積回路。
9. 前記電源回路マクロは、前記第３の電源端子に基づいて前記第４の電源を生成する電源生成回路ブロックと平滑容量ブロックから構成されることを特徴とする請求項８記載の半導体集積回路。
10. 前記メモリブロックと前記電源回路マクロは向かい合う辺の長さが実質的に同一であることを特徴とする請求項８記載の半導体集積回路。
11. 前記メモリブロックと前記電源回路マクロは互いに実質的に隣接していることを特徴とする請求項８記載の半導体集積回路。
12. 前記電源回路マクロは、前記メモリブロックと前記第３の電源端子との間に配置されていることを特徴とする請求項８記載の半導体集積回路。
13. 前記第１の電源端子から入力された前記第１の電源と、前記第３の電源端子から入力された前記第３の電源が供給され、前記第４の電源を出力する電源回路マクロを備え、前記メモリブロック上に前記電源回路マクロから出力された前記第４の電源を、前記メモリブロックを形成する前記複数のメモリマクロに供給するための前記第２の金属配線が形成され、前記メモリブロックと前記電源回路マクロは１対１で対応していることを特徴とする請求項１記載の半導体集積回路。
14. 前記電源回路マクロは、前記メモリブロックと前記第１の電源端子との間に配置されていることを特徴とする請求項１３記載の半導体集積回路。
15. 前記電源回路マクロは、前記メモリブロックと前記第３の電源端子との間に配置されていることを特徴とする請求項１３記載の半導体集積回路。

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