JPH08241963A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＤＲＡＭマクロセルと論理セルとを同一チッ
プに形成し、信頼性がありかつ高速動作が可能な高密度
半導体集積回路装置を提供する。 【構成】 論理セルと同一チップに集積されるＤＲＡＭ
マクロセル１４は、半導体基板と反対導電型のガードリ
ング２６と、ガードリング２６内のウエル２７内に形成
されたメモリセルのアレイ４２と、電源供給線３４と、
接地線３６と、電源供給線３４と接地線３６との間に接
続されたバイパスキャパシタ７０と、を備え、電源供給
線３４と論理セルの電源供給線とは異なる電源パッドに
接続され、接地線３６と論理セルの接地線とは共通の接
地パッド又は低インピーダンス線で相互接続された、近
接した接地パッドに接続される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置に関
し、さらに詳細には外部配線のためのパッドを有する同
一チップの半導体基板に、マクロセルとして予め用意さ
れたＤＲＡＭ（ダイナミックランダムアクセスメモリ）
メモリブロック及び論理ブロックを組み合わせて所要の
回路機能を実現する半導体集積回路装置に関する。

【０００２】

【従来の技術】近年、コンピュータシステムが小型化、
高速化するにつれて、これらのコンピュータシステムに
広範に使用されているＤＲＡＭのシステム全体としての
高速化が求められている。

【０００３】このＤＲＡＭの高速化には、アクセスタイ
ムの高速化、即ち、データ要求を受けてからデータを送
りだすまでの時間を短縮すること、及びサイクルタイム
の高速化、換言すればデータ転送レートの高速化、即
ち、単位時間当たりのデータ転送量を大きくすることと
いう二つの側面がある。

【０００４】ＤＲＡＭ自体のアクセスタイムは除々に向
上しているが、それ故にシステム全体として見た場合
に、ＤＲＡＭからのデータを必要とする論理チップとＤ
ＲＡＭチップとの間を結ぶカード（ボード）上の配線に
おける遅延が無視できなくなっている。

【０００５】また、データ転送レートを上げるために
は、データバス幅を大きくすることが効果的であるが、
従来のメモリモジュールは論理チップとは別々に形成さ
れ、これらがカード上に固定され接続されるので、カー
ド上の配線可能な面積やメモリモジュールの実装面積に
よる制約があり、あまり大きなデータバス幅をとること
ができない。

【０００６】一方、ＤＲＡＭが高速化されるに伴って、
以下のような種々の問題が生じてくる。

【０００７】即ち、カード上の配線負荷を高速でスイッ
チングすると、消費電力が増大する上に、同時スイッチ
ングによって大きなノイズが発生する。このノイズが放
射されるとＥＭＣ等の障害の問題を引き起こしてしま
う。そして、この同時スイッチングによるノイズの問題
は、カード上のデータバス幅が大きくなる程深刻にな
る。

【０００８】また、一般に、ＤＲＡＭが使用されるコン
ピュータでは、ＤＲＡＭのパッケージを小さくしてカー
ド上での実装密度を上げることによりＤＲＡＭを高集積
化すること、及びカード上のアドレス信号用の配線の本
数を減らして配線に必要な面積を低減すること等を目的
として、アドレス信号を行アドレス信号と列アドレス信
号とに分けてこれらを時系列で送り（時分割）、カード
上のアドレス信号用の配線及びパッケージに形成された
アドレス信号入力用のピンを行アドレス信号と列アドレ
ス信号とで共有することによって、ピン数を減らしてパ
ッケージを小型化すると共にカード上の配線数を減らし
ている。しかし、このような従来のＤＲＡＭでは、ピン
に入力される信号が行アドレス信号なのか列アドレス信
号なのかを認識する必要があり、そのためにＲＡＳ（行
アドレスストローブ信号）及びＣＡＳ（列アドレススト
ローブ信号）を使用してこれらを制御しながらＤＲＡＭ
を動作させているので、ＤＲＡＭを高速で使用する場合
その制御が複雑になる。

【０００９】他方、ＤＲＡＭには、高速用途に応じた品
種の多様性も要求されており、この品種の多様性につい
ても、データ幅、アドレス深さ、即ち、アドレスビット
により指定されるアドレス空間の大きさ、及びページ深
さ、即ち、列アドレスビットにより指定されるアドレス
空間の大きさ等の構成の多様性と、メモリチップ又はモ
ジュールの外部とのインターフェースの多様性という二
つの側面がある。

【００１０】データ幅に関しては、１ビット幅、４ビッ
ト幅、１６ビット幅等の品種展開がなされているが、ペ
ージ深さについは品種展開が行われていない。

【００１１】また、外部とのインターフェースに関して
は、最近、シンクロナスーＤＲＡＭやランバスーＤＲＡ
Ｍ等のように、従来のＤＲＡＭとは異なるインターフェ
ースのＤＲＡＭが開発されているが、これらのＤＲＡＭ
は種々の論理チップやＣＰＵに対応できるわけではな
く、メモリに合わせて論理チップを設計したり、メモリ
コントローラ等の論理チップを使用することによってイ
ンターフェースの相違に対応する必要があるという点に
おいては、従来のＤＲＡＭと同様である。

【００１２】この他、論理チップに関しては、ＬＳＩの
集積度が上がるにつれて、外部配線との接続を行うため
のパッドの数が増えるので、内部回路を形成するのに大
きな面積を要しない場合でも、チップの小型化を十分に
図ることができないという問題があった。

【００１３】

【発明が解決しようとする課題】ところで、ＬＳＩの一
形態であるＡＳＩＣ（特定用途向けＩＣ）では、コンピ
ュータのライブラリに登録された既に設計済のブロック
から必要なブロックを呼び出して同一チップに配置し、
ブロック間を配線することによって、所望の回路機能を
実現することが通常行われている。このため、ライブラ
リには、数ゲート以下の規模の基本的な論理セルと数百
ゲートから数キロゲートの規模のマクロセルとが登録さ
れている。このライブラリに、予め設計したＤＲＡＭマ
クロセルを登録しておき、ＤＲＡＭマクロセルを論理セ
ルやアナログセルと同一チップに集積できれば、上記の
問題の大部分を解決することができる。

【００１４】しかし、論理セルが多ビットのカウンタや
レジスタを含む場合、これらが同時にスイッチングした
り、又はチップ外の外部周辺回路に信号を送るオフチッ
プドライバが同時にスイッチングすることにより、チッ
プ内の電源供給線や接地線に流れる電流が急激に変化す
る。このため、電源供給線や接地線に接続された拡散領
域と半導体基板又はウエルとの間の接合面が順方向にバ
イアスされて、拡散領域に少数キャリアが注入されるこ
とがある。論理セルでは、この少数キャリアの注入によ
るラッチアップを防止するために、エピタキシャルウェ
ハ等を使用して半導体基板の抵抗値を下げる等の対策が
とられている。しかし、ラッチアップ防止対策は必ずし
も少数キャリアの横方向への拡散を防止できない。一
方、ＤＲＡＭはメモリセルにキャパシタを含んでおり、
このキャパシタは基板表面に形成された拡散領域を一方
の電極として構成されることが多い。このため、少数キ
ャリアがキャパシタの拡散領域に注入されると、キャパ
シタに蓄えられている記憶内容が変わってしまう。ま
た、ＤＲＡＭセル内のダイナミック回路の中でも同様に
キャパシタが使われるので、ダイナミック回路が誤動作
する場合がある。この少数キャリアの問題はＤＲＡＭセ
ル自体が有しているものであり、論理セルと同一チップ
に混載しない場合でも起こる問題ではあるが、少数キャ
リアの発生頻度が増えるので、論理セルと同一チップに
混載した場合には一層深刻化する。 また、ＤＲＡＭセ
ルと論理セルとが発生させるノイズの問題もある。ＤＲ
ＡＭは、メモリセルから読み出した微小な電圧をコンピ
ュータの論理信号に増幅するセンス増幅時とビット線の
プリチャージ時に大きな電流を必要とするため、これら
のタイミングで電源供給線や接地線に比較的大きなノイ
ズを発生させる。一方、論理セルは、カウンタ等のよう
に特定の条件の下で同時スイッチングする回路を有して
いるので、これらが同時スイッチングする場合に単発的
に大きなノイズを発生させる。そして、ＤＲＡＭの各メ
モリセルに接続されたビット線（データ線）にこれらの
ノイズが結合すると、これがビット線上に読み出された
セル信号電圧に重畳し、メモリセルの電圧マージンを狭
くして、読み出し時のエラー等を起こしやすくする。こ
のノイズの問題も論理セルと同一チップに混載しない場
合にも存在するが、論理セルと同一チップに混載した場
合には深刻化する。

【００１５】さらに、ＤＲＡＭメモリブロックと論理ブ
ロックとが集積された半導体集積回路装置を製造するに
は、ＤＲＡＭの製造プロセスと論理セルの製造プロセス
とを統合する必要がある。ところで、論理セルの集積密
度は、トランジスタ間や内部の回路ブロック間の金属配
線の密度に大きく依存し、配線工程、即ち、製造プロセ
スの後半部と、金属配線の多層ファインピッチ形成を可
能にするプロセス全体における平坦化とによるところが
大きい。

【００１６】一方、ＤＲＡＭの高集積度は、メモリセル
を如何に小さく作ることができるかに依存するところが
大きく、製造プロセスに含まれる工程のうち、トランジ
スタ及びセルキャパシタを作る工程、即ち、プロセスの
前半部で略決定される。そして、ＤＲＡＭでは、ビット
線以外で、金属配線層の高密度配線が要求されないた
め、一般に金属配線層が少なく許容されるピッチも大き
い。このため、ＤＲＡＭの製造プロセスでは論理セルの
製造プロセス程平坦化が要求されない。

【００１７】このように、ＤＲＡＭセルの製造プロセス
と論理セルの製造プロセスとでは重要視される事項が異
なり、また、ＤＲＡＭセルの製造プロセスには論理セル
の製造プロセスには含まれない工程があるので、これら
を単に統合しただけでは、チップ全体としての集積度を
上げることができない。

【００１８】以上のような問題があるため、当業者の間
では、ＤＲＡＭマクロセルと論理セルとを同一チップに
混載することは困難であるとされていた。

【００１９】本発明は上記問題を考慮して、ＤＲＡＭメ
モリブロックと論理ブロックとが高い集積度で同一チッ
プに形成され、かつこれらが安定的に高速動作する半導
体集積回路装置を提供することを目的とする。

【００２０】また、本発明は、データ転送レートの高速
化及びアクセスタイムの高速化を図ることができ、ＤＲ
ＡＭの構成やインターフェースの設計の自由度を提供で
き、かつ消費電力及びノイズを低減できる半導体集積回
路装置を提供することを目的とする。

【００２１】

【課題を解決するための手段】本発明は、外部配線のた
めの電源パッド、接地パッド及び信号パッドが形成され
た同一チップの半導体基板に、論理ブロックと、この論
理ブロックと接続されるメモリブロックとを形成するよ
うにした半導体集積回路装置である。メモリブロック
は、メモリ用キャパシタを含むＤＲＡＭセルが配列され
たＤＲＡＭメモリセルアレイと、電源供給線と、接地線
とを備え、論理ブロックは、論理回路部と、電源供給線
と、接地線とを備える。メモリブロックの電源供給線及
び論理ブロックの電源供給線は異なる電源パッドに接続
される。

【００２２】メモリブロックの接地線及び論理ブロック
の接地線は同一の接地パッド又は低インピーダンス線で
相互接続された、近接した異なる接地パッドに接続され
のが好ましい。

【００２３】チップは、さらに、電源供給線と接地線と
を有するオフチップドライバ回路を含み、オフチップド
ライバ回路の電源供給線は、メモリブロック及び論理ブ
ロックの電源供給線が接続された電源パッドとは異なる
電源パッドに接続され、オフチップドライバ回路の接地
線は、メモリブロック及び論理ブロックの接地線が接続
された接地パッドとは異なる接地パッドに接続される。

【００２４】また、チップは、電源供給線と接地線とを
有するレシーバ回路を含み、レシーバ回路の電源供給線
は、メモリブロック及び論理ブロックの電源供給線が接
続された電源パッドとは異なる電源パッドに接続され、
レシーバ回路の接地線は、メモリブロック及び論理ブロ
ックの接地線が接続された接地パッドと同一の接地パッ
ド又は低インピーダンス線で相互接続された、近接した
異なる接地パッドに接続される。

【００２５】メモリブロックは、並置された複数のＤＲ
ＡＭマクロセルのアレイを備え、各ＤＲＡＭマクロセル
は、１つ以上のＤＲＡＭメモリセルアレイと、ＤＲＡＭ
メモリセルアレイの読取り及び書込み動作に必要な周辺
回路とを含むように形成される。ＤＲＡＭメモリセルは
半導体基板と反対導電型のウエルに形成され、各ＤＲＡ
ＭマクロセルのＤＲＡＭメモリセルアレイ及び周辺回路
の領域は半導体基板と反対導電型のガードリングによっ
て取り囲まれる。

【００２６】各ＤＲＡＭマクロセルの電源供給線及び接
地線は、各ＤＲＡＭマクロセルのＤＲＡＭメモリセルア
レイ及び周辺回路の領域を取り囲むように枠状に形成さ
れる。半導体基板がＰ導電型の場合、ガードリングはＮ
導電型であり、各ＤＲＡＭマクロセルの電源供給線がガ
ードリングと位置的に重なるように枠状に形成され、か
つガードリングに接続される。半導体基板がＮ導電型の
場合、ガードリングはＰ導電型であり、各ＤＲＡＭマク
ロセルの接地線がガードリングと位置的に重なるように
枠状に形成されて、かつガードリングに接続される。

【００２７】各ＤＲＡＭマクロセルは、所定の電源パッ
ド又は接地パッドに接続されているがメモリブロックの
内部回路に接続されておらず、かつ半導体基板に複数箇
所で接続されて、半導体基板が形成するＰＮ接合を逆バ
イアスするための電圧を半導体基板に供給する付加的電
源供給線又は接地線を含むことができる。

【００２８】各ＤＲＡＭマクロセルの電源供給線と接地
線との間には、バイパスキャパシタが接続される。バイ
パスキャパシタとメモリ用キャパシタはトレンチ型キャ
パシタであるのが好ましい。

【００２９】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。

【００３０】図３には、本発明の第１実施例に係るＡＳ
ＩＣとしての半導体集積回路装置１０の構成が示されて
いる。半導体集積回路装置１０は、１チップで形成さ
れ、平面形状が略正方形状である半導体基板１２を備え
ている。図７に示されるように、この半導体基板１２は
高不純物濃度のＰ型半導体基板１２Ａ上に低不純物濃度
のＰ型エピタキシャル層１２Ｂが形成されたエピタキシ
ャルウェハで構成されている。

【００３１】図３に示されるように、この半導体基板１
２には、４ＭｂＤＲＡＭテクノロジーを利用した３２Ｋ
×９ビット構成の方形状のＤＲＡＭマクロセル１４が、
半導体基板１２の対向する辺に沿って２列に配列され、
各列は８個のＤＲＡＭマクロセル１４を含んでいる。

【００３２】また、ＤＲＡＭマクロセル１４のアレイ間
には約１００Ｋのゲートを有する論理セル（ベースセ
ル）１６が形成されている。論理セル１６には、回路素
子（半導体素子）としてのトランジスタ等を含む図示し
ない論理回路と、論理回路に電源電圧を供給する電源供
給線１８と、電源供給線１８の下方に位置し、かつ論理
回路に接地電圧を供給する接地線２０とが形成されてい
る。電源供給線１８は、論理セル１６の長辺方向に沿っ
た複数の長辺電源供給線１８Ａと、論理セル１６の短辺
方向に沿った複数の短辺電源供給線１８Ｂとから構成さ
れており、中央部に位置する２つの長辺電源供給線１８
Ａがそれぞれ電源パッドに接続されている。同様に、接
地線２０は、隣接する長辺電源供給線１８Ａの間に配置
された長辺接地線２０Ａと、隣接する短辺電源供給線１
８Ｂの間に配置された短辺接地線２０Ｂとから構成され
ており、電源パッドに接続された長辺電源供給線１８Ａ
の外側に位置する２つの長辺接地線２０Ａが接地パッド
に接続されている。

【００３３】半導体基板１２の外周部には、パッド領域
２４が形成されており、パッド領域２４には、種々の電
源パッド、接地パッド及び信号用Ｉ／Ｏパッドを含むパ
ッド２２が形成されている。また、パッド領域２４に
は、外部周辺回路からの信号を受信するレシーバ回路
（図示せず）と外部周辺回路へ信号を送信するオフチッ
プドライバ回路（図示せず）とが形成されており、さら
にパッド領域２４の上部には、レシーバ回路及びオフチ
ップドライバ回路の電源供給線（図示せず）と接地線
（図示せず）とが、それぞれ枠状に形成されている。

【００３４】ＤＲＡＭマクロセル１４と論理セル１６と
レシーバ回路とオフチップドライバ回路とは図示しない
内部配線によって接続されている。

【００３５】図１には、図３の上側のＤＲＡＭマクロセ
ルアレイのＤＲＡＭマクロセル１４の構成が示されてい
る。ＤＲＡＭマクロセル１４は、半導体基板１２の表面
に半導体基板１２と反対導電型（本実施例ではＮ導電
型）のガードリング２６を含み、ガードリング２６は後
述するメモリセルアレイ４２及び周辺回路を含むメモリ
形成領域２９を取り囲むように枠状に形成されている。
ガードリング２６の短辺方向に沿った端部には、延出部
２６Ａが形成されている。

【００３６】ガードリング２６の上には、図示しない絶
縁層を介して、ガードリング２６と位置的に重なるよう
に、ＤＲＡＭマクロセル１４の内部回路に電源電圧を供
給するための電源供給線（金属配線）３４が形成されて
いる。電源供給線３４は、メモリ形成領域２９を取り囲
むようにガードリング２６と対応して枠状に形成されて
いる。また、電源供給線３４の短辺方向に沿った端部に
は、延出部３４Ａが形成されている。

【００３７】電源供給線３４とメモリ形成領域２９との
間には、図示しない絶縁層を介して、ＤＲＡＭマクロセ
ル１４の内部回路に接地電圧を供給するための接地線
（金属配線）３６が形成されている。接地線３６もメモ
リ形成領域２９を取り囲むように枠状に形成されてい
る。また、接地線３６の短辺方向に沿った端部には、延
出部３６Ａが形成されている。

【００３８】ＤＲＡＭマクロセル１４、論理セル１６、
レシーバ回路及びオフチップドライバ回路は、３．３Ｖ
又は５．０Ｖの同じ電源電圧で動作するように設計され
ており、接地電圧は例えば０Ｖである。

【００３９】また、ＤＲＡＭマクロセル１４は、ＤＲＡ
Ｍマクロセル１４の短辺方向に沿って延びる上側と下側
のＰ⁺ 型基板コンタクト領域（拡散領域）２８を有す
る。基板コンタクト領域２８の上には、図示しない絶縁
層を介して、この基板コンタクト領域２８と位置的に重
なるように付加的な接地線３８が形成されている。この
接地線３８はチップの周辺部に設けられた接地パッドに
は接続されるが、チップ内部の回路には接続されず、基
板コンタクト領域２８に複数箇所で接続される。

【００４０】図１の下部の電源供給線３４と接地線３８
との間の領域はターミナル領域３２として用いられる。
ターミナル領域３２には、ＤＲＡＭマクロセル１４内の
内部配線と、論理セル１６、レシーバ回路及びオフチッ
プドライバ回路の配線との相互接続に用いられるターミ
ナル３０（図２の入力ターミナル３０Ａ及び出力ターミ
ナル３０Ｂ）が形成される。

【００４１】複数のＤＲＡＭマクロセル１４が並置され
てＤＲＡＭマクロセル１４のアレイが形成されたとき、
各ＤＲＡＭマクロセル１４の短辺方向に沿った電源供給
線の延出部３４Ａ、接地線３６の延出部３６Ａ、ガード
リング２６の延出部２６Ａ、基板コンタクト領域２８及
び接地線３８が相互接続され、連続した配線或いは領域
を形成する。

【００４２】ＤＲＡＭマクロセルアレイにおいて、隣接
するＤＲＡＭマクロセル１４の間の領域は論理セル１６
からの配線を通過させるための配線領域３９として用い
られる。

【００４３】電源供給線３４、接地線３６は、ＤＲＡＭ
マクロセル１４の内部回路に電源電圧、接地電圧を供給
するためにＤＲＡＭマクロセル１４内に設けられる内部
電源線、内部接地線（図示せず）にそれぞれ接続され
る。また、電源供給線３４は、図示しない絶縁層に形成
された貫通孔であるコンタクトヴィアを介して、ガード
リング２６に複数箇所で接続され、半導体基板ーガード
リングのＰＮ接合を逆バイアスする。

【００４４】ＤＲＡＭマクロセル１４の電源供給線３４
と論理セル１６の電源供給線１８は、チップの異なる電
源パッドに接続されるのが好ましい。チップのパッド２
２は、典型的な例では、ワイヤボンディングにより、又
ははんだボールを用いた、いわゆるＣ４ボンディングに
より、チップキャリア（図示せず）のリードに接続さ
れ、次いでチップキャリアのリードがカード（図示せ
ず）上の電源バス、接地バス、信号線に接続される。し
かし、配線密度が高くなるほど、ボンディング部が微細
化し、チップーカード間に無視しえない寄生インピーダ
ンスを与える。回路密度が増すほど、ノイズ等の影響を
受けやすく、特に、非常に敏感なＤＲＡＭを論理回路と
混載する場合は、できるだけ両者を電気的に分離するこ
とが好ましい。

【００４５】もしＤＲＡＭマクロセル１４の電源供給線
３４と論理セル１６の電源供給線１８とを同じ電源パッ
ドに接続すると、このパッドとカード上の電源バスとの
間の寄生インピーダンスが共通のインピーダンスとして
働き、一方のセルの動作が他方のセルの動作に影響しや
すくなる。ＤＲＡＭマクロセル１４の電源供給線３４と
論理セル１６の電源供給線１８とを異なる電源パッドに
接続することにより、このような共通の寄生インピーダ
ンスを低減することができ、高信頼性の動作を達成でき
る。なお、共通の寄生インピーダンスを小さくできる場
合或いは論理セル１６の電源供給線１８と接地線２０と
の間に静電容量の大きなオンチップのバイパスキャパシ
タを形成することができる場合には、ＤＲＡＭマクロセ
ル１４の電源供給線３４と論理セル１６の電源供給線１
８とを同じ電源パッドに接続して、これらの電源供給線
のインピーダンスを下げるようにしてもよいが、一般に
は、異なる電源パッドに接続するのが好ましい。

【００４６】ＤＲＡＭマクロセル１４の接地線３６と論
理セル１６の接地線２０は、チップの共通の接地パッド
に接続されるか、又は低インピーダンス線によって相互
接続された、近接した位置の異なる接地パッドに接続さ
れるのが好ましい。これにより、ＤＲＡＭマクロセル１
４と論理セル１６における信号基準レベルの差を実質的
になくすと共に、上記の共通の寄生インピーダンスを減
少させてノイズの結合を最少にし、誤動作を防止するこ
とができる。ＤＲＡＭマクロセル１４の接地線３６と論
理セル１６の接地線２０は、共通の接地パッドに接続さ
れるのが好ましいが、これらの接地線と共通の接地パッ
ドとの間の接続長が長くなる場合は、異なる接地パッド
に接続し、これらの接地パッドをチップ上の低インピー
ダンスの相互接続線によって接続してもよい。しかしこ
の場合は、相互接続線のインピーダンスの影響を避ける
ために、近接したパッドを使用すべきである。

【００４７】付加的接地線３８は、半導体基板１２がＤ
ＲＡＭマクロセル１４のプレート電位を一定に保つた
め、ＤＲＡＭマクロセル１４の接地線と同じ接地パッド
に接続されるのが好ましい。

【００４８】オフチップドライバ回路は大きなノイズを
発生させる可能性があるので、オフチップドライバ回路
の電源供給線は、ＤＲＡＭマクロセル１４の電源供給線
３４及び論理セル１６の電源供給線１８とは別の電源パ
ッドに接続されるのが好ましい。但し、論理セル１６の
電源供給線１８と接地線２０との間に大きなオンチップ
のバイパスキャパシタを接続できるときは、オフチップ
ドライバ回路の電源供給線と論理セル１６の電源供給線
１８とを単一の連続した共通の電源供給線として形成
し、これらの電源供給線のインピーダンスを下げるよう
にしてもよい。

【００４９】オフチップドライバ回路の接地線も、大き
なノイズを発生させる可能性があり、また、これはチッ
プの外部に送り出す信号の基準レベルとなるから、ＤＲ
ＡＭマクロセル１４の接地線３６及び論理セル１６の接
地線２０とは別の接地パッドに接続されるのが好まし
い。

【００５０】レシーバ回路の電源供給線もノイズを発生
させる可能性があるから、ＤＲＡＭマクロセル１４の電
源供給線３４、論理セル１６の電源供給線１８及びオフ
チップドライバ回路の電源供給線とは別の電源パッドに
接続されるのが好ましい。

【００５１】データ信号を受け取るレシーバ回路の接地
線は、オフチップドライバの影響を受けないように、そ
して論理セル１６と同じ信号基準レベルを持つようにす
るために、論理セル１６の接地線２０と同じ接地パッド
に接続するのが好ましいが、低インピーダンス線で接続
された、近接した接地パッドに接続することも可能であ
る。

【００５２】ＤＲＡＭマクロセル１４、論理セル１６、
レシーバ回路及びオフチップドライバ回路のこれらの電
源供給線及び接地線は低インピーダンスの金属配線で形
成されるべきである。ガードリング２６内のメモリセル
アレイ形成領域４０には、２×４に配列された８つのメ
モリセルアレイ４２（４Ｋ×９ビット）が形成されてい
る。メモリセルは、図７に示されるようなトレンチ型キ
ャパシタで構成された記憶素子（回路素子）であるメモ
リキャパシタとスイッチング素子（回路素子）としての
Ｐチャネル型電界効果トランジスタとよりなる。各メモ
リセルアレイ４２には、サブアレイ毎にＮ型のウエル２
７（図７）が設けられ、電界効果トランジスタはウエル
２７内に形成されている。メモリセルアレイ４２内の各
メモリセルには行方向の選択を行うためのワード線（図
示省略）と列方向の選択を行うためのビット線（図示省
略）とがそれぞれ接続されている。

【００５３】また、ＤＲＡＭマクロセル１４の下部領域
には、ターミナル領域３２に形成されたターミナル３０
を介して論理セル１６又はレシーバ回路からの信号を受
信するレシーバ回路４４（図２）と、論理セル１６又は
オフチップドライバ回路へ信号を送信するドライバ回路
４６（図２）とを含む入出力回路４８が形成されてい
る。ＤＲＡＭマクロセル１４の下部領域には、また、タ
ーミナル３０を介して論理セル１６、レシーバ回路又は
オフチップドライバ回路とＤＲＡＭマクロセル１４との
間でメモリセルテスト用信号を送受信するためのテスト
入出力回路５０が形成され、また、入出力回路４８とテ
スト入出力回路５０との切替えやテストを行うメモリセ
ルアレイ４２の選択やメモリセルアレイ４２のテストモ
ードの切替えを行うテスト制御回路５２が形成されてい
る。

【００５４】横方向に隣接するメモリセルアレイ４２の
間の領域５４（５４Ａ乃至５４Ｄ）には、ビット線を選
択する列アドレスデコーダと、ビット線及びデータ線を
接続するためのビットスイッチと、センスアンプとが形
成されている。また、縦方向に並んだ各対のメモリセル
アレイ４２の間の領域５６（５６Ａ乃至５６Ｄ）には、
ワード線を選択する行アドレスデコーダが形成されてい
る。以上により行アドレスデコーダは領域５６に隣接す
る２つのメモリセルアレイ４２に共有され、列アドレス
デコーダは領域５４に隣接する２つのメモリセルアレイ
４２に共有される。なお、図２は非共有型の基本構成を
示している。

【００５５】図１の領域５８には、アドレス回路６０、
クロック及び制御信号発生回路６２、入力データ回路６
４及び出力データ回路６６に対応する回路が形成され
る。アドレス回路６０は、アドレスプリデコーダを含
み、入出力回路４８からのアドレス信号を受けて、使用
するメモリセルアレイ４２の選択を行い、選択されたメ
モリセルアレイ４２に対応する行デコーダ、列デコーダ
にそれぞれ行アドレス、列アドレスを送るように動作す
る。クロック及び制御信号発生路６２は、入出力回路４
８からの信号によりＤＲＡＭマクロセル１４内の回路に
必要なクロック信号（タイミング信号）や制御信号を発
生させる。入力データ回路６４は、レシーバ回路４４
（図２）からの入力データを一時的に記憶するデータス
テアリングバッファを含み、かつ入力データをメモリセ
ルアレイ４２へ送るように動作する。出力データ回路６
６は、センスアンプからの出力データを一時的に記憶す
るデータステアリングバッファを含み、かつクロック・
制御信号発生回路６２からの制御信号を受けてドライバ
回路４６にデータを出力するように動作する。また、こ
の領域５８の２つの角の部分には、電源供給線３４と接
地線３６との間に接続された図７に示されるようなトレ
ンチ型キャパシタであるバイパスキャパシタ７０が形成
されている。

【００５６】上記の半導体集積回路装置１０内に形成さ
れた各ＤＲＡＭマクロセル１４内のメモリセルにアクセ
スする場合、行アドレスのうちの一部がメモリセルアレ
イ４２の選択に使用される。具体的には、それぞれ行ア
ドレスが１０ビット、列アドレスが５ビットとされ、行
アドレスのうち２ビットがメモリセルアレイ４２の選択
に使用されている。これにより行アドレスデコーダに隣
接する２つのメモリセルアレイ４２が選択され、かつそ
のメモリセルアレイ４２内のワード線が選択される。

【００５７】ＤＲＡＭマクロセル１４は電源供給線３４
と接地線３６との間に接続されたバイパスキャパシタ７
０を有する。従って、これらの線間に突発性の電流が流
れた場合に、この電流がＤＲＡＭマクロセル１４又は論
理セル１６に与える影響を低減することができる。この
バイパスキャパシタ７０はＤＲＡＭマクロセル１４内の
半導体基板１２上の空いたスペースを利用して形成する
ことができるので、バイパスキャパシタ７０の形成によ
るＤＲＡＭマクロセル１４の大型化を招くことなく、十
分な静電容量が得られる。また、バイパスキャパシタ７
０の構造をメモリキャパシタの構造と同じ構造とするこ
とができ、その場合には、半導体集積回路装置１０を製
造する際にメモリキャパシタと同じ工程でバイパスキャ
パシタ７０を形成することができるので、製造工程を増
加させることがない。

【００５８】また、半導体基板１２として高不純物濃度
基板上に基板の濃度よりも低い不純物濃度のエピタキシ
ャル層を形成したエピタキシャルウェハを使用している
ので、ノイズ電流が半導体基板１２の下側へ除去され、
また、発生したキャリアが半導体基板１２の高濃度部で
消滅すると供に接合容量の増加及び接合耐圧の低下がそ
れぞれ防止される。また、ＤＲＡＭマクロセル１４や論
理セル１６にＣＭＯＳを回路素子として使用した場合に
は、寄生バイポーラトランジスタのベース抵抗が低下す
ることにより、ラッチアップが防止される。

【００５９】また、メモリキャパシタとしてトレンチ型
キャパシタを使用しているため、メモリセルの記憶キャ
パシタンスを大きくすることができ、また、少数キャリ
アの注入又はα粒子による雑音キャリアの注入による記
憶内容の反転やメモリセルの誤動作が低減される。さら
に、トレンチ型キャパシタは、平坦化に適したキャパシ
タであるため、半導体集積回路装置１０の製造の際の金
属配線層の多層ファインピッチを容易にすることができ
る。

【００６０】また、メモリセルはガードリング２６によ
って取り囲まれたウエル２７内に形成されており、ガー
ドリング２６及びウエル２７が雑音キャリアを吸収する
ので、記憶内容が反転することやメモリセル及びＤＲＡ
Ｍマクロセル１４の周辺回路の誤動作が防止される。

【００６１】そして、第１実施例に係る半導体集積回路
装置１０は、同一の半導体基板１２上にＤＲＡＭマクロ
セル１４及び論理セル１６が集積されており、ＤＲＡＭ
マクロセル１４と論理セル１６とが多層配線により配線
されるので、データバス幅を大きくすることができ｛デ
ータバス幅は１４４ビット（９ビット×１６個）｝、デ
ータ転送レートを高速化することができる。また、本半
導体集積回路装置１０は、ＤＲＡＭマクロセル１４と論
理セル１４とを接続する配線を短かくすることができる
ため、配線上での信号伝達の遅延が低減され、論理セル
１６からみたアクセスタイム及びサイクルタイムを高速
化することができる。さらに、サイクルタイムは、アク
セスタイムが高速化されるために、論理セル１６からＤ
ＲＡＭマクロセル１４にプリチャージの開始を早く指示
することができる点からも高速化が可能である。一例と
して、従来のＤＲＡＭと本実施例に係る半導体集積回路
装置１０のＤＲＡＭマクロセル１４のアクセスタイム、
サイクルタイム及びデータ転送レートを実際の数値とし
て比較すると、ＤＲＡＭチップと論理チップとをカード
上の配線で接続するデータバス幅３２ビットの従来のパ
ーソナルコンピュータに使用されるＤＲＡＭでは、サイ
クルタイムは１００ｎｓから１８０ｎｓ程度、アクセス
タイムは６０ｎｓ、データ転送レートは２２ＭＢ／ｓか
ら４０ＭＢ／ｓ程度であるのに対し、第１実施例に係る
半導体集積回路装置１０では、サイクルタイムは６０ｎ
ｓ（選択された１本のワード線上の連続したビット線を
選択して、これらのワード線及びビット線が接続された
メモリセルに順次アクセスするページモードを使用した
場合のサイクルタイムは３０ｎｓ）、アクセスタイムは
３０ｎｓ、データ転送レートは３００ＭＢ／ｓである。

【００６２】また、この半導体集積回路装置１０では、
同一の半導体基板１２上にＤＲＡＭマクロセル１４と論
理セル１６とが集積されており、パッケージの大きさや
カード上のアドレス信号線の本数を考慮する必要がな
く、アドレス信号を多重化しなくてよいので、ＤＲＡＭ
マクロセル１４や論理セル１６の設計に大きな自由度を
与えることができる。

【００６３】さらに、上記の半導体集積回路装置１０で
は、ＤＲＡＭマクロセル１４と論理セル１６とをつなぐ
配線が短縮化されるので、消費電力及びノイズを低減す
ることができる。具体的な数値で比較すると、ＤＲＡＭ
チップと論理チップとをカード上の配線で接続する半導
体集積回路装置において、カード上に負荷容量が５０ｐ
Ｆであるデータ線が３２本あって、これらが３０ｎｓサ
イクル（ページモードかつインターリーブ）で駆動さ
れ、１サイクル毎に０Ｖと５．０Ｖとの間をスイングす
る場合、これらのデータ線を充放電するのに必要な電力
は約６７０ｍＷである。一方、半導体集積回路装置１０
ではデータ線１本あたりの負荷容量は大きめに見積もっ
ても２ｐＦ程度であり、データ線の本数が１４４本でこ
れらが３０ｎｓ（ページモード）で駆動され、１サイク
ル毎に０Ｖと５．０Ｖとの間をスイングする場合、これ
らのデータ線を充放電するのに必要な電力は約１２０ｍ
Ｗである。この差は、システム全体としての消費電力の
差となって現れ、システム全体としての消費電力の差は
データ転送レートとデータバス幅に比例して大きくな
る。よって、従来タイプの半導体集積回路装置がシステ
ムに使用された場合と比較して、半導体集積回路装置１
０はその消費電力を大幅に低減することができる。

【００６４】また、データ線を発生源とするノイズの中
では同時スイッチングによるノイズが重要であり、これ
は信号に基づいてデータ線に流れる電流の時間的変化率
と充放電されるデータ線のインダクタンスに比例する。
このうち、信号の遷移時間とインダクタンスはカード上
の配線とチップ内の配線とで桁違いに異なる訳ではない
が、充放電電流は負荷容量に比例して大きくなるため、
データ線の本数が同じである従来タイプの半導体集積回
路装置に比べて、第１実施例に係る半導体集積回路装置
１０は、データ線１本当たりの負荷容量が小さいため、
発生するノイズを大幅に低減することができる。具体的
には、消費電力のところで上げた例において、カード上
でのデータ線の電荷引き抜き時間、チップ上でのデータ
線の電荷引き抜き時間、データ線上の電荷を引き抜くた
めのカード上の接地線のインダクタンス及びデータ線上
の電荷を引き抜くためのＤＲＡＭマクロセル４個あたり
のチップ上の接地線のインダクタンスをそれぞれ１０ｎ
ｓ、４ｎｓ、５ｎＨ、２ｎＨとし、ピーク電流値を平均
電流値の２倍、遷移の中間点で電流が最大に達する場
合、カード上のノイズ電圧のピーク値は３．２Ｖに達す
るのに対し、チップ上のノイズ電圧のピーク値は０．３
６Ｖ程度である。また、発生するノイズを大幅に低減す
ることができるので、不要輻射（放射ノイズ）も大幅に
低減することができる。

【００６５】また、消費電力に関しては、データ転送レ
ートを大きくするために一度に複数のＤＲＡＭマクロセ
ル１４を同時に活性化することを考慮して、ＤＲＡＭマ
クロセル１個当たりの消費電力を低く抑える必要があ
る。ところで、ＤＲＡＭでは選択されたワード線に電圧
が印加されることによりそのワード線上の全てのメモリ
セルの情報が破壊されることを考慮して、ビット線毎に
センスアンプが設けられている。そして、ＤＲＡＭマク
ロセル１４の消費電力は主に活性化されるビット線の数
及び静電容量、即ち、活性化されるセンスアンプの数と
ビット線の長さで決定される。ここで、図１に示される
ように、半導体集積回路装置１０に使用されるＤＲＡＭ
マクロセル１４には単一ではなく複数のメモリセルアレ
イ４２が形成されているので、各メモリセルアレイ４２
内で１本のワード線に接続されるビット線の数、ひいて
はセンスアンプの数が低減され、また、１回のアクセス
ではこのうちの一つのメモリセルアレイ４２のみが活性
化されるので、一度に活性化されるビット線の数及びセ
ンスアンプの数が低減される。さらに、各メモリセルア
レイ４２の回りに行アドレスデコーダと列アドレスデコ
ーダとが配置されているので、ビット線が短くなってい
る。よって、本実施例に使用されるＤＲＡＭマクロセル
１個当たりの消費電力は低く抑えられている。

【００６６】ところで、以上のような半導体集積回路装
置１０を製造するには、ＤＲＡＭの製造プロセスと論理
セルの製造プロセスとの統合を図りつつ、半導体集積回
路装置全体における平坦性を確保して多層ファインピッ
チ配線を可能にして、ＤＲＡＭ本来の集積度と共に論理
セル本来の集積度とを損なわないようにする必要があ
る。

【００６７】本実施例では、メモリ用キャパシタ及びバ
イパスキャパシタ７０として平坦化に適したトレンチ型
キャパシタを使用することができ、これにより平坦化が
図られる。

【００６８】また、本実施例ではＤＲＡＭマクロセル１
４及び論理セル１６の個々の回路素子を分離する酸化物
アイソレーション領域８０（図７）は半導体基板と同平
面になるように埋め込まれるため、半導体基板１２の凹
凸が低減される。

【００６９】また、配線層（金属配線）で発生する凹凸
を除去するために、層間絶縁層を例えばケミカルメカニ
カルポリッシュによって平坦化することができる。

【００７０】この場合、平坦化した絶縁層に貫通孔又は
コンタクトヴィアを形成し、メッキ等によりこれにスタ
ッド導体を埋め込み、この導体を介して各配線層間を接
続することができる。これによれば、貫通孔に導体を埋
め込んでいるため、貫通孔の上部に形成された配線層の
窪みが低減されて配線層が平坦化され、この配線層上に
形成される配線層の多層ファインピッチ配線が可能にな
る。

【００７１】このように本実施例は、メモリ用キャパシ
タ及びバイパスキャパシタ７０としてのトレンチ型キャ
パシタの使用や、埋込型アイソレーション領域８０の使
用や、平坦化した層間絶縁層にスタッド導体を埋め込む
ことによって、半導体基板１２上の凹凸を低減すること
ができ、半導体集積回路装置１０の製造プロセスの配線
工程での凹凸を低減して、配線層の段切れ等による配線
の断線や短絡を低減し、多層ファインピッチ配線を可能
にすることができる。

【００７２】図４には、本発明の第２実施例に係るＡＳ
ＩＣとしての１チップで形成された半導体集積回路装置
１００の構成が示されている。なお、以下の説明では、
第１実施例と同一の構成には同一の符号を付してその説
明を省略する。

【００７３】この半導体集積回路装置１００の半導体基
板１２には、２個のＤＲＡＭマクロセル１４が形成され
ている。また、ＤＲＡＭマクロセル１４の長辺に隣接し
て約１００Ｋのゲートを有する論理セル（ベースセル）
１０２が形成されている。

【００７４】なお、ＤＲＡＭマクロセル１４、論理セル
１０２、レシーバ回路及びオフチップドライバ回路の構
成と、電源供給線及び接地線の接続とは図１〜図３に関
して説明したのと同様である。

【００７５】以上のような半導体集積回路装置１００は
第１実施例に係る半導体集積回路装置１０と同様の効果
を有しており、データバス幅は１８ビット（９ビット×
２個）である。

【００７６】図５には、本発明の第３実施例に係るＡＳ
ＩＣとしての１チップで形成された半導体集積回路装置
１１０の構成が示されている。

【００７７】この半導体集積回路装置１１０の半導体基
板１２には、１６ＭｂＤＲＡＭテクノロジーを利用した
６４Ｋ×１８ビット構成の方形状のＤＲＡＭマクロセル
１１２が、半導体基板１２の対向する１組の辺に沿って
４個ずつ形成されている。また、直線状に配置されたＤ
ＲＡＭマクロセル１１２の間には約２００Ｋのゲートを
有する論理セル（ベースセル）１１４が形成されてい
る。

【００７８】論理セル１１４には、回路素子（半導体素
子）としてのトランジスタ等を含む図示しない論理回路
と、論理回路に電源電圧を供給する電源供給線（図示省
略）と、論理回路に接地電圧を供給する接地線（図示省
略）とが形成されている。

【００７９】図６には、ＤＲＡＭマクロセル１１２の構
成が示されている。このＤＲＡＭマクロセル１１２のメ
モリセルアレイ形成領域４０には、トレンチ型キャパシ
タと電界効果トランジスタとよりなるメモリセルのアレ
イ１２０（８Ｋ×９ビット）が２×８に配列されてい
る。

【００８０】横方向に隣接するメモリセルアレイ１２０
の間の領域１２２（１２２Ａ乃至１２２Ｈ）には、行ア
ドレスデコーダが形成されている。さらに、縦方向に並
んだ各対のメモリセルアレイ１２０間の領域１２４（１
２４Ａ乃至１２４Ｈ）には、列アドレスデコーダ、ビッ
トスイッチ及びセンスアンプ等が形成されている。

【００８１】なお、このＤＲＡＭマクロセル１１２に
は、図１の基板コンタクト領域２８に対応する領域及び
接地線３８に対応する接地線は形成されていない。

【００８２】これらの相違点を除けば図６の構成は図１
の構成と同じである。このＤＲＡＭマクロセル１１２で
は、それぞれ行アドレスが１１ビット、列アドレスが５
ビットとされ、行アドレスのうち３ビットがメモリセル
アレイ１２０の選択に使用される。

【００８３】なお、ＤＲＡＭマクロセル１１２、論理セ
ル１１４、レシーバ回路及びオフチップドライバ回路の
構成と、電源供給線及び接地線の接続とは図１〜図３に
関して説明したのと同様である。

【００８４】この半導体集積回路装置１１０は第１実施
例に係る半導体集積回路装置１０と同様の効果を有して
おり、データバス幅は１４４ビット（１８ビット×８
個）である。

【００８５】ところで、データ転送レートを大きくする
には、本発明に係る半導体集積回路装置の設計及び製造
上の制約条件の下で、ＤＲＡＭマクロセルのデータ幅を
なるべく大きくすることが好ましい。従って、メモリ容
量が同じであれば、アドレス深さは浅くなる。

【００８６】さらに、ＤＲＡＭはメモリセルにダイナミ
ック回路を用いているため、ノイズや周囲の電気的状態
の影響を受けやすく、その一つの現れがパターンセンシ
ティビティである。パターンセンシティビティはノイズ
環境によって異なるため、同一構成のＤＲＡＭマクロセ
ルであっても、チップ内で共存する論理セルの構成やチ
ップ全体の構成によってテストの結果が異なり得る。そ
のため、ＤＲＡＭの特性が十分に把握され製造工程が安
定するまで、論理セルを混載したユーザーチップにおい
ても、ＢＩＳＴ（ビルトインセルフテスト）以外にＤＲ
ＡＭマクロセルを直接テストできるようにしておく必要
がある。このために、パッケージの各ピンに複数の機能
を割り当てておいて制御信号に応じて割り当てられた機
能を切り換えるピンマルチプレックスを用いて、ＤＲＡ
Ｍマクロセルのテストに必要な信号を外部周辺回路から
レシーバセルを介して各ＤＲＡＭマクロセルへ送り、外
部周辺回路でテストの制御及びそのテストデータの観測
を行うようにすることが好ましい。

【００８７】上記の実施例では、平坦化に適したキャパ
シタとして、トレンチ型キャパシタを使用しているが、
これ以外に、プレーナー型キャパシタや平坦性を向上さ
せたスタック型キャパシタをメモリセルのキャパシタや
バイパスキャパシタに使用することができる。

【００８８】また、上記実施例の論理セルにはスタンダ
ードセル、マクロセル、ゲートアレイ等のＡＳＩＣ用の
論理セル及びフルカスタム設計の論理セルを使用するこ
とができ、必要に応じて様々なチップインターフェース
を構築することができる。また、論理セルは内部回路に
ディジタル回路の他アナログ回路を有することができ
る。

【００８９】さらに、基板電位を安定化するために、回
路素子が形成されていないチップ裏面を共晶合金、ハン
ダ、導電性接着剤等で、電源回路又は接地部と接続され
た導体又は基板電位と同じ電位のその他の導体に固定
し、この導体の電位を一定に保つようにしてもよい。

【００９０】また、上記実施例では、接地パッドに接続
されるがＤＲＡＭマクロセル内の内部回路に接続されな
い接地線３８が形成されてＰ型半導体基板と接続されて
いるが、Ｎ型半導体基板が用いられたときは、電源パッ
ドに接続されて内部回路に接続されない電源供給線が形
成されて半導体基板１２と複数箇所で接続される。

【００９１】さらに、ソフトエラーの防止対策として
は、上記実施例のように、ウエルの中にメモリセルアレ
イを形成すること、蓄積容量が大きく、かつトレンチの
内側に記憶ノードが形成されて雑音キャリアが注入され
にくいトレンチ型キャパシタを使用することの他、記憶
ノードやビット線に雑音キャリアが注入され難い構造、
即ち、記憶ノードやビット線との接合部の拡散領域（図
７の拡散領域７９）を小さく（接合面積を小さく）した
り、パッケージのモールド材を低放射性元素含有率のも
のにしたり、又はチップ表面を有機材でコーティングす
ることができる。

【００９２】

【発明の効果】本発明は、メモリブロックの電源供給線
と論理ブロックの電源供給線とが別々に形成されて異な
る電源パッドに接続されており、一方、メモリブロック
の接地線と論理ブロックの接地線とは別々に形成されて
共通の接地パッド又は低インピーダンス線で相互接続さ
れた、近接した異なる接地パッドでのみ接続されてお
り、それ以外の部分では接続されていないため、メモリ
ブロック及び論理ブロック間の共通インピーダンスを大
幅に低減することができ、一方のセルの動作が他方のセ
ルに与える影響を小さくすることができ、特に電源ノイ
ズのカップリングを低減することができる。

【００９３】また、本発明は、メモリブロックの接地線
と論理ブロックの接地線とが、共通のパッド又は近接パ
ッドを結ぶ低インピーダンス配線で接続されており、そ
れ以外の部分では接続されていないため、メモリブロッ
ク及び論理ブロック間の信号の基準レベルの差を低減す
ることができ、メモリブロック及び論理ブロック間の信
号の送受信で発生するエラーを低減することができる。

【００９４】さらに、本発明は、各ＤＲＡＭマクロセル
の電源供給線と接地線との間に接続されたバイパスキャ
パシタを有するため、突発性の電流の影響を低減するこ
とができる。

【００９５】また、各ＤＲＡＭマクロセルの領域がガー
ドリングによって取り囲まれており、このガードリング
が少数キャリア又はα粒子による雑音キャリアを吸収す
るので、記憶内容が反転することやメモリセル及びＤＲ
ＡＭマクロセルの周辺回路の誤動作を防止することがで
きる。

【００９６】各ＤＲＡＭマクロセルの電源供給線及び接
地線は、ＤＲＡＭマクロセルのＤＲＡＭメモリセルアレ
イ及び周辺回路の領域を取り囲むように枠状に設けられ
ているから、ＤＲＡＭマクロセルの内部回路は任意の方
向で最短距離で電源供給線及び接地線にアクセスするこ
とができ、従って電源接続及び接地接続のインピーダン
スを低減すると共に、配線設計の融通性を増すことがで
きる。

【００９７】ガードリング及びこれと接続されるべき電
源供給線又は接地線は位置的に重なるように枠状に形成
されるから、ガードリングと電源供給線又は接地線とを
複数箇所で接続でき、ガードリングの電位を一様に保つ
ことができる。

【００９８】また、電源パッド又は接地パッドに接続さ
れるがＤＲＡＭマクロセルの内部回路に接続されない付
加的電源供給線又は接地線を設けて、これを複数箇所で
半導体基板に接続することにより、半導体基板全体を一
様な電位に保つことができる。

【００９９】以上より、本発明は、メモリブロックと論
理ブロックとを同一チップに混載しても、メモリブロッ
クを安定に動作させることができ、これにより、データ
転送レートの高速化及びアクセスタイムの高速化を図る
ことができ、ＤＲＡＭの構成やインターフェースの設計
の自由度を提供でき、かつ消費電力及びノイズを低減で
きる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るＡＳＩＣとしての半
導体集積回路装置に使用されるＤＲＡＭマクロセルの構
成を示す平面図である。

【図２】図１のＤＲＡＭマクロセル内のブロック図であ
る。

【図３】図１のＤＲＡＭマクロセルが使用された本発明
の第１実施例に係るＡＳＩＣとしての半導体集積回路装
置の構成を示すチップレイアウト図である。

【図４】図１のＤＲＡＭマクロセルが使用された本発明
の第２実施例に係るＡＳＩＣとしての半導体集積回路装
置の構成を示すチップレイアウト図である。

【図５】本発明の第３実施例に係るＡＳＩＣとしての半
導体集積回路装置の構成を示すチップレイアウト図であ
る。

【図６】図５の半導体集積回路装置に使用されるＤＲＡ
Ｍマクロセルの構成を示す平面図である。

【図７】メモリセルの一例を示す断面図である。

【符号の説明】

１０ 半導体集積回路装置 １２ 半導体基板 １４ ＤＲＡＭマクロセル（メモリブロック） １６ 論理セル（論理ブロック） ２２ パッド ２６ ガードリング ２７ ウエル ３４ 電源供給線 ３６ 接地線 ３８ 接地線 ４２ メモリセルアレイ ７０ バイパスキャパシタ １００ 半導体集積回路装置 １０２ 論理チップ １１０ 半導体集積回路装置 １１２ ＤＲＡＭマクロセル １１４ 論理セル

───────────────────────────────────────────────────── フロントページの続き (72)発明者 砂永 登志男 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 (72)発明者 北村 恒二 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 (72)発明者 山本 昌章 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内

Claims (29)

【特許請求の範囲】
1. 【請求項１】 外部配線のための電源パッド、接地パッ
   ド及び信号パッドが形成された同一チップの半導体基板
   に、論理ブロックと、この論理ブロックと接続されるメ
   モリブロックとを形成するようにした半導体集積回路装
   置にして、 前記メモリブロックは、メモリ用キャパシタを含むＤＲ
   ＡＭセルが配列されたＤＲＡＭメモリセルアレイと、電
   源供給線と、接地線とを備え、 前記論理ブロックは、論理回路部と、電源供給線と、接
   地線とを備え、 前記メモリブロックの前記電源供給線及び前記論理ブロ
   ックの電源供給線は異なる電源パッドに接続されている
   ことを特徴とする半導体集積回路装置。
2. 【請求項２】 前記メモリブロックの前記接地線及び前
   記論理ブロックの接地線は同一の接地パッド又は低イン
   ピーダンス線で相互接続された、近接した異なる接地パ
   ッドに接続されていることを特徴とする請求項１に記載
   の半導体集積回路装置。
3. 【請求項３】 前記チップは、電源供給線と、接地線と
   を備えたオフチップドライバ回路を含み、前記オフチッ
   プドライバ回路の電源供給線は、前記メモリブロック及
   び前記論理ブロックの電源供給線が接続された電源パッ
   ドとは異なる電源パッドに接続されていることを特徴と
   する請求項１又は２に記載の半導体集積回路装置。
4. 【請求項４】 前記チップは、電源供給線と、接地線と
   を備えたオフチップドライバ回路を含み、前記オフチッ
   プドライバ回路の接地線は、前記メモリブロック及び前
   記論理ブロックの接地線が接続された接地パッドとは異
   なる接地パッドに接続されていることを特徴とする請求
   項１又は２項に記載の半導体集積回路装置。
5. 【請求項５】 前記チップは、電源供給線と、接地線と
   を備えたレシーバ回路を含み、前記レシーバ回路の電源
   供給線は、前記メモリブロック及び前記論理ブロックの
   電源供給線が接続された電源パッドとは異なる電源パッ
   ドに接続されていることを特徴とする請求項１又は２に
   記載の半導体集積回路装置。
6. 【請求項６】 前記チップは、電源供給線と、接地線と
   を備えたレシーバ回路を含み、前記レシーバ回路の接地
   線は、前記論理ブロックの接地線が接続された接地パッ
   ドと同一の接地パッド又は低インピーダンス線で相互接
   続された、近接した異なる接地パッドに接続されている
   ことを特徴とする請求項１又は２に記載の半導体集積回
   路装置。
7. 【請求項７】 前記チップは、所定の電源パッド又は接
   地パッドに接続されているが前記メモリブロックの内部
   回路に接続されておらず、かつ前記半導体基板に複数箇
   所で接続されて、前記半導体基板が形成するＰＮ接合を
   逆バイアスするための電圧を前記半導体基板に供給する
   電源供給線又は接地線を含むことを特徴とする請求項１
   又は２に記載の半導体集積回路装置。
8. 【請求項８】 外部配線のための電源パッド、接地パッ
   ド及び信号パッドが形成された同一チップの半導体基板
   に、論理ブロックと、この論理ブロックと接続されるメ
   モリブロックとを形成するようにした半導体集積回路装
   置にして、 前記メモリブロックは、並置された複数のＤＲＡＭマク
   ロセルのアレイを備え、 各前記ＤＲＡＭマクロセルは、１つ以上のＤＲＡＭメモ
   リセルアレイと、前記ＤＲＡＭメモリセルアレイの読取
   り及び書込み動作に必要な周辺回路と、電源供給線と、
   接地線とを備え、 前記半導体基板は、各前記ＤＲＡＭマクロセルのＤＲＡ
   Ｍメモリセルアレイ及び周辺回路の領域を取り囲むよう
   に形成された、前記半導体基板と反対導電型のガードリ
   ングを備えることを特徴とする半導体集積回路装置。
9. 【請求項９】 前記半導体基板はＰ導電型であり、前記
   ガードリングはＮ導電型であり、各前記ＤＲＡＭマクロ
   セルの前記電源供給線は、各前記ＤＲＡＭマクロセルの
   ＤＲＡＭメモリセルアレイ及び周辺回路の領域を取り囲
   みかつ前記ガードリングと位置的に重なるように枠状に
   形成されており、かつ前記ガードリングに接続されてい
   ることを特徴とする請求項８に記載の半導体集積回路装
   置。
10. 【請求項１０】 前記半導体基板はＮ導電型であり、前
    記ガードリングはＰ導電型であり、各前記ＤＲＡＭマク
    ロセルの前記接地線は、各前記ＤＲＡＭマクロセルのＤ
    ＲＡＭメモリセルアレイ及び周辺回路の領域を取り囲み
    かつ前記ガードリングと位置的に重なるように枠状に形
    成されており、かつ前記ガードリングに接続されている
    ことを特徴とする請求項８に記載の半導体集積回路装
    置。
11. 【請求項１１】 各前記メモリセルは電界効果トランジ
    スタとキャパシタからなり、前記電界効果トランジスタ
    は前記半導体基板と反対導電型のウエルに形成されてい
    ることを特徴とする請求項８、９及び１０のいずれか１
    項に記載の半導体集積回路装置。
12. 【請求項１２】 各前記ＤＲＡＭマクロセルは、当該Ｄ
    ＲＡＭマクロセルの電源供給線と接地線との間に接続さ
    れたバイパスキャパシタを含むことを特徴とする請求項
    １１に記載の半導体集積回路装置。
13. 【請求項１３】 前記メモリセルのキャパシタ及び前記
    バイパスキャパシタがトレンチ型キャパシタであること
    を特徴とする請求項１２に記載の半導体集積回路装置。
14. 【請求項１４】 外部配線のための電源パッド、接地パ
    ッド及び信号パッドが形成された同一チップの半導体基
    板に、論理ブロックと、この論理ブロックと接続される
    メモリブロックとを形成するようにした半導体集積回路
    装置にして、 前記メモリブロックは、並置された複数のＤＲＡＭマク
    ロセルのアレイを備え、 各ＤＲＡＭマクロセルは、１つ以上のＤＲＡＭメモリセ
    ルアレイと、前記ＤＲＡＭメモリセルアレイの読取り及
    び書込み動作に必要な周辺回路と、電源供給線と、接地
    線とを備え、 前記論理ブロックは、論理回路部と、電源供給線と、接
    地線とを備え、 各前記ＤＲＡＭマクロセルの電源供給線及び接地線は、
    当該ＤＲＡＭマクロセルのＤＲＡＭメモリセルアレイ及
    び周辺回路の領域を取り囲むように枠状に設けられてい
    ることを特徴とする半導体集積回路装置。
15. 【請求項１５】 前記ＤＲＡＭマクロセルのアレイにお
    ける前記電源供給線及び接地線はそれぞれ連続した導体
    で形成されていることを特徴とする請求項１４に記載の
    半導体集積回路装置。
16. 【請求項１６】 各前記ＤＲＡＭマクロセルは、所定の
    電源パッド又は接地パッドに接続されているが前記メモ
    リブロックの内部回路に接続されておらず、かつ前記半
    導体基板に複数箇所で接続されて、前記半導体基板が形
    成するＰＮ接合を逆パイアスするための電圧を前記半導
    体基板に供給する電源供給線又は接地線を含むことを特
    徴とする請求項１４又は１５に記載の半導体集積回路装
    置。
17. 【請求項１７】 外部配線のための電源パッド、接地パ
    ッド及び信号パッドが形成された同一チップの半導体基
    板に、論理ブロックと、この論理ブロックと接続される
    メモリブロックとを形成するようにした半導体集積回路
    装置にして、 前記メモリブロックは、並置された複数のＤＲＡＭマク
    ロセルのアレイを備え、 各ＤＲＡＭマクロセルは、１つ以上のＤＲＡＭメモリセ
    ルアレイと、前記ＤＲＡＭメモリセルアレイの読取り及
    び書込み動作に必要な周辺回路と、電源供給線と、接地
    線とを備え、 前記論理ブロックは、論理回路部と、電源供給線と、接
    地線とを備え、 前記ＤＲＡＭマクロセルの電源供給線及び前記論理ブロ
    ックの電源供給線は異なる電源パッドに接続され、 前記ＤＲＡＭマクロセルの接地線及び前記論理ブロック
    の接地線は同一の接地パッド又は低インピーダンス線で
    相互接続された、近接した異なる接地パッドに接続され
    ていることを特徴とする半導体集積回路装置。
18. 【請求項１８】 前記チップは、電源供給線と接地線と
    を備えたオフチップドライバ回路を含み、前記オフチッ
    プドライバ回路の電源供給線は前記メモリブロック及び
    前記論理ブロックの電源供給線が接続された電源パッド
    とは異なる電源パッドに接続されていることを特徴とす
    る請求項１７に記載の半導体集積回路装置。
19. 【請求項１９】 前記チップは、電源供給線と、接地線
    とを備えたオフチップドライバ回路を含み、前記オフチ
    ップドライバ回路の接地線は前記メモリブロック及び前
    記論理ブロックの接地線が接続された接地パッドとは異
    なる接地パッドに接続されていることを特徴とする請求
    項１７に記載の半導体集積回路装置。
20. 【請求項２０】 各前記ＤＲＡＭマクロセルは、所定の
    電源パッド又は接地パッドに接続されているが前記メモ
    リブロックの内部回路に接続されておらず、かつ前記半
    導体基板に複数箇所で接続されて、前記半導体基板が形
    成するＰＮ接合を逆バイアスするための電圧を前記半導
    体基板に供給する電源供給線又は接地線を含むことを特
    徴とする請求項１７に記載の半導体集積回路装置。
21. 【請求項２１】 前記半導体基板は、各前記ＤＲＡＭマ
    クロセルのＤＲＡＭメモリセルアレイ及び周辺回路の領
    域を取り囲むように形成された、前記半導体基板と反対
    導電型のガードリングを備えることを特徴とする請求項
    １７に記載の半導体集積回路装置。
22. 【請求項２２】 前記半導体基板はＰ導電型であり、前
    記ガードリングはＮ導電型であり、各前記ＤＲＡＭマク
    ロセルの電源供給線は、各前記ＤＲＡＭマクロセルのＤ
    ＲＡＭメモリセルアレイ及び周辺回路の領域を取り囲み
    かつ前記ガードリングと位置的に重なるように枠状に形
    成されており、かつ前記ガードリングに接続されている
    ことを特徴とする請求項２１に記載の半導体集積回路装
    置。
23. 【請求項２３】 前記半導体基板はＮ導電型であり、前
    記ガードリングはＰ導電型であり、各前記ＤＲＡＭマク
    ロセルの電源供給線は、各前記ＤＲＡＭマクロセルのＤ
    ＲＡＭメモリセルアレイ及び周辺回路の領域を取り囲み
    かつ前記ガードリングと位置的に重なるように枠状に形
    成されており、かつ前記ガードリングに接続されている
    ことを特徴とする請求項２１に記載の半導体集積回路装
    置。
24. 【請求項２４】 外部配線のための電源パッド、接地パ
    ッド及び信号パッドが形成された同一チップの半導体基
    板に、論理ブロックと、メモリブロックと、レシーバ回
    路と、オフチップドライバ回路とを形成するようにした
    半導体集積回路装置にして、 前記メモリブロックは、並置された複数のＤＲＡＭマク
    ロセルのアレイを備え、 各ＤＲＡＭマクロセルは、電界効果トランジスタ及びキ
    ャパシタからなるＤＲＡＭメモリセルの１つ以上のアレ
    イと、アドレス回路、入出力データ回路、クロック制御
    信号発生回路、行アドレスデコーダ、列アドレスデコー
    ダ及びセンスアンプを含む、前記ＤＲＡＭメモリセルア
    レイの読取り及び書込み動作に必要な周辺回路と、電源
    供給線と、接地線とを備え、 前記論理ブロックは、論理回路部と、電源供給線と、接
    地線とを備え、 前記ＤＲＡＭメモリセルの電界効果トランジスタは、前
    記半導体基板と反対導電型のウエルに形成されており、 各前記ＤＲＡＭマクロセルは前記ＤＲＡＭメモリセルア
    レイ及び周辺回路の領域を取り囲むように形成された前
    記半導体基板と反対導電型のガードリングを備え、 各前記ＤＲＡＭマクロセルの電源供給線及び前記論理ブ
    ロックの電源供給線は異なる電源パッドに接続され、 各前記ＤＲＡＭマクロセルの接地線及び前記論理ブロッ
    クの接地線は、同一の接地パッド又は低インピーダンス
    線で相互接続された、近接した異なる接地パッドに接続
    されていることを特徴とする半導体集積回路装置。
25. 【請求項２５】 前記半導体基板は、高不純物濃度領域
    上に形成された低不純物濃度のエピタキシャル層を有
    し、このエピタキシャル層に前記ウエルが形成されてい
    ることを特徴とする請求項２４に記載の半導体集積回路
    装置。
26. 【請求項２６】 前記半導体基板は、半導体基板表面と
    同平面になるように形成された回路素子アイソレーショ
    ン領域を含むことを特徴とする請求項２５に記載の半導
    体集積回路装置。
27. 【請求項２７】 各前記ＤＲＡＭマクロセルは、当該Ｄ
    ＲＡＭマクロセルの電源供給線と接地線との間に接続さ
    れたバイパスキャパシタを含み、前記ＤＲＡＭメモリセ
    ルのキャパシタ及び前記バイパスキャパシタがトレンチ
    型キャパシタであるとを特徴とする請求項２４又は２５
    に記載の半導体集積回路装置。
28. 【請求項２８】 外部配線のための電源パッド、接地パ
    ッド及び信号パッドが形成された同一チップのＰ導電型
    の半導体基板に、論理ブロックと、メモリブロックと、
    レシーバ回路と、オフチップドライバ回路とを形成する
    ようにした半導体集積回路装置にして、 前記メモリブロックは、並置された複数のＤＲＡＭマク
    ロセルのアレイを備え、 各ＤＲＡＭマクロセルは、電界効果トランジスタ及びキ
    ャパシタからなるＤＲＡＭメモリセルの１つ以上のアレ
    イと、アドレス回路、入出力データ回路、クロック制御
    信号発生回路、行アドレスデコーダ、列アドレスデコー
    ダ及びセンスアンプを含む、前記ＤＲＡＭメモリセルア
    レイの読取り及び書込み動作に必要な周辺回路と、電源
    供給線と、接地線とを備え、 前記論理ブロックは、論理回路部と、電源供給線と、接
    地線とを備え、 前記前記ＤＲＡＭメモリセルの電界効果トランジスタ
    は、Ｎ導電型のウエルに形成されており、 各前記ＤＲＡＭマクロセルは前記ＤＲＡＭメモリセルア
    レイ及び周辺回路の領域を取り囲むように形成されたＮ
    導電型のガードリングを備え、 各前記ＤＲＡＭマクロセルの電源供給線は、当該ＤＲＡ
    ＭマクロセルのＤＲＡＭメモリセルアレイ及び周辺回路
    の領域を取り囲みかつ前記ガードリングと位置的に重な
    るように枠状に形成されており、かつ前記ガードリング
    に接続されていることを特徴とする半導体集積回路装
    置。
29. 【請求項２９】 外部配線のための電源パッド、接地パ
    ッド及び信号パッドが形成された同一チップのＮ導電型
    の半導体基板に、論理ブロックと、メモリブロックと、
    レシーバ回路と、オフチップドライバ回路とを形成する
    ようにした半導体集積回路装置にして、 前記メモリブロックは、並置された複数のＤＲＡＭマク
    ロセルのアレイを備え、 各ＤＲＡＭマクロセルは、電界効果トランジスタ及びキ
    ャパシタからなるＤＲＡＭメモリセルの１つ以上のアレ
    イと、アドレス回路、入出力データ回路、クロック制御
    信号発生回路、行アドレスデコーダ、列アドレスデコー
    ダ及びセンスアンプを含む、前記ＤＲＡＭメモリセルア
    レイの読取り及び書込み動作に必要な周辺回路と、電源
    供給線と、接地線とを備え、 前記論理ブロックは、論理回路部と、電源供給線と、接
    地線とを備え、 前記前記メモリセルの電界効果トランジスタは、Ｐ導電
    型のウエルに形成されており、 各前記ＤＲＡＭマクロセルは前記ＤＲＡＭメモリセルア
    レイ及び周辺回路の領域を取り囲むように形成されたＰ
    導電型のガードリングを備え、 各前記ＤＲＡＭマクロセルの接地線は、当該ＤＲＡＭマ
    クロセルのＤＲＡＭメモリセルアレイ及び周辺回路の領
    域を取り囲みかつ前記ガードリングと位置的に重なるよ
    うに枠状に形成されており、かつ前記ガードリングに接
    続されていることを特徴とする半導体集積回路装置。