JP2008181559A - 画像処理装置 - Google Patents
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Abstract
【解決手段】単位図形の頂点について3次元座標、R,G,Bデータ、テクスチャの同次座標(s,t)および同次項qを含むポリゴンレンダリングデータを受けてレンダリング処理を行う画像処理装置は、複数に分割された記憶モジュールと、各記憶モジュールに近接配置された2次メモリと、各記憶モジュール毎に対応して分割された複数のピクセル処理モジュールとを有する。各記憶モジュールがテクスチャデータを記憶している。各ピクセル処理モジュールが、ポリゴンレンダリングデータを補間する回路と、「s/q」および「t/q」を生成してこれらに応じたテクスチャアドレスを用いて2次メモリを介して対応する記憶モジュールからテクスチャデータを読み出し、表示データの図形要素の表面へのテクスチャデータの張り付け処理を行う回路とを有する。
【選択図】図9
Description
ここで、同次項qは、実際のテクスチャバッファのUV座標系における座標、すなわち、テクスチャ座標データ(u,v)は、同次座標(s,t)を同次項qで除算した「s/q」および「t/q」に、それぞれテクスチャサイズUSIZEおよびVSIZEを乗じたものとなる。
そして、レンダリングプロセッサ5aによって、図形要素毎に表面にテクスチャを張り付けた図形要素を、フレームバッファ5bに描画するという処理が行われる。
そして、図9のシステムにおいては、フレームバッファ5bとテクスチャメモリ6は、物理的に別々のメモリシステムとして構成されている。
以下に、グラフィックス描画画像処理装置とは異なる技術分野となるが、マイクロプロセッサの技術分野での動向を示す。
なお、図13において、8c−1〜8c−4はDRAM8a−1〜8a−4用のメモリコントローラ(Mem CTL)、8d−1〜8d−4はキャッシュ(Cashe)をそれぞれ示している。
すなわち、この半導体チップ8は、同じ機能構成の物を4つ並べ、メモリコントローラを介してデータ転送を行うというものであり、その転送のバンド幅はメモリコントローラのパス幅と動作速度により決まり、その最も速いものは、チップを横断することになり、動作速度はその最も長いパスによってきまり、動作速度向上は困難になる。当然長いパスはレイアウトでの面積も大きくなる。
そのような状況にもかかわらず、アクセスタイムに関しては、年間で7%程度の増加である。今後は、このアクセスタイムをいかに速くするかが、システムの性能を向上させる鍵となってきている。
そのため、相変わらずDRAM間でのアクセスタイムは向上できないままであることから、DRAMを内蔵したことでのメリットはあまり見えてこない。
複数に分割された複数の記憶モジュールを有し、各記憶モジュールが図形要素が必要とするテクスチャデータを記憶する記憶回路と、
上記各記憶モジュールに対応して上記各記憶モジュールに近接配置され、上記対応する記憶モジュールに記憶されているデータを記憶可能な2次メモリと、
上記記憶モジュール毎に対応して分割された複数のピクセル処理モジュールを有するロジック回路と
を有し、
上記ロジック回路の各ピクセル処理モジュールが、上記単位図形の頂点のポリゴンレンダリングデータを補間して、上記単位図形内に位置する画素の補間データを生成する補間データ生成回路と、上記補間データ生成回路において生成した前記補間データに含まれるテクスチャの同次座標(s,t)を同次項qで除算して「s/q」および「t/q」を生成し、上記「s/q」および「t/q」に応じたテクスチャアドレスを用いて、上記2次メモリを介して上記対応する記憶モジュールから上記テクスチャデータを読み出し、表示データの図形要素の表面への上記テクスチャデータの張り付け処理を行うテクスチャ処理回路とを少なくとも備え、
上記複数の記憶モジュールを有する上記記憶回路、上記2次メモリ、および上記複数のピクセル処理モジュールを有する上記ロジック回路が一つの半導体チップ内に混載されている、画像処理装置が提供される。
そして、それらの複数に分割された記憶モジュールが、グラフィックス描画処理等を行うロジック回路部分の周辺部に配置される。
これにより、それぞれの記憶モジュールからロジック回路の部分までの距離が均一になり、固めて一方向に並べる場合に比較して、最も長くなるパス配線の長さが短くなる。そのため、全体での動作速度が向上する。
これにより、グラフィックス描画において非常に回数多く行われる、リード(Read)/モディファイ(Modify)/ライト(Write)処理が非常に短い配線領域で可能となる。このため、動作速度が飛躍的に向上する。
これにより、記憶モジュールから2次メモリへのデータ転送を非常に幅の広いパスで行っても、いわゆるクロストーク(Cross Talk)の影響も少なく、当然配線長も短いため、動作速度が向上する。また、配線が占める面積も小さくなる。
これにより、配線領域が整然と並び、平均配線長が短くなる。
これにより、たとえ機能は同じであっても、その配置された場所での最適な位置にブロックの端子位置を置くことが可能になり、平均配線長が短くなる。
これにより、配線による面積が小さくない、かつ、最長配線長が短くなる。このため、動作速度の向上も同時に可能となる。
これにより、ロウ方向に配置する場合に比較して、ロウアドレス指定のみで、そのロウアドレスに対応している1ロウ分のデータを、一度に2次メモリにロードできるビット数が格段に増加する。
これにより、ピクセル処理ブロックと2次メモリへのデータは、同一のセンスアンプを使うことができる。このため、記憶回路のコアの面積増加を最小限に抑えてポート化することが可能となる。
また、3次元コンピュータグラフィックスシステム10では、平面上の位置を表現する(x,y)座標の他に、奥行きを表すz座標を用いて3次元物体を表し、この(x,y,z)の3つの座標で3次元空間の任意の一点を特定する。
以下、各構成要素の機能について説明する。
ここで、(x,y,z)データは、ポリンゴの頂点の3次元座標を示し、(R,G,B)データは、それぞれ当該3次元座標における赤、緑、青の輝度値を示している。
(s,t,q)データのうち、(s,t)は、対応するテクスチャの同次座標を示しており、qは同次項を示している。ここで、「s/q」および「t/q」に、それぞれテクスチャサイズUSIZEおよびVSIZEを乗じてテクスチャ座標データ(u,v)が得られる。テクスチャバッファ147aに記憶されたテクスチャデータへのアクセスは、テクスチャ座標データ(u,v)を用いて行われる。
すなわち、ポリゴンレンダリングデータは、三角形の各頂点の物理座標値と、それぞれの頂点の色とテクスチャデータである。
図1に示すように、レンダリング回路14は、DDA(Digital Differential
Analyzer) セットアップ回路141、トライアングルDDA回路142、テクスチャエンジン回路143、メモリインタフェース(I/F)回路144、CRTコントロール回路145、RAMDAC回路146、DRAM147およびSRAM(Static RAM)148を有する。
本実施形態におけるレンダリング回路14は、一つの半導体チップ内にロジック回路と少なくとも表示データとテクスチャデータとを記憶するDRAM147とが混載されている。
DRAM147は、テクスチャバッファ147a、ディスプレイバッファ147b、zバッファ147cおよびテクスチャCLUT(Color Look Up Table) バッファ147dとして機能する。
また、DRAM147は、後述するように、同一機能を有する複数(本実施形態では4個)のモジュールに分割されている。
インデックスおよびカラ−ルックアップテ−ブル値は、テクスチャ処理に使われる。すなわち、通常はR,G,Bそれぞれ8ビットの合計24ビットでテクスチャ要素を表現するが、それではデ−タ量が膨らむため、あらかじめ選んでおいた、たとえば256色等の中から一つの色を選んで、そのデ−タをテクスチャ処理に使う。このことで256色であればそれぞれのテクスチャ要素は8ビットで表現できることになる。インデックスから実際のカラ−への変換テ−ブルは必要になるが、テクスチャの解像度が高くなるほど、よりコンパクトなテクスチャデ−タとすることが可能となる。
これにより、テクスチャデ−タの圧縮が可能となり、内蔵DRAMの効率良い利用が可能となる。
なお、表示データと奥行きデータおよびテクスチャデータの格納方法としては、メモリブロックの先頭から連続して表示データが格納され、次に奥行きデータが格納され、残りの空いた領域に、テクスチャの種類毎に連続したアドレス空間でテクスチャデータが格納される。これにより、テクスチャデータを効率よく格納できることになる。
DDAセットアップ回路141は、後段のトライアングルDDA回路142において物理座標系上の三角形の各頂点の値を線形補間して、三角形の内部の各ピクセル(画素)の色と深さ情報を求めるに先立ち、ポリゴンレンダリングデータS11が示す(z,R,G,B,s,t,q)データについて、三角形の辺と水平方向の差分などを求めるセットアップ演算を行う。
このセットアップ演算は、具体的には、開始点の値と終点の値、開始点と終点との距離を用いて、単位長さ移動した場合における、求めようとしている値の変分を算出する。
DDAセットアップ回路141は、算出した変分データS141をトライアングルDDA回路142に出力する。
上述したように、DDAセットアップ回路141の主な処理は、前段のジオメトリ処理を経て物理座標にまで落ちてきた各頂点における各種情報(色、テクスチャ座標)の与えられた三頂点により構成される三角形内部で変分を求めて、後段の線形補間処理の基礎デ−タを算出することである。
なお、三角形の各頂点データは、たとえばx,y座標が16ビット、z座標が24ビット、RGBカラー値が各12ビット(=8+4)、s,t,qテクスチャ座標は各32ビット浮動少数値(IEEEフォーマット)で構成される。
この水平ラインの描画においては、一つの三角形の中でその描画方向は一定にする。たとえば左から右へ描画する場合は、左側の辺におけるY方向変位に対するXおよび上記各種の変分を算出しておいて、それを用いて頂点から次の水平ラインに移った場合の最も左の点のx座標と、上記各種情報の値を求める(辺上の点はY,X両方向に変化するのでY方向の傾きのみでは計算できない。)。
右側の辺に関しては終点の位置が分かればよいので、Y方向変位に対するxの変分のみを調べておけばよい。
水平ラインの描画に関しては、水平方向の傾きは同一三角形内では均一なので、上記各種情報の傾きを算出しておく。
与えられた三角形をY方向にソートして最上位の点をAとする。次に残りの2頂点のX方向の位置を比較して右側の点をBとする。こうすることで、処理の場合分け等が2通り程度にできる。
トライアングルDDA回路142は、DDAセットアップ回路141から入力した変分データS141を用いて、三角形内部の各ピクセルにおける線形補間された(z,R,G,B,s,t,q)データを算出する。
トライアングルDDA回路11は、各ピクセルの(x,y)データと、当該(x,y)座標における(z,R,G,B,s,t,q)データとを、DDAデータ(補間データ)S142としてテクスチャエンジン回路143に出力する。
たとえば、トライアングルDDA回路142は、並行して処理を行う矩形内に位置する8(=2×4)ピクセル(画素)分のDDAデータS142をテクスチャエンジン回路143に出力する。
上述したように、DDAセットアップ回路141により、三角形の各辺と水平方向における先出の各種情報の傾き情報が準備され、この情報を受けたトライアングルDDA回路142の基本的処理は、三角形の辺上の各種情報の補間処理による水平ラインの初期値の算出と、水平ライン上での各種情報の補間処理である。
ここで最も注意しなければならないことは、補間結果の算出は、ピクセル中心における値を算出する必要があるということである。
その理由は、算出する値がピクセル中心からはずれたところを求めていては、静止画の場合はさほど気にならないが、動画にした場合には、画像の揺らぎが目立つようになるからである。
次のラインにおける開始位置での各種情報は、辺上の傾きを足してゆくことで算出できる。
水平ラインにおける最初のピクセルでの値は、ラインの開始位置における値に、最初のピクセルまでの距離と水平方向の傾きをかけた値を足すことで算出できる。水平ラインにおける次のピクセルにおける値は、最初のピクセルの値に対してつぎつぎに水平方向の傾きを足し込んでゆけば算出できる。
頂点をあらかじめソートしておくことで、以降の処理の場合分けを最大限に減らし、かつ、補間処理においてもできるだけ一つの三角形の内部においては、矛盾が生じにくくすることができる。
ソートのやり方としては、まずすべての与えられた頂点をY方向にソートして、最上位の点と最下位の点を決めそれぞれA点、C点とする。残りの点はB点とする。
このようにすることで、Y方向に最も長く伸びた辺が辺ACとなり、最初に辺ACと辺ABを用いてその二つの辺で挟まれた領域の補間処理を行い、次に辺ACはそのままで、辺ABに変えて辺BCと辺ACで挟まれた領域の補間を行うという処理になる。また、Y方向のピクセル座標格子上への補正に関しても、辺ACと辺BCについて行っておけばよいことも分かる。
このようにして、ソート後の処理に場合分けが不必要になることで、データを単純に流すだけの処理で可能となりバグも発生しにくくなるし、構造もシンプルになる。
また、一つの三角形の中で補間処理の方向が辺BC上を開始点として一定にできるため、水平方向の補間(Span)の方向が一定となり、演算誤差があったとしても辺BCから他の辺に向かって誤差が蓄積されるかたちとなり、その蓄積の方向が一定となるため、隣接する辺同士での誤差は目立たなくなる。
三角形内における各種変数(x,z,R,G,B,s,t,q)の(x,y)に対する傾き(変数分)は、線形補間であることから一定となる。
したがって、水平方向の傾き、すなわち、各水平ライン(Span)上での傾きはどのSpanにおいても、一定となるので、各Spanの処理に先立ってその傾きを求めておくことになる。
三角形の与えられた頂点をY方向にソートした結果、辺ACが最も長く伸びた辺と再定義されているので、頂点Bを水平方向に伸ばしたラインと辺ACの交点が必ず存在するのでその点をDとする。
後は単純に点Bと点Dの間の変分を求めるようなことを行えば、水平方向すなわちx方向の傾きを求めることができる。
xd={(yd−ya)/(yc−ya)}・(xc−xa)
zd={(yd−ya)/(yc−ya)}・(zc−za)
Δz/Δx=(zd−zb)/(xd−xb)
=〔{(yd−ya)/(yc−ya)}・(zc−za)−zb〕
/〔{(yd−ya)/(yc−ya)}・(xc−xa)−xb〕
={zb(yc−ya)−(zc−za)(yc−ya)}
/{xb(yc−ya)−(zc−za)(yc−ya)}
頂点のソート、水平方向の傾き算出、各辺上での傾きの算出処理を経て、それらの結果を使って補間処理を行う。
B点の位置によって、Spanでの処理の向きは2通りに別れる。これは、一つの三角形の内部での補間における各Span同士での誤差の蓄積方向を、一定にすることで、できるだけ不具合が発生しないようにするために、Y方向に最も長く伸びた辺を常に始点として、処理するようにしようとしているからである。
B点がA点と同じ高さにあった場合には、前半の処理はスキップされることになる。よって、場合分けというよりは、スキップが可能な機構を設けておくだけで処理としてはすっきりしたものとできる。
複数のSpanを同時処理することで、処理能力をあげようとした場合には、Y方向における傾きを求めたくなるが、頂点のソートからやり直す必要があることになる。しかしながら、補間処理の前処理だけでことが済むために、全体としての処理系は簡単にできる。
そして、AC水平方向の補正およびAC辺からAB辺方向の水平ライン(Span)上を補間する(ST4)。
以上のステップST3,ST4の処理をAB辺の端点まで行う(ST5)。
AB辺の端点までステップST2〜ST4の処理が終了した場合、あるいはステップST1においてB点がA点が同じ高さであると判別した場合には、BCのY方向補正(画素格子上の値算出)を行い(ST6)、AC辺上の補間およびBC辺上の補間を行う(ST7)。
そして、AC水平方向の補正およびAC辺からBC辺方向の水平ライン(Span)上を補間する(ST8)。
以上のステップST7,ST8の処理をBC辺の端点まで行う(ST9)。
テクスチャエンジン回路143は、「s/q」および「t/q」の算出処理、テクスチャ座標データ(u,v)の算出処理、テクスチャバッファ147aからの(R,G,B)データの読み出し処理等を順にパイプライン方式で行う。
なお、テクスチャエンジン回路143は、たとえば所定の矩形内に位置する8ピクセルについての処理を同時に並行して行う。
テクスチャエンジン回路143には、たとえば図示しない除算回路が8個設けられており、8ピクセルについての除算「s/q」および「t/q」が同時に行われる。
また、テクスチャエンジン回路143は、メモリI/F回路144を介して、SRAM148あるいはDRAM147に、生成したテクスチャ座標データ(u,v)を含む読み出し要求を出力し、メモリI/F回路144を介して、SRAM148あるいはテクスチャバッファ147aに記憶されているテクスチャデータを読み出すことで、(s,t)データに対応したテクスチャアドレスに記憶された(R,G,B)データS148を得る。
ここで、SRAM148には、テクスチャバッファ147aに格納されているテクスチャデータが記憶される。
テクスチャエンジン回路143は、読み出した(R,G,B)データS148の(R,G,B)データと、前段のトライアングルDDA回路142からのDDAデータS142に含まれる(R,G,B)データとを、それぞれかけあわせるなどして、ピクセルデータS143を生成する。
テクスチャエンジン回路143は、このピクセルデータS143をメモリI/F回路144に出力する。
一方、テクスチャエンジン回路143は、インデックスカラー方式の場合には、あらかじめ作成したカラールックアップテーブル(CLUT)をテクスチャCLUTバッファ147dから読み出して、内蔵するSRAMに転送および記憶し、このカラールックアップテーブルを用いて、テクスチャバッファ147aから読み出したカラーインデックスに対応する(R,G,B)データを得る。
メモリI/F回路144は、テクスチャエンジン回路143から入力したピクセルデータS143に対応するzデータと、zバッファ147cに記憶されているzデータとの比較を行い、入力したピクセルデータS143によって描画される画像が、前回、ディスプレイバッファ147bに書き込まれた画像より、手前(視点側)に位置するか否かを判断し、手前に位置する場合には、画像データS143に対応するzデータでzバッファ147cに記憶されたzデータを更新する。
また、メモリI/F回路144は、(R,G,B)データをディスプレイバッファ147bに書き込む(打ち込む)。
そして、メモリI/F回路144は、各DRAMモジュール1471〜1474に対して、図8に示すように、ピクセルデータを、表示領域において隣接した部分は、異なるDRAMモジュールとなるように配置する。
これにより、三角形のような平面を描画する場合には面で同時に処理できることになるため、それぞれのDRAMモジュールの動作確率は非常に高くなっている。
CRTコントロール回路145は、与えられた水平および垂直同期信号に同期して、図示しないCRTに表示するアドレスを発生し、ディスプレイバッファ147bから表示データを読み出す要求をメモリI/F回路144に出力する。この要求に応じて、メモリI/F回路144は、ディスプレイバッファ147bから一定の固まりで表示データを読み出す。CRTコントローラ回路145は、ディスプレイバッファ147bから読み出した表示データを記憶するFIFO(First In First Out)回路を内蔵し、一定の時間間隔で、RAMDAC回路146に、RGBのインデックス値を出力する。
RAMDAC回路146は、各インデックス値に対応するR,G,Bデータを記憶しており、CRTコントローラ回路145から入力したRGBのインデックス値に対応するデジタル形式のR,G,Bデータを、図示しないD/Aコンバータ(Digital/Analog Converter)に転送し、アナログ形式のR,G,Bデータを生成する。RAMDAC回路146は、この生成されたR,G,Bデータを図示しないCRTに出力する。
そのために、本3次元コンピュータグラフィックスシステムにおけるメモリシステムを構成するメモリI/F回路144においても、同時に並行処理が行える構成がとられている。
そのため、本実施形態では、図9に示すように、ピクセル処理を制御する機能ブロックであるピクセル処理モジュール1446,1447,1448,1449をメモリコントローラから物理的に分離し、かつ、これらピクセル処理モジュール1446,1447,1448,1449を対応するDRAMモジュール1471,1472,1473,1474の近くに配置(近接配置)している。
これら作業をすべてピクセル処理モジュール1446,1447,1448,1449で行うことで、DRAMモジュール1471,1472,1473,1474との配線長が短いモジュール内で、DRAMとのやりとりを完結することが可能となる。
そのため、DRAMとの配線数、すなわち、転送のビット数を多くとっても、面積に対する配線が占める割合を、少なく抑えることができることから、動作速度向上および、配線面積の縮小化が可能となっている。
そのため、DRAM間制御モジュール1450は、それぞれのDRAMモジュール1471,1472,1473,1474の中心付近に配置して、最長配線長ができるだけ短くなるように考慮している。
そして、ピクセル処理モジュール1446には、図9において上縁部の中央部にDRAMモジュール1471との接続用入出力端子T1446bが形成されている。
そして、ピクセル処理モジュール1447には、図9において上縁部の中央部にDRAMモジュール1472との接続用入出力端子T1447bが形成されている。
そして、ピクセル処理モジュール1448には、図9において下縁部の中央部にDRAMモジュール1473との接続用入出力端子T1448bが形成されている。
そして、ピクセル処理モジュール1449には、図9において下縁部の中央部にDRAMモジュール1474との接続用入出力端子T1449bが形成されている。
そして、この場合、DRAMのいわゆる長辺方向が、DRAMコア1480のカラム方向になるように配置されている。
センスアンプ1480を通ったデータは所望のカラムアドレスCAに従って、カラムデコーダにて必要なカラムが集約され、ランダムアクセスポートから所望のロウ/カラムに対応した、DRAMのデータD1471がパスを介してピクセル処理モジュール1446に転送される。
この場合、DRAMのいわゆる長辺方向が、DRAMコア1480のカラム方向になるように配置されていることから、ロウ方向に配置する場合に比較して、ロウアドレス指定のみで、そのロウアドレスに対応している1ロウ分のデータを、一度に2次メモリ1484にロードできるビット数が格段に増加する。
これにより、ピクセル処理モジュールとDRAMモジュールの2次メモリへのデータは、同一のセンスアンプを使うことができるため、DRAMコア1480の面積増加を最小限に抑えて2ポート化することが可能となっている。
3次元コンピュータグラフィックスシステム10においては、グラフィックス描画等のデータは、メインプロセッサ11のメインメモリ12、あるいは外部からのグラフィックスデータを受けるI/Oインタフェース回路13からメインバス15を介してレンダリング回路14に与えられる。
なお、必要に応じて、グラフィックス描画等のデータは、メインプロセッサ11等において、座標変換、クリップ処理、ライティング処理等のジオメトリ処理が行われる。
ジオメトリ処理が終わったグラフィックスデータは、三角形の各3頂点の頂点座標x,y,z、輝度値R,G,B、描画しようとしているピクセルと対応するテクスチャ座標s,t,qとからなるポリゴンレンダリングデータS11となる。
DDAセットアップ回路141においては、ポリゴンレンダリングデータS11に基づいて、三角形の辺と水平方向の差分などを示す変分データS141が生成される。具体的には、開始点の値と終点の値、並びに、その間の距離を用いて、単位長さ移動した場合における、求めようとしている値の変化分である変分が算出され、変分データS141としてトライアングルDDA回路142に出力される。
そして、この算出された(z,R,G,B,s,t,q)データと、三角形の各頂点の(x,y)データとが、DDAデータS142として、トライアングルDDA回路142からテクスチャエンジン回路143に出力される。
次に、テクスチャエンジン回路143において、読み出した(R,G,B)データS148の(R,G,B)データと、前段のトライアングルDDA回路142からのDDAデータS142に含まれる(R,G,B)データとが、かけあわされ、ピクセルデータS143として生成される。
このピクセルデータS143は、テクスチャエンジン回路143からメモリI/F回路144に出力される。
なお、CULTがSRAMで構成された場合は、カラーインデックスをSRAMのアドレスに入力すると、その出力には実際のR,G,Bカラーが出てくるといった使い方となる。
判断の結果、手前に位置する場合には、画像データS143に対応するzデータでzバッファ147cに記憶されたzデータが更新される。
この場合、該当するテクスチャデータを保持していないメモリブロックにおいては、テクスチャ読み出しのためのアクセスが行われないため、描画により多くのアクセス時間を提供することが可能となっている。
を向上させることができる。
特に、トライアングルDDA回路142とテクスチャエンジン143の部分を並列実行形式で、同じ回路に設ける(空間並列)か、または、パイプラインを細かく挿入する(時間並列)ことで、部分的に動作周波数を増加させるという手段により、複数ピクセルの同時算出が行われる。
これにより、三角形のような平面を描画する場合には面で同時に処理される。このため、それぞれのDRAMモジュールの動作確率は非常に高い。
メモリI/F回路144では、その要求に従い、一定のまとまった固まりで、表示データがCRTコントロール回路145に転送される。
CRTコントロール回路145では、図示しないディスプレイ用FIFO(First In First Out)等にその表示データが貯えられ、一定の間隔でRAMDAC146へRGBのインデックス値が転送される。
そして、D/Aコンバータでアナログ信号に変換されたRGB信号がCRTへ転送される。
また、ピクセル処理モジュールと2次メモリへのデータは、同一のセンスアンプを使うことができる。このため、DRAMコアの面積増加を最小限に抑えてポート化することが可能となる。
また、ピクセル処理モジュール1446,1447,1448,1449とDRAM間制御モジュール1450との接続のための信号入出力端子については、図9に示すように、それぞれのピクセル処理モジュール1446,1447,1448,1449における入出力端子を同じにするのではなく、個々のピクセル処理モジュールと、DRAM間制御モジュール1450間が最適(最短)に配線されるように、個々のピクセル処理モジュールにおける信号の入出力端子位置を調整してあるので、たとえ機能は同じであっても、その配置された場所での最適な位置にブロックの端子位置を置くことが可能になり、平均配線長を短くできる利点がある。
そして、単一メモリシステムを実現でき、すべてが内蔵された中だけで処理ができる。その結果、ア−キテクチャとしても大きなパラダイムシフトとなる。
また、メモリの有効利用ができることで、内部に持っているDRAMのみでの処理が可能となり、内部にあるがゆえのメモリと描画システムの間の大きなバンド幅が、十分に活用可能となる。また、DRAMにおいても特殊な処理を組み込むことが可能となる。
描画を行って、通常はそれを表示しようとするわけだが、ユニファイドメモリとして、テクスチャデ−タと表示デ−タを同一のメモリシステムに同居させることができることから、直接表示に使わずに、描画デ−タをテクスチャデ−タとして使ってしまうということも可能となる。
このようなことは、必要なときに必要なテクスチャデ−タを、描画によって作成する場合に有効となり、これもテクスチャデ−タを膨らませないための効果的な機能となる。
よって、さまざまな技術を使って、一つのチップの中だけですべてができるような仕組みは、今後の携帯情報端末等の身近なデジタル機器のためには、必要不可欠な技術要素となっている。
また、上述した図1に示す3次元コンピュータグラフィックスシステム10では、SRAM148を用いる構成を例示したが、SRAM148を設けない構成にしてもよい。
Claims (6)
- 単位図形の頂点について、3次元座標(x,y,z)、R(赤),G(緑),B(青)データ、テクスチャの同次座標(s,t)および同次項qを含むポリゴンレンダリングデータを受けてレンダリング処理を行うため、
複数に分割された複数の記憶モジュールを有し、各記憶モジュールが図形要素が必要とするテクスチャデータを記憶する記憶回路と、
上記各記憶モジュールに対応して上記各記憶モジュールに近接配置され、上記対応する記憶モジュールに記憶されているデータを記憶可能な2次メモリと、
上記記憶モジュール毎に対応して分割された複数のピクセル処理モジュールを有するロジック回路と
を有し、
上記ロジック回路の各ピクセル処理モジュールが、
上記単位図形の頂点のポリゴンレンダリングデータを補間して、上記単位図形内に位置する画素の補間データを生成する補間データ生成回路と、
上記補間データ生成回路において生成した前記補間データに含まれるテクスチャの同次座標(s,t)を同次項qで除算して「s/q」および「t/q」を生成し、上記「s/q」および「t/q」に応じたテクスチャアドレスを用いて、上記2次メモリを介して上記対応する記憶モジュールから上記テクスチャデータを読み出し、表示データの図形要素の表面への上記テクスチャデータの張り付け処理を行うテクスチャ処理回路と
を少なくとも備え、
上記複数の記憶モジュールを有する上記記憶回路、上記2次メモリ、および上記複数のピクセル処理モジュールを有する上記ロジック回路が一つの半導体チップ内に混載されている、
画像処理装置。 - 上記各ピクセル処理モジュールは、その内部で少なくとも1段以上のパイプライン処理を行う、
請求項1記載の画像処理装置。 - 上記複数に分割された複数の記憶モジュールは上記半導体チップの周縁に分散して配設されており、
上記複数に分割されたピクセル処理モジュールは分散して配設されており、
上記上記半導体チップの周縁に分散して配設されている複数の記憶モジュールは、上記分散して配設されている複数のピクセル処理モジュールを囲むように上記複数のピクセル処理モジュールの周縁に配置され、かつ、上記各記憶モジュールの入出力端子が上記対応する各ピクセル処理モジュールと対向する内側の縁部に配置されている、
請求項1記載の画像処理装置。 - 上記複数のピクセル処理モジュールは、それらが同一の機能のモジュールであっても、対応する記憶モジュールとのデータのやり取りを行うパスの引き出しのための端子位置を、その記憶モジュールからの上記パスを使用するピクセル処理モジュールへ、上記パスが最適に配線できるように、その引き出しの端子位置に変化が与えられている、
請求項2記載の画像処理装置。 - 当該画像処理装置は、上記複数に分割された全ての記憶モジュールに均等に接続されて上記複数の記憶モジュールの動作を制御する制御ブロックをさらに有し、
上記制御ブロックが上記複数に分割され分散されて配設されている上記複数の記憶モジュールで囲まれた中心付近に配置されている、
請求項1記載の画像処理装置。 - 上記各記憶モジュールは、ロウアドレスおよびカラムアドレスに基づいてアクセスされ、当該各記憶モジュールの記憶データを記憶可能な2次メモリを有し、当該2次メモリが上記記憶モジュールに近接配置され、かつ、上記各記憶モジュールに対応する各ピクセル処理モジュールに接続されており、
上記記憶モジュールの長辺方向がコアのカラム方向になるように配置され、
上記ピクセル処理モジュールと上記2次メモリが、それぞれ互いに記憶モジュールの長辺側の同一側に近接配置されている、
請求項1記載の画像処理装置。
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---|---|---|---|---|
JPH07152926A (ja) * | 1993-07-30 | 1995-06-16 | Videologic Ltd | 3次元像を陰影付けする方法 |
JPH07249116A (ja) * | 1994-01-21 | 1995-09-26 | Mitsubishi Electric Corp | 画像処理回路、それを備えた半導体集積回路装置、その半導体集積回路装置を用いた画像記憶処理システムおよびその半導体集積回路装置のためのテスト方法 |
JPH08241963A (ja) * | 1995-02-10 | 1996-09-17 | Internatl Business Mach Corp <Ibm> | 半導体集積回路装置 |
JPH1011594A (ja) * | 1996-06-27 | 1998-01-16 | Sony Corp | 画像生成装置およびデータ圧縮方法 |
JPH1065124A (ja) * | 1996-06-10 | 1998-03-06 | Hitachi Ltd | 半導体集積回路装置 |
JP2000011190A (ja) * | 1998-06-25 | 2000-01-14 | Sony Corp | 画像処理装置 |
-
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07152926A (ja) * | 1993-07-30 | 1995-06-16 | Videologic Ltd | 3次元像を陰影付けする方法 |
JPH07249116A (ja) * | 1994-01-21 | 1995-09-26 | Mitsubishi Electric Corp | 画像処理回路、それを備えた半導体集積回路装置、その半導体集積回路装置を用いた画像記憶処理システムおよびその半導体集積回路装置のためのテスト方法 |
JPH08241963A (ja) * | 1995-02-10 | 1996-09-17 | Internatl Business Mach Corp <Ibm> | 半導体集積回路装置 |
JPH1065124A (ja) * | 1996-06-10 | 1998-03-06 | Hitachi Ltd | 半導体集積回路装置 |
JPH1011594A (ja) * | 1996-06-27 | 1998-01-16 | Sony Corp | 画像生成装置およびデータ圧縮方法 |
JP2000011190A (ja) * | 1998-06-25 | 2000-01-14 | Sony Corp | 画像処理装置 |
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