JPH11265459A - 記憶回路制御装置およびグラフィック演算装置 - Google Patents
記憶回路制御装置およびグラフィック演算装置Info
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- JPH11265459A JPH11265459A JP10067242A JP6724298A JPH11265459A JP H11265459 A JPH11265459 A JP H11265459A JP 10067242 A JP10067242 A JP 10067242A JP 6724298 A JP6724298 A JP 6724298A JP H11265459 A JPH11265459 A JP H11265459A
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Abstract
記憶領域を効率的に使用できるグラフィック演算装置を
提供する。 【解決手段】 DRAM16のテクスチャバッファ20
には、マトリクス状に配置された複数の画素の色データ
を示す2次元画像データであるテクスチャデータが記憶
してあり、テクスチャエンジン回路12は、n(nは1
以上の整数)ビットで表現された前記2次元アドレス
(U,V)のUアドレスと、m(mは1以上の整数)ビ
ットで表現された前記2次元アドレス(U,V)の前記
Vアドレスとのそれぞれを構成するビットデータを組み
合わせて、(n+m)ビットの1次元アドレスを生成
し、前記生成された1次元アドレスを用いて、テクスチ
ャバッファ20にアクセスを行う。
Description
ャデータを記憶した記憶回路の記憶領域を効率的に使用
できる記憶回路制御装置およびその方法と、グラフィッ
ク演算装置およびその方法とに関する。
システムや、アミューズメント装置などにおいて、コン
ピュータグラフィックスがしばしば用いられている。特
に、近年の画像処理技術の進展に伴い、3次元コンピュ
ータグラフィックスを用いたシステムが急速に普及して
いる。このような3次元コンピュータグラフィックスで
は、マトリクス状に画素(ピクセル)を配置したCRT
(Cathode Ray Tube)などのディスプレイに表示を行なう
とき、レンダリング(Rendering) 処理を行なう。このレ
ンダリング処理は、各画素の色データを計算し、得られ
た色データを、当該画素に対応するディスプレイバッフ
ァ(フレームバッファ)に書き込む。レンダリング処理
の手法の一つに、ポリゴン(Polygon)レンダリングがあ
る。この手法では、立体モデルを三角形の単位図形(ポ
リゴン)の組み合わせとして表現しておき、このポリゴ
ンを単位として描画を行なうことで、表示画面の色を決
定する。
3次元コンピュータグラフィックシステムでは、描画時
に、テクスチャマッピン処理が行なわれる。このテクス
チャマッピング処理は、三角形を単位として、イメージ
パターンを示すテクスチャデータをテクスチャバッファ
から読み出し、この読み出したテクスチャデータを立体
モデルの表面に張り付け、リアリティの高い画像データ
を得るためのものである。
に示すように、イメージデータに応じたイメージを映し
出す画素を特定する2次元のテクスチャアドレスを算出
し、これをテクスチャアドレスを用いて、テクスチャバ
ッファに記憶されたテクスチャデータを参照する。具体
的には、先ず、三角形の各頂点の同次座標(s,t)お
よび同次項qを示す(s1 ,t1 ,q1 ),(s2 ,t
2 ,q2 ),(s3 ,t3 ,q3 )から、三角形の内部
の各画素の(s,t,q)を線形補間して求める。ここ
で、同次項qは、簡単にいうと、拡大縮小率を示してい
る。
/q,t/q)を算出し、s/qおよびt/qのそれぞ
れにテクスチャサイズUSIZEおよびVSIZEを乗
じてテクスチャ座標データ(u,v)を生成する。次
に、テクスチャ座標データ(u,v)を、テクスチャバ
ッファ上のテクスチャアドレス(U,V)に変換し、こ
のテクスチャアドレス(U,V)を用いて、テクスチャ
バッファからテクスチャデータを読み出す。
システムでは、テクスチャバッファをテクスチャアドレ
ス(U,V)を用いて直接参照ができるように、テクス
チャバッファの記憶領域に、テクスチャデータをU,V
座標系に対応する2次元的な配置で記憶する場合があ
る。すなわち、2次元のテクスチャアドレス(U,V)
を直接用いて、テクスチャバッファに記憶されたテクス
チャデータにアクセスすることがある。この方法によれ
ば、テクスチャデータにアクセスを行なう際の処理を簡
単化できる。しかしながら、この方法では、複数の種類
のテクスチャデータをテクスチャバッファに記憶する場
合に、記憶しようとするテクスチャデータのサイズと空
き領域のサイズとの関係で、図10に示すように、有効
に活用できない空き領域が生じ、記憶領域を効率的に利
用ができないという問題がある。
のアドレス長が異なる複数のテクスチャデータ400,
401,402,403,406を、テクスチャアドレ
ス(U,V)によって直接参照できるようにテクスチャ
バッファのアドレス空間に記憶すると、記憶しようとす
るテクスチャデータの2次元的なサイズと空き領域の2
次元的なサイズとの関係で、テクスチャデータを記憶で
きない空き領域410,411が生じてしまう。
ータ量に比べて、非常に大きな記憶容量を持つテクスチ
ャバッファを用いる必要があり、システムが大規模化お
よび高価格化するという問題がある。
の記憶領域を効率的に利用するために、「物理アドレス
A = V×(テクスチャの幅)+U」に基づいて、2
次元のテクスチャアドレス(U,V)から1次元の物理
アドレスAを算出し、この物理アドレスAを用いて、テ
クスチャバッファにアクセスを行なっている。このよう
にすることで、図11に示すように、テクスチャバッフ
ァの記憶領域に空き領域をつくることなく、テクスチャ
データを記憶できる。なお、「テクスチャの幅」は、テ
クスチャバッファのアドレス空間における、U方向のア
ドレス長を示している。
フィックシステムの部分構成図である。図12に示すよ
うに、テクスチャマッピング装置101に内蔵されたア
ドレス変換装置104において、上述したように、三角
形の頂点の(s1 ,t1 ,q1),(s2 ,t2 ,
q2 ),(s3 ,t3 ,q3 )から、各画素の物理アド
レスAが算出される。そして、当該算出された物理アド
レスAを用いて、テクスチャバッファ102からテクス
チャマッピング装置101にテクスチャデータ(R,
G,B,α)が読み出され、このテクスチャデータ
(R,G,B,α)が立体モデルの表面に対応する画素
に張り付けられ、描画データS101が生成される。こ
の描画データS101は、ディスプレイバッファ103
に書き込まれる。
ックシステムでは、例えば、図13に示すように、それ
ぞれアドレス変換装置1041 〜104n を内蔵したn
個のテクスチャマッピング装置1011 〜101n を備
え、n個の画素について、テクスチャマッピング処理が
同時に並行して行なわれ、描画データS1011 〜S1
01n がディスプレイバッファに同時に書き込まれる。
た3次元コンピュータグラフィックシステムでは、上述
したように「物理アドレスA = V×(テクスチャの
幅)+U」を用いて、2次元のテクスチャアドレス
(U,V)から、1次元の物理アドレスAを生成すると
きに、「テクスチャの幅」に応じた乗算を行なう大規模
な乗算回路が必要になる。その結果、システムが大規模
化してしまうという問題がある。特に、図13に示すよ
うな、複数のテクスチャマッピング装置1011 〜10
1n を備えた場合には、回路規模の問題は深刻になる。
てなされ、小規模な回路構成で、テクスチャバッファの
記憶領域を効率的に使用できる記憶回路制御装置および
グラフィック演算装置を提供することを目的とする。ま
た、本発明は、テクスチャバッファの記憶領域を効率的
に使用できる記憶回路制御方法およびグラフィック演算
方法を提供することを目的とする。
点を解決し、上述した目的を達成するために、本発明の
記憶回路制御装置は、マトリクス状に配置された複数の
画素の色データを示す2次元画像データを記憶回路に記
憶し、前記複数の画素の2次元配置に対応した2次元ア
ドレス(U,V)を用いて前記記憶回路に記憶された前
記2次元画像データにアクセスを行う記憶回路制御装置
であって、n(nは1以上の整数)ビットで表現された
前記2次元アドレス(U,V)のUアドレスと、m(m
は1以上の整数)ビットで表現された前記2次元アドレ
ス(U,V)の前記Vアドレスとのそれぞれを構成する
ビットデータを組み合わせて、(n+m)ビットの1次
元アドレスを生成するアドレス生成手段と、前記生成さ
れた1次元アドレスを用いて、前記記憶回路にアクセス
を行うデータアクセス手段とを有する。
に記憶されている2次元画像データにアクセスを行なう
際に、先ず、所定の画像処理を経て、アクセス対象とな
る画素のデータの2次元アドレス(U,V)が生成され
る。次に、アドレス生成手段において、前記生成された
2次元アドレス(U,V)のnビットのUおよびmビッ
トのVを構成するビットデータが組み合わされて、(n
+m)ビットの1次元アドレスが生成される。次に、デ
ータアクセス手段において、前記生成された1次元アド
レスを用いて、記憶回路にアクセスが行なわれる。本発
明の記憶回路制御装置におけるアドレス生成手段におけ
る処理は、簡単なビット操作のみで実現され、特定的に
は、以下に示す操作によって実現される。
特定的には、前記整数nと前記整数mとが等しく、k
を、(n−1)<k<0の整数とし、前記Uアドレスを
(U〔n−1〕,..,U〔k〕,..,U
nビットで表現し、前記Vアドレスを(V〔n−
1〕,..,V〔k〕,..,V
表現した場合に、前記アドレス生成手段は、前記Uアド
レスの各ビットデータU〔n−1〕,..,U
〔k〕,..,U
データV〔n−1〕,..,V〔k〕,..,V
とを、組み合わせて、2nビットの1次元アドレス(V
〔n−1〕,U〔n−1〕,..,V〔k〕,U
〔k〕,..,V
的には、前記整数mが、(n−1)である場合に、k
を、(n−1)<k<0の整数とし、前記Uアドレスを
(U〔n−1〕,..,U〔k〕,..,U
nビットで表現し、前記Vアドレスを(V〔n−
2〕,..,V〔k〕,..,V
ビットで表現した場合に、前記アドレス生成手段は、前
記Uアドレスの各ビットデータU〔n−1〕,..,U
〔k〕,..,U
データV〔n−2),..,V〔k〕,..,V
とを、組み合わせて、(2n−1)ビットの1次元アド
レス(U〔n−1〕,V〔n−2〕,U〔n−
2},..,V〔k〕,U〔k〕,..,V
演算装置は、立体モデルを複数の単位図形の組み合わせ
で表現し、前記単位図形の内部に位置する各画素の画像
データに含まれる同次座標(s,t)および同次項qに
応じたアドレスを用いて、前記単位図形に張り付ける画
像データであるテクスチャデータを記憶回路から読み出
して単位図形に張り付けるグラフィック演算装置であっ
て、複数のテクスチャデータを記憶した記憶回路と、前
記同次座標(s,t)を前記同次項qで除算した除算結
果(s/q,s/t)に基づいて、n(nは1以上の整
数)ビットで表現されたUアドレスと、m(mは1以上
の整数)ビットで表現された前記Vアドレスとからなる
2次元アドレス(U,V)を生成する2次元アドレス生
成手段と、前記2次元アドレスのU,Vを構成するビッ
トデータを組み合わせて、(n+m)ビットの1次元ア
ドレスを生成する1次元アドレス生成手段と、前記生成
された1次元アドレスを用いて、前記記憶回路から前記
テクスチャデータを読み出し、前記単位図形に張り付け
るデータ読み出し手段とを有する。
置では、2次元アドレス生成手段において、前記同次座
標(s,t)を前記同次項qで除算した除算結果(s/
q,s/t)に基づいて、n(nは1以上の整数)ビッ
トで表現されたUアドレスと、m(mは1以上の整数)
ビットで表現された前記Vアドレスとからなる2次元ア
ドレス(U,V)が生成される。次に、1次元アドレス
生成手段において、前記生成された2次元アドレスの
U,Vを構成するビットデータが組み合わせれ、(n+
m)ビットの1次元アドレスが生成される。次に、デー
タ読み出し手段において、前記生成された1次元アドレ
スを用いて、前記記憶回路から前記テクスチャデータが
読み出され、前記単位図形に張り付けられる。
演算装置は、ディスプレイに表示する形状を表現する基
本単位となる単位図形に張り合わせるイメージデータで
あるテクスチャデータを記憶する記憶回路と、前記単位
図形の頂点について、3次元座標(x,y,z)、R
(赤),G(緑),B(青)データ、同次座標(s,
t)および同次項qを含むポリゴンレンダリングデータ
を生成するポリゴンレンダリングデータ生成手段と、前
記単位図形の頂点のポリゴンレンダリングデータを補間
して、前記単位図形内に位置する画素の補間データを生
成する補間データ生成手段と、前記補間データに含まれ
る前記同次座標(s,t)を前記同次項qで除算した除
算結果(s/q,s/t)に基づいて、n(nは1以上
の整数)ビットで表現されたUアドレスと、m(mは1
以上の整数)ビットで表現された前記Vアドレスとから
なる2次元アドレス(U,V)を生成する2次元アドレ
ス生成手段と、前記2次元アドレスのU,Vを構成する
ビットデータを組み合わせて、(n+m)ビットの1次
元アドレスを生成する1次元アドレス生成手段と、前記
生成された1次元アドレスを用いて、前記記憶回路から
前記テクスチャデータを読み出し、前記単位図形に張り
付けるデータ読み出し手段とを有する。
演算装置では、先ず、ポリゴンレンダリングデータ生成
手段において、前記単位図形の頂点について、3次元座
標(x,y,z)、R(赤),G(緑),B(青)デー
タ、同次座標(s,t)および同次項qを含むポリゴン
レンダリングデータが生成される。次に、補間データ生
成手段において、前記単位図形の頂点のポリゴンレンダ
リングデータが補間され、前記単位図形内に位置する画
素の補間データが生成される。次に、2次元アドレス生
成手段において、前記補間データに含まれる前記同次座
標(s,t)を前記同次項qで除算した除算結果(s/
q,s/t)に基づいて、n(nは1以上の整数)ビッ
トで表現されたUアドレスと、m(mは1以上の整数)
ビットで表現された前記Vアドレスとからなる2次元ア
ドレス(U,V)が生成される。次に、1次元アドレス
生成手段において、前記生成された2次元アドレスの
U,Vを構成するビットデータを組み合わせて、(n+
m)ビットの1次元アドレスが生成される。次に、デー
タ読み出し手段において、前記生成された1次元アドレ
スを用いて、前記記憶回路から前記テクスチャデータが
読み出され、前記単位図形に張り付けられる。
演算装置は、ディスプレイに表示する立体モデルを複数
の単位図形の組み合わせで表現し、前記単位図形の内部
に位置する各画素の画像データに含まれる同次座標
(s,t)および同次項qに応じたアドレスを用いて、
前記単位図形に張り付ける画像データであるテクスチャ
データを記憶回路から読み出して単位図形に張り付ける
グラフィック演算装置であって、前記単位図形の頂点に
ついて、3次元座標(x,y,z)、R(赤),G
(緑),B(青)データ、同次座標(s,t)および同
次項qを含むポリゴンレンダリングデータを生成するポ
リゴンレンダリングデータ生成装置と、前記ポリゴンレ
ンダリングデータを用いてレンダリング処理を行なうレ
ンダリング装置と、前記ポリゴンレンダリングデータ生
成装置とレンダリング装置とを接続するバスとを有す
る。ここで、前記レンダリング装置は、前記バスを介し
て入力したポリゴンレンダリングデータを補間して、前
記単位図形内に位置する画素の補間データを生成する補
間データ生成手段と、前記補間データに含まれる前記同
次座標(s,t)を前記同次項qで除算した除算結果
(s/q,s/t)に基づいて、n(nは1以上の整
数)ビットで表現されたUアドレスと、m(mは1以上
の整数)ビットで表現された前記Vアドレスとからなる
2次元アドレス(U,V)を生成する2次元アドレス生
成手段と、前記2次元アドレスのU,Vを構成するビッ
トデータを組み合わせて、(n+m)ビットの1次元ア
ドレスを生成する1次元アドレス生成手段と、前記生成
された1次元アドレスを用いて、前記記憶回路から前記
テクスチャデータを読み出し、前記単位図形に張り付け
るデータ読み出し手段とを有する。
は、先ず、ポリゴンレンダリングデータ生成装置におい
て、単位図形の頂点について、3次元座標(x,y,
z)、R(赤),G(緑),B(青)データ、同次座標
(s,t)および同次項qを含むポリゴンレンダリング
データが生成される。このポリゴンレンダリングデータ
は、バスを介して、レンダリング装置に転送される。次
に、レンダリング装置において、以下に示す処理が行な
われる。すなわち、補間データ生成手段において、前記
バスを介した入力した単位図形の頂点のポリゴンレンダ
リングデータが補間され、前記単位図形内に位置する画
素の補間データが生成される。次に、2次元アドレス生
成手段において、前記補間データに含まれる前記同次座
標(s,t)を前記同次項qで除算した除算結果(s/
q,s/t)に基づいて、n(nは1以上の整数)ビッ
トで表現されたUアドレスと、m(mは1以上の整数)
ビットで表現された前記Vアドレスとからなる2次元ア
ドレス(U,V)が生成される。次に、1次元アドレス
生成手段において、前記生成された2次元アドレスの
U,Vを構成するビットデータを組み合わせて、(n+
m)ビットの1次元アドレスが生成される。次に、デー
タ読み出し手段において、前記生成された1次元アドレ
スを用いて、前記記憶回路から前記テクスチャデータが
読み出され、前記単位図形に張り付けられる。
リクス状に配置された複数の画素の色データを示す2次
元画像データを記憶回路に記憶し、前記複数の画素の2
次元配置に対応した2次元アドレス(U,V)を用いて
前記記憶回路に記憶された前記2次元画像データにアク
セスを行う記憶回路制御方法であって、n(nは1以上
の整数)ビットで表現された前記2次元アドレス(U,
V)のUアドレスと、m(mは1以上の整数)ビットで
表現された前記2次元アドレス(U,V)の前記Vアド
レスとのそれぞれを構成するビットデータを組み合わせ
て、(n+m)ビットの1次元アドレスを生成し、前記
生成された1次元アドレスを用いて、前記記憶回路にア
クセスを行う。
は、立体モデルを複数の単位図形の組み合わせで表現
し、前記単位図形の内部に位置する各画素の画像データ
に含まれる同次座標(s,t)および同次項qに応じた
アドレスを用いて、前記単位図形に張り付ける画像デー
タであるテクスチャデータを記憶回路から読み出して単
位図形に張り付けるグラフィック演算方法であって、複
数のテクスチャデータを記憶回路に記憶し、前記同次座
標(s,t)を前記同次項qで除算した除算結果(s/
q,s/t)に基づいて、n(nは1以上の整数)ビッ
トで表現されたUアドレスと、m(mは1以上の整数)
ビットで表現された前記Vアドレスとからなる2次元ア
ドレス(U,V)を生成し、前記2次元アドレスのU,
Vを構成するビットデータを組み合わせて、(n+m)
ビットの1次元アドレスを生成し、前記生成された1次
元アドレスを用いて、前記記憶回路から前記テクスチャ
データを読み出し、前記単位図形に張り付ける。
庭用ゲーム機などに適用される、任意の3次元物体モデ
ルに対する所望の3次元画像をCRTなどのディスプレ
イ上に高速に表示する3次元コンピュータグラフィック
システムについて説明する。図1は、本実施形態の3次
元コンピュータグラフィックシステム1のシステム構成
図である。3次元コンピュータグラフィックシステム1
は、立体モデルを単位図形である三角形(ポリゴン)の
組み合わせとして表現し、このポリゴンを描画すること
で表示画面の各画素の色を決定し、ディスプレイに表示
するポリゴンレンダリング処理を行うシステムである。
また、3次元コンピュータグラフィックシステム1で
は、平面上の位置を表現する(x,y)座標の他に、奥
行きを表すz座標を用いて3次元モデルを表し、この
(x,y,z)の3つの座標で3次元空間の任意の一点
を特定する。
ラフィックシステム1は、メインメモリ2、I/Oイン
タフェース回路3、メインプロセッサ4およびレンダリ
ング回路5が、メインバス6を介して接続されている。
以下、各構成要素の機能について説明する。メインプロ
セッサ4は、例えば、ゲームの進行状況などに応じて、
メインメモリ2から必要なグラフィックデータを読み出
し、このグラフィックデータに対してクリッピング(Cli
pping)処理、ライティング(Lighting)処理およびジオメ
トリ(Geometry)処理などを行い、ポリゴンレンダリング
データを生成する。メインプロセッサ4は、ポリゴンレ
ンダリングデータS4を、メインバス6を介してレンダ
リング回路5に出力する。I/Oインタフェース回路3
は、必要に応じて、外部からポリゴンレンダリングデー
タを入力し、これをメインバス6を介してレンダリング
回路5に出力する。
ポリゴンの各3頂点の(x,y,z,R,G,B,α,
s,t,q,F)のデータを含んでいる。ここで、
(x,y,z)データは、ポリゴンの頂点の3次元座標
を示し、(R,G,B)データは、それぞれ当該3次元
座標における赤、緑、青の輝度値を示している。データ
αは、これから描画する画素と、ディスプレイバッファ
21に既に記憶されている画素とのR,G,Bデータの
ブレンド(混合)係数を示している。(s,t,q)デ
ータのうち、(s,t)は、対応するテクスチャの同次
座標を示しており、qは同次項を示している。ここで、
「s/q」および「t/q」に、それぞれテクスチャサ
イズUSIZEおよびVSIZEを乗じてテクスチャ座
標データ(u,v)が得られる。テクスチャバッファ2
0に記憶されたテクスチャデータへのアクセスは、テク
スチャ座標データ(u,v)を用いて行われる。Fデー
タは、フォグのα値を示している。すなわち、ポリゴン
レンダリングデータは、三角形の各頂点の物理座標値
と、それぞれの頂点の色とテクスチャおよびフォグの値
のデータを示している。
説明する。図1に示すように、レンダリング回路5は、
DDA(Digital Differential Anarizer) セットアップ
回路10、補間データ生成手段としてのトライアングル
DDA回路11、テクスチャエンジン回路12、メモリ
I/F回路13、CRTコントローラ回路14、RAM
DAC回路15、DRAM16およびSRAM17を有
する。DRAM16は、記憶回路としてのテクスチャバ
ッファ20、ディスプレイバッファ21、zバッファ2
2およびテクスチャCLUTバッファ23として機能す
る。
DDA回路11において物理座標系上の三角形の各頂点
の値を線形補間して、三角形の内部の各画素の色と深さ
情報を求めるに先立ち、ポリゴンレンダリングデータS
4が示す(z,R,G,B,α,s,t,q,F)デー
タについて、三角形の辺と水平方向の差分などを求める
セットアップ演算を行う。このセットアップ演算は、具
体的には、開始点の値と終点の値と、開始点と終点との
距離を用いて、単位長さ移動した場合における、求めよ
うとしている値の変分を算出する。
変分データS10をトライアングルDDA回路11に出
力する。
回路10から入力した変分データS10を用いて、三角
形内部の各画素における線形補間された(z,R,G,
B,α,s,t,q,F)データを算出する。トライア
ングルDDA回路11は、各画素の(x,y)データ
と、当該(x,y)座標における(z,R,G,B,
α,s,t,q,F)データとを、DDAデータS11
としてテクスチャエンジン回路12に出力する。本実施
形態では、トライアングルDDA回路11は、並行して
処理を行う矩形内に位置する8(=2×4)画素分を単
位として、DDAデータS11をテクスチャエンジン回
路12に出力する。
小率の選択処理、「s/q」および「t/q」の算出処
理、テクスチャ座標データ(u,v)の算出処理、2次
元のテクスチャアドレス(U,V)の算出処理、1次元
の物理アドレスAの生成、テクスチャバッファ20から
の(R,G,B,tα)データの読み出し処理、およ
び、混合処理(テクスチャαブレンディング処理)を順
にパイプライン方式で行う。このとき、テクスチャエン
ジン回路12は、所定の矩形領域内に位置する8画素に
ついての処理を同時に並行して行う。
成図である。図2に示すように、テクスチャエンジン回
路12は、縮小率演算回路304、テクスチャデータ読
み出し回路305およびテクスチャαブレンド回路30
6を有する。
11に含まれる8画素分の(s,t,q)データS11
a1 〜S11a8 などを用いて、テクスチャデータの縮
小率lodを算出する。ここで、縮小率は、元画像のテ
クスチャデータを、どの程度縮小したものであるかを示
すものであり、元画像の縮小率を1/1とした場合に
は、1/2,1/4,1/8,...となる。
3に示すように、lod=0,1,2,3,4のテクス
チャデータ320,321,322,323が記憶され
ている。なお、テクスチャバッファ20の記憶領域のア
ドレス空間は、図3に示すように、U,V座標系で表現
され、複数の縮小率に対応したテクスチャデータが記憶
されている記憶領域の基準アドレス(開始アドレス)
は、縮小率lodに基づいて算出される。図7に示す例
では、テクスチャデータ320,321,322,32
3の基準アドレスは、(ubase0 ,vbas
e0 ),(ubase1 ,vbase1 ),(ubas
e2 ,vbase2 ),(ubase3 ,vbas
e3 )となる。また、テクスチャバッファ20に記憶さ
れているテクスチャデータにおける各画素についてのテ
クスチャアドレス(U,V)は、基準アドレス(uba
se,vbase)と、テクスチャ座標データ(u,
v)とを加算したアドレスとなる。
テクスチャデータ読み出し回路305は、DDAデータ
S11に含まれる8画素分の(s,t,q)データS1
1a1 〜S11a8 と、縮小率演算回路304からの縮
小率lodと、テクスチャサイズUSIZEおよびVS
IZEとを入力し、8画素のそれぞれに対応した、テク
スチャデータS171 〜S178 をテクスチャバッファ
20から読み出し、これをテクスチャαブレンド回路3
06に出力する。
5の構成図である。図5は、テクスチャデータ読み出し
回路305における処理のフローチャートである。図4
に示すように、テクスチャデータ読み出し回路305
は、u,v算出回路501、U,V算出回路502、ア
ドレス生成手段としての物理アドレス生成回路503お
よびデータアクセス手段としてのアクセス制御回路50
4を有する。ステップS21:テクスチャデータ読み出
し回路305では、先ず、u,v算出回路501におい
て、8画素分の(s,t,q)データS11a1 〜S1
1a8 のそれぞれについて、sデータをqデータで除算
する演算と、tデータをqデータで除算する演算とを行
い、除算結果「s/q」および「t/q」を算出する。
そして、除算結果「s/q」および「t/q」に、それ
ぞれテクスチャサイズUSIZEおよびVSIZEを乗
じて、各画素に対応したテクスチャ座標データ(u1 ,
v1 )〜(u8 ,v8 )を算出する。
は、例えば、予め用意したアドレステーブルを参照し
て、縮小率lodに対応する基準アドレス(ubas
e,vbase)を得る。そして、U,V算出回路50
2は、基準アドレス(ubase ,vbase)と、
u,v算出回路501から入力したテクスチャ座標デー
タ(u1 ,v1 )〜(u8 ,v8 )とを加算して、テク
スチャバッファ20の記憶領域を2次元のUV座標系で
表した場合のテクスチャアドレス(U1 ,V1 )〜(U
8 ,V8 )を生成する。本実施形態では、「i」を「1
≦i≦8」の整数とした場合に、テクスチャアドレス
(Ui ,Vi )のUi およびVi は、それぞれ下記
(1)および(2)に示す3ビットからなる。
03は、U,V算出回路502から入力したテクスチャ
アドレス(U1 ,V1 )〜(U8 ,V8 )のそれぞれに
ついて、Ui およびVi を構成するビットを、下記
(3)示すパターンで結合し、物理アドレスAを生成す
る。この物理アドレスAの生成は、簡単なビット入れ替
え操作のみで実現されるため、小規模な回路構成で高速
に行なうことができる。
は、図6で示される。図6において、縦軸Vが3ビット
で示されるVi の値を示し、横軸Uが3ビットで示され
るUiの値を示し、マトリクス状に配置された「0」〜
「63」が物理アドレスAの値を示している。すなわ
ち、3ビットのUi およびVi で表されるマトリクス状
に位置する2次元のテクスチャアドレス(Ui ,Vi )
は、上記式(3)によって、「0」〜「63」の連続し
た1次元の物理アドレスAに変換される。但し、本発明
では、Ui は2n (nは1以上の整数)ビットであり、
Vi は2m (mは1以上の整数)ビット数であり、しか
も、n=m、あるいは、m=n−1である。
照していくつか例示する。例えば、Ui =(0,1,
0)、Vi =(1,0,0)である場合には、上記式
(3)によって、物理アドレスA=(1,0,0,1,
0,0)となり、10進数で表すと、「36」となる。
ここで、Ui =(0,1,0)=2であり、V i =
(1,0,0)=4であり、図6において、U=2、V
=4の位置Aは「36」になっている。また、Ui =
(0,0,1)、Vi =(0,1,0)である場合に
は、上記式(3)によって、物理アドレスA=(0,
0,1,0,0,1)となり、10進数で表すと、
「9」となる。ここで、Ui =(0,0,1)=1であ
り、Vi =(0,1,0)=2であり、図6において、
U=1、V=2の位置Bは「9」になっている。
は、物理アドレス生成回路503から入力した1次元の
物理アドレスAを、図1に示すメモリI/F回路13を
介して、テクスチャバッファ20に出力し、テクスチャ
データである(R,G,B,tα)データS171 〜S
178 を読み出す。なお、SRAM17には、テクスチ
ャバッファ20に記憶されているテクスチャデータのコ
ピーが記憶されており、テクスチャエンジン回路12
は、実際には、メモリI/F回路13を介してSRAM
17に記憶されているテクスチャデータを読み出す。
は、ステップS24で読み出した(R,G,B,tα)
データS171 〜S178 をテクスチャαブレンド回路
306に出力する。
スチャαブレンド回路306は、DDAデータS11に
含まれる8画素分の(R,G,B)データS11b1 〜
S11b8 と、テクスチャデータ読み出し回路305が
読み出した(R,G,B,tα)データS171 〜S1
78 とを入力し、それぞれ(R,G,B)データS11
b1 〜S11b8 と、データS171 〜S178 に含ま
れる(R,G,B)データとを、データS171 〜S1
78に含まれるtαで示される混合値で混合し、(R,
G,B)データS3061 〜S3068 を生成する。そ
して、DDAデータに含まれるαデータS11d1 〜S
11d8 と、(R,G,B)データS3061 〜S30
68 とが、(R,G,B,α)データS12a1 〜S1
2a8 として、メモリI/F回路13に出力される。
ルカラー方式の場合には、テクスチャバッファ20から
読み出した(R,G,B,tα)データを直接用いる。
一方、テクスチャエンジン回路12は、インデックスカ
ラー方式の場合には、予め作成したカラールックアップ
テーブル(CLUT)をテクスチャCLUTバッファ2
3から読み出して、内蔵するSRAMに転送および記憶
し、このカラールックアップテーブルを用いて、テクス
チャバッファ20から読み出したカラーインデックスに
対応する(R,G,B)データを得る。
I/F回路13のDRAM16およびSRAM17への
アクセス機能を持つブロックの構成図である。図7に示
すように、図1に示すDRAM16およびSRAM17
は、メモリモジュール200,201,202,203
を有する。メモリモジュール200は、メモリ210,
211を有する。メモリ210は、DRAM16の一部
を構成するバンク2101 ,2102 と、SRAM17
の一部を構成するバンク2201 ,2202 とを有す
る。また、メモリ211は、DRAM16の一部を構成
するバンク2111 ,2112 と、SRAM17の一部
を構成するバンク2211 ,2212 とを有する。バン
ク2201 ,2202 ,2211 ,2212 に対しては
同時アクセスが可能である。なお、メモリモジュール2
01,202,202は、基本的に、メモリモジュール
200と同じ構成をしている。
1,202,203の各々は、図1に示すテクスチャバ
ッファ20、ディスプレイバッファ21、Zバッファ2
2およびテクスチャCLUTバッファ23の全ての機能
を持つ。すなわち、メモリモジュール200,201,
202,203の各々は、対応する画素のテクスチャデ
ータ、描画データ((R,G,B)データ)、zデータ
およびテクスチャカラールックアップテーブルデータの
全てを記憶する。但し、メモリモジュール200,20
1,202,203は、相互で異なる画素についてのデ
ータを記憶する。ここで、同時に処理される16画素に
ついてのテクスチャデータ、描画データ、zデータおよ
びテクスチャカラールックアップテーブルデータが、相
互に異なるバンク2101 ,2102 ,2111 ,21
12 ,2121 ,2122 ,2131 ,2132 ,21
41 ,2142 ,2151 ,2152 ,2161 ,21
62 ,2171 ,2172 に記憶される。これにより、
DRAM16に対して、16画素についてのデータが同
時にアクセス可能になる。
1 ,2212 ,2221 ,2222,2231 ,223
2 ,2241 ,2242 ,2251 ,2252 ,226
1 ,2262 ,2271 ,2272 には、それぞれバン
ク2101 ,2102 ,2111 ,2112 ,21
21 ,2122 ,2131 ,2132 ,2141 ,21
42 ,2151 ,2152 ,2161 ,2162 ,21
71 ,2172 に記憶されたテクスチャデータのコピー
が記憶されている。
路12から入力した(R,G,B,α)データS12a
1 〜S12a8 、すなわち画素データS12aに対応す
るzデータと、zバッファ22に記憶されているzデー
タとの比較を行い、入力した画素データS12aによっ
て描画される画像が、前回、ディスプレイバッファ21
に書き込まれた画像より、手前(視点側)に位置するか
否かを判断し、手前に位置する場合には、画素データS
12aに対応するzデータでzバッファ22に記憶され
たzデータを更新する。また、メモリI/F回路13
は、必要に応じて、画素データS12aに含まれる
(R,G,B)データと、既にディスプレイバッファ2
1に記憶されている(R,G,B)データとを、画素デ
ータS12aに対応するαデータが示す混合値で混合す
る、いわゆるαブレンディング処理を行い、混合後の
(R,G,B)データをディスプレイバッファ21に書
き込む(打ち込む)。
対して16画素について同時にアクセスを行なう。図7
に示すように、メモリI/F回路13は、メモリコント
ローラ240,241,242,243、アドレスコン
バータ250,251,252,253、ディストリビ
ュータ260および読み出しコントローラ262を有す
る。
き込み時に、16画素分の(R,G,B)データを入力
し、これらを、各々4画素分のデータからなる4つの画
像データS2600 ,S2601 ,S2602 ,S26
03 に分割し、それぞれをアドレスコンバータ250,
251,252,253に出力する。ここで、1画素分
の(R,G,B)データおよびzデータは、それぞれ3
2ビットからなる。
2,253は、書き込み時に、ディストリビュータ26
0から入力した(R,G,B)データおよびzデータに
対応したアドレスを、それぞれメモリモジュール20
0,201,202,203内のアドレスに変換し、そ
れぞれ変換したアドレスS250,S251,S25
2,S253をメモリコントローラ240に出力する。
2,243は、それぞれ配線群270,271,27
2,273を介してメモリモジュール200,201,
202,203に接続されており、書き込み時にメモリ
モジュール200,201,202,203に対しての
アクセスを制御する。具体的には、メモリコントローラ
240,241,242,243は、ディストリビュー
タ260から入力した4画素分の(R,G,B)データ
およびzデータを、配線群270,271,272,2
73を介してメモリモジュール200,201,20
2,203に同時に書き込む。このとき、例えば、メモ
リモジュール200では、バンク2101 ,2102,
2103 ,2104 の各々に、1画素分の(R,G,
B)データおよびzデータが記憶される。メモリモジュ
ール201,202,203についても同じである。な
お、本実施形態では、配線群270,271,272,
273の各々は、256ビットである。
80を介してメモリモジュール200,201,20
2,203と接続されており、読み出し時に、メモリモ
ジュール200,201,202,203から、8画素
あるいは16画素単位で、テクスチャデータ、(R,
G,B)データ、zデータおよびテクスチャカラールッ
クアップテーブルデータを配線群280を介して読み出
す。なお、本実施形態では、配線群280は、1024
ビットである。
垂直同期信号に同期して、図示しないCRTに表示する
アドレスを発生し、ディスプレイバッファ21から表示
データを読み出す要求をメモリI/F回路13に出力す
る。この要求に応じて、メモリI/F回路13は、ディ
スプレイバッファ21から一定の固まりで表示データを
読み出す。CRTコントローラ回路14は、ディスプレ
イバッファ21から読み出した表示データを記憶するF
IFO(First In First Out)回路を内蔵し、一定の時間
間隔で、RAMDAC回路15に、RGBのインデック
ス値を出力する。
R,G,Bデータを記憶しており、CRTコントローラ
回路14から入力したRGBのインデックス値に対応す
るデジタル形式のR,G,Bデータを、D/Aコンバー
タに転送し、アナログ形式のR,G,Bデータを生成す
る。RAMDAC回路15は、この生成されたR,G,
BデータをCRTに出力する。
ステム1の動作について説明する。図1に示す3次元コ
ンピュータグラフィックシステム1では、ポリゴンレン
ダリングデータS4が、メインバス6を介してメインプ
ロセッサ4からDDAセットアップ回路10に出力さ
れ、DDAセットアップ回路10において、三角形の辺
と水平方向の差分を示す変分データS10が生成され
る。そして、DDAセットアップ回路10からトライア
ングルDDA回路11に変分データS10が出力され
る。
いて、変分データS10に基づいて、三角形内部の各画
素における線形補間された(z,R,G,B,α,s,
t,q,F)が生成される。そして、トライアングルD
DA回路11からテクスチャエンジン回路12に、各画
素の(x,y)データと、当該(x,y)座標における
(z,R,G,B,α,s,t,q,F)データとが、
DDAデータS11として出力される。
12の縮小率演算回路304において、DDAデータS
11に含まれる8画素分の(s,t,q)データS11
a1〜S11a8 を用いて、テクスチャデータの縮小率
が算出され、この縮小率lodがテクスチャデータ読み
出し回路305に出力される。
5において、図5に示すフローに基づいて、上記式
(3)に基づいて生成された1次元の物理アドレスAを
用いて、テクスチャバッファ20(SRAM17)から
テクスチャデータS171 〜S178 が読み出され、こ
の読み出されたテクスチャデータS171 〜S17
8 が、テクスチャαブレンド回路306に出力される。
ラ262からの制御によって、配線群280を介して、
テクスチャデータS171 〜S178 を含む16画素分
のテクスチャデータが、SRAM17を構成するバンク
2201 ,2202 ,2211 ,2212 ,2221 ,
2222 ,2231 ,2232 ,2241 ,2242,
2251 ,2252 ,2261 ,2262 ,2271 ,
2272 から読み出される。
おいて、(R,G,B)データS11b1 〜S11b8
と、データS171 〜S178 に含まれる(R,G,
B)データとが、データS171 〜S178 に含まれる
tαで示される混合値で混合され、(R,G,B)デー
タS3061 〜S3068 が生成される。そして、DD
Aデータに含まれるαデータS11d1 〜S11d
8 と、(R,G,B)データS3061 〜S3068 と
が、(R,G,B,α)データS12a1 〜S12
a8 、すなわち、画素データS12aとして、メモリI
/F回路13に出力される。
テクスチャエンジン回路12から入力した画素データS
12aに対応するzデータと、zバッファ22に記憶さ
れているzデータとの比較が行なわれ、入力した画素デ
ータS12aによって描画される画像が、前回、ディス
プレイバッファ21に書き込まれた画像より、手前(視
点側)に位置するか否かが判断され、手前に位置する場
合には、画像データS12aに対応するzデータでzバ
ッファ22に記憶されたzデータが更新される。
要に応じて、画像データS12aに含まれる(R,G,
B)データと、既にディスプレイバッファ21に記憶さ
れている(R,G,B)データとが、画素データS12
aに対応するαデータが示す混合値で混合され、混合後
の(R,G,B)データがディスプレイバッファ21に
書き込まれる。
240,341,242,243からの制御によって、
配線群270,271,272,273を介して、16
画素分の(R,G,B)データが、図1に示すディスプ
レイバッファ21を構成するバンク2101 ,21
02 ,2111 ,2112 ,2121 ,2122 ,21
31 ,2132 ,2141 ,2142 ,2151 ,21
52 ,2161 ,2162,2171 ,2172 に書き
込まれる
グラフィックシステム1によれば、テクスチャバッファ
20の2次元アドレス空間を示す2次元のテクスチャア
ドレス(U,V)のUおよびVを構成する各ビットを、
上記式(3)に基づいて組み合わせることで、1次元の
物理アドレスAを生成できる。ここで、物理アドレスA
の生成は、簡単なビット操作で実現できることから、当
該物理アドレスAの生成を、小規模な回路構成で高速に
実現できる。また、1次元の物理アドレスを用いてテク
スチャバッファ20の連続した記憶領域にテクスチャを
記憶できることから、図10に示すような空き領域が生
じることはなく、テクスチャバッファ20の記憶領域を
効率的に使用できる。その結果、テクスチャバッファ2
0の記憶容量を小さくでき、装置の小規模化および低価
格化を図れる。
い。例えば、上述した実施形態では、Ui およびVi が
共に3ビットである場合を例示したが、本発明は、Ui
およびVi が共に、n=2、あるいは、n(n≧4)ビ
ットの場合にも適用可能である。例えば、Ui およびV
i が、下記式(4),(5)に示すように、共に4ビッ
トの場合には、下記式(5)によって1次元の物理アド
レスAが図8に示すように、生成される。
なくてもよい。具体的には、Ui がnビットのときに、
Vi がn−1ビットであってもよい。例えば、Ui およ
びVi が、下記式(7),(8)に示すように、それぞ
れ3ビットおよび2ビットの場合には、下記式(9)に
よって1次元の物理アドレスAが図9に示すように生成
される。
が実行される画素数を8としたが、この数は任意であ
り、例えば、4であってもよい。但し、同時に処理が実
行される画素数は、2のべき乗であることが望ましい。
ータグラフィックシステム1では、SRAM17を用い
る構成を例示したが、SRAM17を設けない構成にし
てもよい。また、図1に示すテクスチャバッファ20お
よびテクスチャCLUTバッファ23を、DRAM16
の外部に設けてもよい。
ラフィックシステム1では、ポリゴンレンダリングデー
タを生成するジオメトリ処理を、メインプロセッサ4で
行なう場合を例示したが、レンダリング回路5で行なう
構成にしてもよい。
制御装置によれば、小規模な回路構成で、2次元画像デ
ータを記憶回路に効率的に記憶でき、記憶回路の記憶領
域を有効利用できる。また、本発明のグラフィック演算
装置によれば、小規模な回路構成で、テクスチャデータ
を記憶回路に効率的に記憶でき、記憶回路の記憶領域を
有効利用できる。また、本発明の記憶回路制御方法によ
れば、2次元画像データを記憶回路に効率的に記憶で
き、記憶回路の記憶領域を有効利用できる。また、本発
明のグラフィック演算方法によれば、テクスチャデータ
を記憶回路に効率的に記憶でき、記憶回路の記憶領域を
有効利用できる。また、本発明の記憶回路制御装置およ
びその方法と、グラフィック演算装置およびその方法と
によれば、記憶回路にアクセスする際のアドレス変換を
高速に行なうことができる。
タグラフィックシステムのシステム構成図である。
内部構成図である。
され、MIPMAPフィルタリング処理された複数の縮
小率のテクスチャデータを説明するための図である。
図である。
回路における処理のフローチャートである。
次元のテクスチャアドレス(Ui ,Vi )から1次元の
物理アドレスAを生成する方法を説明するための図であ
る。
び、メモリI/F回路のDRAMおよびSRAMへのア
クセス機能を持つブロックの構成図である。
V)が共に、4ビットの場合における1次元の物理アド
レスAの生成方法を説明するための図である。
V)のUが3ビットであり、Vが2ビットのである場合
における1次元の物理アドレスAの生成方法を説明する
ための図である。
(U,V)を直接用いて、複数の種類のテクスチャデー
タをテクスチャバッファに記憶する場合の問題点を説明
するための図である。
複数の種類のテクスチャデータをテクスチャバッファに
記憶したときの記憶状態を説明するための図である。
ィックシステムの部分構成図である。
ンピュータグラフィックシステムの部分構成図である。
インメモリ、3…I/Oインタフェース回路、4…メイ
ンプロセッサ、5…レンダリング回路、10…DDAセ
ットアップ回路、11…トライアングルDDA回路、1
2…テクスチャエンジン回路、13…メモリI/F回
路、14…CRTコントローラ回路、15…RAMDA
C回路、16…DRAM、17…SRAM、20…テク
スチャバッファ、21…ディスプレイバッファ、22…
Zバッファ、23…テクスチャCLUTバッファ、30
4…縮小率演算回路、305…テクスチャデータ読み出
し回路、306…テクスチャαブレンド回路、200,
201,202,203…メモリモジュール、210,
211,212,213,214,215,216,2
17…メモリ、240,241,242,243…メモ
リコントローラ、250,251,252,253…ア
ドレスコンバータ、260…ディストリビュータ、26
2…読み出しコントローラ、270,271,272,
273,280…配線群
Claims (18)
- 【請求項1】マトリクス状に配置された複数の画素の色
データを示す2次元画像データを記憶回路に記憶し、前
記複数の画素の2次元配置に対応した2次元アドレス
(U,V)を用いて前記記憶回路に記憶された前記2次
元画像データにアクセスを行う記憶回路制御装置におい
て、 n(nは1以上の整数)ビットで表現された前記2次元
アドレス(U,V)のUアドレスと、m(mは1以上の
整数)ビットで表現された前記2次元アドレス(U,
V)の前記Vアドレスとのそれぞれを構成するビットデ
ータを組み合わせて、(n+m)ビットの1次元アドレ
スを生成するアドレス生成手段と、 前記生成された1次元アドレスを用いて、前記記憶回路
にアクセスを行うデータアクセス手段とを有する記憶回
路制御装置。 - 【請求項2】前記整数nと前記整数mとが等しく、 kを、(n−1)<k<0の整数とし、 前記Uアドレスを(U〔n−1〕,..,U
〔k〕,..,U〔0〕)のnビットで表現し、 前記Vアドレスを(V〔n−1〕,..,V
〔k〕,..,V〔0〕)のnビットで表現した場合
に、 前記アドレス生成手段は、前記Uアドレスの各ビットデ
ータU〔n−1〕,..,U〔k〕,..,U〔0〕
と、前記Vアドレスの各ビットデータV〔n−
1〕,..,V〔k〕,..,V〔0〕とを、組み合わ
せて、2nビットの1次元アドレス(V〔n−1〕,U
〔n−1〕,..,V〔k〕,U〔k〕,..,V
〔0〕,U〔0〕)を生成する 請求項1に記載の記憶回路制御装置。 - 【請求項3】前記整数mが、(n−1)である場合に、 kを、(n−1)<k<0の整数とし、 前記Uアドレスを(U〔n−1〕,..,U
〔k〕,..,U〔0〕)のnビットで表現し、 前記Vアドレスを(V〔n−2〕,..,V
〔k〕,..,V〔0〕)の(n−1)ビットで表現し
た場合に、 前記アドレス生成手段は、前記Uアドレスの各ビットデ
ータU〔n−1〕,..,U〔k〕,..,U〔0〕
と、前記Vアドレスの各ビットデータV〔n−
2),..,V〔k〕,..,V〔0〕とを、組み合わ
せて、(2n−1)ビットの1次元アドレス(U〔n−
1〕,V〔n−2〕,U〔n−2〕,..,V〔k〕,
U〔k〕,..,V〔0〕,U〔0〕)を生成する 請求項1に記載の記憶回路制御装置。 - 【請求項4】立体モデルを複数の単位図形の組み合わせ
で表現し、前記単位図形の内部に位置する各画素の画像
データに含まれる同次座標(s,t)および同次項qに
応じたアドレスを用いて、前記単位図形に張り付ける画
像データであるテクスチャデータを記憶回路から読み出
して単位図形に張り付けるグラフィック演算装置におい
て、 複数のテクスチャデータを記憶した記憶回路と、 前記同次座標(s,t)を前記同次項qで除算した除算
結果(s/q,s/t)に基づいて、n(nは1以上の
整数)ビットで表現されたUアドレスと、m(mは1以
上の整数)ビットで表現された前記Vアドレスとからな
る2次元アドレス(U,V)を生成する2次元アドレス
生成手段と、 前記2次元アドレスのU,Vを構成するビットデータを
組み合わせて、(n+m)ビットの1次元アドレスを生
成する1次元アドレス生成手段と、 前記生成された1次元アドレスを用いて、前記記憶回路
から前記テクスチャデータを読み出し、前記単位図形に
張り付けるデータ読み出し手段とを有するグラフィック
演算装置。 - 【請求項5】前記整数nと前記整数mとが等しく、 kを、(n−1)<k<0の整数とし、 前記Uアドレスを(U〔n−1〕,..,U
〔k〕,..,U〔0〕)のnビットで表現し、 前記Vアドレスを(V〔n−1〕,..,V
〔k〕,..,V〔0〕)のnビットで表現した場合
に、 前記アドレス生成手段は、前記Uアドレスの各ビットデ
ータU〔n−1〕,..,U〔k〕,..,U〔0〕
と、前記Vアドレスの各ビットデータV〔n−
1〕,..,V〔k〕,..,V〔0〕とを、組み合わ
せて、2nビットの1次元アドレス(V〔n−1〕,U
〔n−1〕,..,V〔k〕,U〔k〕,..,V
〔0〕,U〔0〕)を生成する 請求項4に記載のグラフィック演算装置。 - 【請求項6】前記整数mが、(n−1)である場合に、 kを、(n−1)<k<0の整数とし、 前記Uアドレスを(U〔n−1〕,..,U
〔k〕,..,U〔0〕)のnビットで表現し、 前記Vアドレスを(V〔n−2〕,..,V
〔k〕,..,V〔0〕)の(n−1)ビットで表現し
た場合に、 前記アドレス生成手段は、前記Uアドレスの各ビットデ
ータU〔n−1〕,..,U〔k〕,..,U〔0〕
と、前記Vアドレスの各ビットデータV〔n−
2),..,V〔k〕,..,V〔0〕とを、組み合わ
せて、(2n−1)ビットの1次元アドレス(U〔n−
1〕,V〔n−2〕,U〔n−2〕,..,V〔k〕,
U〔k〕,..,V〔0〕,U〔0〕)を生成する 請求項4に記載のグラフィック演算装置。 - 【請求項7】ディスプレイに表示する形状を表現する基
本単位となる単位図形に張り合わせるイメージデータで
あるテクスチャデータを記憶する記憶回路と、 前記単位図形の頂点について、3次元座標(x,y,
z)、R(赤),G(緑),B(青)データ、同次座標
(s,t)および同次項qを含むポリゴンレンダリング
データを生成するポリゴンレンダリングデータ生成手段
と、 前記単位図形の頂点のポリゴンレンダリングデータを補
間して、前記単位図形内に位置する画素の補間データを
生成する補間データ生成手段と、 前記補間データに含まれる前記同次座標(s,t)を前
記同次項qで除算した除算結果(s/q,s/t)に基
づいて、n(nは1以上の整数)ビットで表現されたU
アドレスと、m(mは1以上の整数)ビットで表現され
た前記Vアドレスとからなる2次元アドレス(U,V)
を生成する2次元アドレス生成手段と、 前記2次元アドレスのU,Vを構成するビットデータを
組み合わせて、(n+m)ビットの1次元アドレスを生
成する1次元アドレス生成手段と、 前記生成された1次元アドレスを用いて、前記記憶回路
から前記テクスチャデータを読み出し、前記単位図形に
張り付けるデータ読み出し手段とを有するグラフィック
演算装置。 - 【請求項8】前記整数nと前記整数mとが等しく、 kを、(n−1)<k<0の整数とし、 前記Uアドレスを(U〔n−1〕,..,U
〔k〕,..,U〔0〕)のnビットで表現し、 前記Vアドレスを(V〔n−1〕,..,V
〔k〕,..,V〔0〕)のnビットで表現した場合
に、 前記アドレス生成手段は、前記Uアドレスの各ビットデ
ータU〔n−1〕,..,U〔k〕,..,U〔0〕
と、前記Vアドレスの各ビットデータV〔n−
1〕,..,V〔k〕,..,V〔0〕とを、組み合わ
せて、2nビットの1次元アドレス(V〔n−1〕,U
〔n−1〕,..,V〔k〕,U〔k〕,..,V
〔0〕,U〔0〕)を生成する 請求項7に記載のグラフィック演算装置。 - 【請求項9】前記整数mが、(n−1)である場合に、 kを、(n−1)<k<0の整数とし、 前記Uアドレスを(U〔n−1〕,..,U
〔k〕,..,U〔0〕)のnビットで表現し、 前記Vアドレスを(V〔n−2〕,..,V
〔k〕,..,V〔0〕)の(n−1)ビットで表現し
た場合に、 前記アドレス生成手段は、前記Uアドレスの各ビットデ
ータU〔n−1〕,..,U〔k〕,..,U〔0〕
と、前記Vアドレスの各ビットデータV〔n−
2),..,V〔k〕,..,V〔0〕とを、組み合わ
せて、(2n−1)ビットの1次元アドレス(U〔n−
1〕,V〔n−2〕,U〔n−2},..,V〔k〕,
U〔k〕,..,V〔0〕,U〔0〕)を生成する 請求項7に記載のグラフィック演算装置。 - 【請求項10】ディスプレイに表示する立体モデルを複
数の単位図形の組み合わせで表現し、前記単位図形の内
部に位置する各画素の画像データに含まれる同次座標
(s,t)および同次項qに応じたアドレスを用いて、
前記単位図形に張り付ける画像データであるテクスチャ
データを記憶回路から読み出して単位図形に張り付ける
グラフィック演算装置において、 前記単位図形の頂点について、3次元座標(x,y,
z)、R(赤),G(緑),B(青)データ、同次座標
(s,t)および同次項qを含むポリゴンレンダリング
データを生成するポリゴンレンダリングデータ生成装置
と、 前記ポリゴンレンダリングデータを用いてレンダリング
処理を行なうレンダリング装置と、 前記ポリゴンレンダリングデータ生成装置とレンダリン
グ装置とを接続するバスとを有し、 前記レンダリング装置は、 前記テクスチャデータを記憶する記憶回路と、 前記バスを介して入力した前記単位図形の頂点のポリゴ
ンレンダリングデータを補間して、前記単位図形内に位
置する画素の補間データを生成する補間データ生成手段
と、 前記補間データに含まれる前記同次座標(s,t)を前
記同次項qで除算した除算結果(s/q,s/t)に基
づいて、n(nは1以上の整数)ビットで表現されたU
アドレスと、m(mは1以上の整数)ビットで表現され
た前記Vアドレスとからなる2次元アドレス(U,V)
を生成する2次元アドレス生成手段と、 前記2次元アドレスのU,Vを構成するビットデータを
組み合わせて、(n+m)ビットの1次元アドレスを生
成する1次元アドレス生成手段と、 前記生成された1次元アドレスを用いて、前記記憶回路
から前記テクスチャデータを読み出し、前記単位図形に
張り付けるデータ読み出し手段とを有するグラフィック
演算装置。 - 【請求項11】前記整数nと前記整数mとが等しく、 kを、(n−1)<k<0の整数とし、 前記Uアドレスを(U〔n−1〕,..,U
〔k〕,..,U〔0〕)のnビットで表現し、 前記Vアドレスを(V〔n−1〕,..,V
〔k〕,..,V〔0〕)のnビットで表現した場合
に、 前記アドレス生成手段は、前記Uアドレスの各ビットデ
ータU〔n−1〕,..,U〔k〕,..,U〔0〕
と、前記Vアドレスの各ビットデータV〔n−
1〕,..,V〔k〕,..,V〔0〕とを、組み合わ
せて、2nビットの1次元アドレス(V〔n−1〕,U
〔n−1〕,..,V〔k〕,U〔k〕,..,V
〔0〕,U〔0〕)を生成する 請求項10に記載のグラフィック演算装置。 - 【請求項12】前記整数mが、(n−1)である場合
に、 kを、(n−1)<k<0の整数とし、 前記Uアドレスを(U〔n−1〕,..,U
〔k〕,..,U〔0〕)のnビットで表現し、 前記Vアドレスを(V〔n−2〕,..,V
〔k〕,..,V〔0〕)の(n−1)ビットで表現し
た場合に、 前記アドレス生成手段は、前記Uアドレスの各ビットデ
ータU〔n−1〕,..,U〔k〕,..,U〔0〕
と、前記Vアドレスの各ビットデータV〔n−
2),..,V〔k〕,..,V〔0〕とを、組み合わ
せて、(2n−1)ビットの1次元アドレス(U〔n−
1〕,V〔n−2〕,U〔n−2},..,V〔k〕,
U〔k〕,..,V〔0〕,U〔0〕)を生成する 請求項10に記載のグラフィック演算装置。 - 【請求項13】マトリクス状に配置された複数の画素の
色データを示す2次元画像データを記憶回路に記憶し、
前記複数の画素の2次元配置に対応した2次元アドレス
(U,V)を用いて前記記憶回路に記憶された前記2次
元画像データにアクセスを行う記憶回路制御方法におい
て、 n(nは1以上の整数)ビットで表現された前記2次元
アドレス(U,V)のUアドレスと、m(mは1以上の
整数)ビットで表現された前記2次元アドレス(U,
V)の前記Vアドレスとのそれぞれを構成するビットデ
ータを組み合わせて、(n+m)ビットの1次元アドレ
スを生成し、 前記生成された1次元アドレスを用いて、前記記憶回路
にアクセスを行う記憶回路制御方法。 - 【請求項14】前記整数nと前記整数mとが等しく、 kを、(n−1)<k<0の整数とし、 前記Uアドレスを(U〔n−1〕,..,U
〔k〕,..,U〔0〕)のnビットで表現し、 前記Vアドレスを(V〔n−1〕,..,V
〔k〕,..,V〔0〕)のnビットで表現した場合
に、 前記Uアドレスの各ビットデータU〔n−1〕,..,
U〔k〕,..,U〔0〕と、前記Vアドレスの各ビッ
トデータV〔n−1〕,..,V〔k〕,..,V
〔0〕とを、組み合わせて、2nビットの1次元アドレ
ス(V〔n−1〕,U〔n−1〕,..,V〔k〕,U
〔k〕,..,V〔0〕,U〔0〕)を生成する 請求項13に記載の記憶回路制御方法。 - 【請求項15】前記整数mが、(n−1)である場合
に、 kを、(n−1)<k<0の整数とし、 前記Uアドレスを(U〔n−1〕,..,U
〔k〕,..,U〔0〕)のnビットで表現し、 前記Vアドレスを(V〔n−2〕,..,V
〔k〕,..,V〔0〕)の(n−1)ビットで表現し
た場合に、 前記Uアドレスの各ビットデータU〔n−1〕,..,
U〔k〕,..,U〔0〕と、前記Vアドレスの各ビッ
トデータV〔n−2),..,V〔k〕,..,V
〔0〕とを、組み合わせて、(2n−1)ビットの1次
元アドレス(U〔n−1〕,V〔n−2〕,U〔n−
2},..,V〔k〕,U〔k〕,..,V〔0〕,U
〔0〕)を生成する 請求項13に記載の記憶回路制御方法。 - 【請求項16】立体モデルを複数の単位図形の組み合わ
せで表現し、前記単位図形の内部に位置する各画素の画
像データに含まれる同次座標(s,t)および同次項q
に応じたアドレスを用いて、前記単位図形に張り付ける
画像データであるテクスチャデータを記憶回路から読み
出して単位図形に張り付けるグラフィック演算方法にお
いて、 複数のテクスチャデータを記憶回路に記憶し、 前記同次座標(s,t)を前記同次項qで除算した除算
結果(s/q,s/t)に基づいて、n(nは1以上の
整数)ビットで表現されたUアドレスと、m(mは1以
上の整数)ビットで表現された前記Vアドレスとからな
る2次元アドレス(U,V)を生成し、 前記2次元アドレスのU,Vを構成するビットデータを
組み合わせて、(n+m)ビットの1次元アドレスを生
成し、 前記生成された1次元アドレスを用いて、前記記憶回路
から前記テクスチャデータを読み出し、前記単位図形に
張り付けるグラフィック演算方法。 - 【請求項17】前記整数nと前記整数mとが等しく、 kを、(n−1)<k<0の整数とし、 前記Uアドレスを(U〔n−1〕,..,U
〔k〕,..,U〔0〕)のnビットで表現し、 前記Vアドレスを(V〔n−1〕,..,V
〔k〕,..,V〔0〕)のnビットで表現した場合
に、 前記Uアドレスの各ビットデータU〔n−1〕,..,
U〔k〕,..,U〔0〕と、前記Vアドレスの各ビッ
トデータV〔n−1〕,..,V〔k〕,..,V
〔0〕とを、組み合わせて、2nビットの1次元アドレ
ス(V〔n−1〕,U〔n−1〕,..,V〔k〕,U
〔k〕,..,V〔0〕,U〔0〕)を生成する 請求項16に記載のグラフィック演算方法。 - 【請求項18】前記整数mが、(n−1)である場合
に、 kを、(n−1)<k<0の整数とし、 前記Uアドレスを(U〔n−1〕,..,U
〔k〕,..,U〔0〕)のnビットで表現し、 前記Vアドレスを(V〔n−2〕,..,V
〔k〕,..,V〔0〕)の(n−1)ビットで表現し
た場合に、 前記Uアドレスの各ビットデータU〔n−1〕,..,
U〔k〕,..,U〔0〕と、前記Vアドレスの各ビッ
トデータV〔n−2),..,V〔k〕,..,V
〔0〕とを、組み合わせて、(2n−1)ビットの1次
元アドレス(U〔n−1〕,V〔n−2〕,U〔n−
2},..,V〔k〕,U〔k〕,..,V〔0〕,U
〔0〕)を生成する 請求項16に記載のグラフィック演算方法。
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