JPH11265459A - 記憶回路制御装置およびグラフィック演算装置 - Google Patents

Abstract

(57)【要約】 【課題】 小規模な回路構成で、テクスチャバッファの
記憶領域を効率的に使用できるグラフィック演算装置を
提供する。 【解決手段】 ＤＲＡＭ１６のテクスチャバッファ２０
には、マトリクス状に配置された複数の画素の色データ
を示す２次元画像データであるテクスチャデータが記憶
してあり、テクスチャエンジン回路１２は、ｎ（ｎは１
以上の整数）ビットで表現された前記２次元アドレス
（Ｕ，Ｖ）のＵアドレスと、ｍ（ｍは１以上の整数）ビ
ットで表現された前記２次元アドレス（Ｕ，Ｖ）の前記
Ｖアドレスとのそれぞれを構成するビットデータを組み
合わせて、（ｎ＋ｍ）ビットの１次元アドレスを生成
し、前記生成された１次元アドレスを用いて、テクスチ
ャバッファ２０にアクセスを行う。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、例えば、テクスチ
ャデータを記憶した記憶回路の記憶領域を効率的に使用
できる記憶回路制御装置およびその方法と、グラフィッ
ク演算装置およびその方法とに関する。

【０００２】

【従来の技術】種々のＣＡＤ(Computer Aided Design)
システムや、アミューズメント装置などにおいて、コン
ピュータグラフィックスがしばしば用いられている。特
に、近年の画像処理技術の進展に伴い、３次元コンピュ
ータグラフィックスを用いたシステムが急速に普及して
いる。このような３次元コンピュータグラフィックスで
は、マトリクス状に画素（ピクセル）を配置したＣＲＴ
(Cathode Ray Tube)などのディスプレイに表示を行なう
とき、レンダリング(Rendering) 処理を行なう。このレ
ンダリング処理は、各画素の色データを計算し、得られ
た色データを、当該画素に対応するディスプレイバッフ
ァ（フレームバッファ）に書き込む。レンダリング処理
の手法の一つに、ポリゴン（Polygon)レンダリングがあ
る。この手法では、立体モデルを三角形の単位図形（ポ
リゴン）の組み合わせとして表現しておき、このポリゴ
ンを単位として描画を行なうことで、表示画面の色を決
定する。

【０００３】このようなポリゴンレンダリングを用いた
３次元コンピュータグラフィックシステムでは、描画時
に、テクスチャマッピン処理が行なわれる。このテクス
チャマッピング処理は、三角形を単位として、イメージ
パターンを示すテクスチャデータをテクスチャバッファ
から読み出し、この読み出したテクスチャデータを立体
モデルの表面に張り付け、リアリティの高い画像データ
を得るためのものである。

【０００４】このテクスチャマッピング処理では、以下
に示すように、イメージデータに応じたイメージを映し
出す画素を特定する２次元のテクスチャアドレスを算出
し、これをテクスチャアドレスを用いて、テクスチャバ
ッファに記憶されたテクスチャデータを参照する。具体
的には、先ず、三角形の各頂点の同次座標（ｓ，ｔ）お
よび同次項ｑを示す（ｓ₁ ，ｔ₁ ，ｑ₁ ），（ｓ₂ ，ｔ
₂ ，ｑ₂ ），（ｓ₃ ，ｔ₃ ，ｑ₃ ）から、三角形の内部
の各画素の（ｓ，ｔ，ｑ）を線形補間して求める。ここ
で、同次項ｑは、簡単にいうと、拡大縮小率を示してい
る。

【０００５】次に、各画素について、除算により、（ｓ
／ｑ，ｔ／ｑ）を算出し、ｓ／ｑおよびｔ／ｑのそれぞ
れにテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗
じてテクスチャ座標データ（ｕ，ｖ）を生成する。次
に、テクスチャ座標データ（ｕ，ｖ）を、テクスチャバ
ッファ上のテクスチャアドレス（Ｕ，Ｖ）に変換し、こ
のテクスチャアドレス（Ｕ，Ｖ）を用いて、テクスチャ
バッファからテクスチャデータを読み出す。

【０００６】上述した３次元コンピュータグラフィック
システムでは、テクスチャバッファをテクスチャアドレ
ス（Ｕ，Ｖ）を用いて直接参照ができるように、テクス
チャバッファの記憶領域に、テクスチャデータをＵ，Ｖ
座標系に対応する２次元的な配置で記憶する場合があ
る。すなわち、２次元のテクスチャアドレス（Ｕ，Ｖ）
を直接用いて、テクスチャバッファに記憶されたテクス
チャデータにアクセスすることがある。この方法によれ
ば、テクスチャデータにアクセスを行なう際の処理を簡
単化できる。しかしながら、この方法では、複数の種類
のテクスチャデータをテクスチャバッファに記憶する場
合に、記憶しようとするテクスチャデータのサイズと空
き領域のサイズとの関係で、図１０に示すように、有効
に活用できない空き領域が生じ、記憶領域を効率的に利
用ができないという問題がある。

【０００７】例えば、図１０に示すように、Ｕ，Ｖ方向
のアドレス長が異なる複数のテクスチャデータ４００，
４０１，４０２，４０３，４０６を、テクスチャアドレ
ス（Ｕ，Ｖ）によって直接参照できるようにテクスチャ
バッファのアドレス空間に記憶すると、記憶しようとす
るテクスチャデータの２次元的なサイズと空き領域の２
次元的なサイズとの関係で、テクスチャデータを記憶で
きない空き領域４１０，４１１が生じてしまう。

【０００８】その結果、記憶するテクスチャデータのデ
ータ量に比べて、非常に大きな記憶容量を持つテクスチ
ャバッファを用いる必要があり、システムが大規模化お
よび高価格化するという問題がある。

【０００９】そのため、従来では、テクスチャバッファ
の記憶領域を効率的に利用するために、「物理アドレス
Ａ ＝ Ｖ×（テクスチャの幅）＋Ｕ」に基づいて、２
次元のテクスチャアドレス（Ｕ，Ｖ）から１次元の物理
アドレスＡを算出し、この物理アドレスＡを用いて、テ
クスチャバッファにアクセスを行なっている。このよう
にすることで、図１１に示すように、テクスチャバッフ
ァの記憶領域に空き領域をつくることなく、テクスチャ
データを記憶できる。なお、「テクスチャの幅」は、テ
クスチャバッファのアドレス空間における、Ｕ方向のア
ドレス長を示している。

【００１０】図１２は、従来の３次元コンピュータグラ
フィックシステムの部分構成図である。図１２に示すよ
うに、テクスチャマッピング装置１０１に内蔵されたア
ドレス変換装置１０４において、上述したように、三角
形の頂点の（ｓ₁ ，ｔ₁ ，ｑ₁），（ｓ₂ ，ｔ₂ ，
ｑ₂ ），（ｓ₃ ，ｔ₃ ，ｑ₃ ）から、各画素の物理アド
レスＡが算出される。そして、当該算出された物理アド
レスＡを用いて、テクスチャバッファ１０２からテクス
チャマッピング装置１０１にテクスチャデータ（Ｒ，
Ｇ，Ｂ，α）が読み出され、このテクスチャデータ
（Ｒ，Ｇ，Ｂ，α）が立体モデルの表面に対応する画素
に張り付けられ、描画データＳ１０１が生成される。こ
の描画データＳ１０１は、ディスプレイバッファ１０３
に書き込まれる。

【００１１】また、高速な３次元コンピュータグラフィ
ックシステムでは、例えば、図１３に示すように、それ
ぞれアドレス変換装置１０４₁ 〜１０４_n を内蔵したｎ
個のテクスチャマッピング装置１０１₁ 〜１０１_n を備
え、ｎ個の画素について、テクスチャマッピング処理が
同時に並行して行なわれ、描画データＳ１０１₁ 〜Ｓ１
０１_n がディスプレイバッファに同時に書き込まれる。

【００１２】

【発明が解決しようとする課題】しかしながら、上述し
た３次元コンピュータグラフィックシステムでは、上述
したように「物理アドレスＡ ＝ Ｖ×（テクスチャの
幅）＋Ｕ」を用いて、２次元のテクスチャアドレス
（Ｕ，Ｖ）から、１次元の物理アドレスＡを生成すると
きに、「テクスチャの幅」に応じた乗算を行なう大規模
な乗算回路が必要になる。その結果、システムが大規模
化してしまうという問題がある。特に、図１３に示すよ
うな、複数のテクスチャマッピング装置１０１₁ 〜１０
１_n を備えた場合には、回路規模の問題は深刻になる。

【００１３】本発明は上述した従来技術の問題点に鑑み
てなされ、小規模な回路構成で、テクスチャバッファの
記憶領域を効率的に使用できる記憶回路制御装置および
グラフィック演算装置を提供することを目的とする。ま
た、本発明は、テクスチャバッファの記憶領域を効率的
に使用できる記憶回路制御方法およびグラフィック演算
方法を提供することを目的とする。

【００１４】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
記憶回路制御装置は、マトリクス状に配置された複数の
画素の色データを示す２次元画像データを記憶回路に記
憶し、前記複数の画素の２次元配置に対応した２次元ア
ドレス（Ｕ，Ｖ）を用いて前記記憶回路に記憶された前
記２次元画像データにアクセスを行う記憶回路制御装置
であって、ｎ（ｎは１以上の整数）ビットで表現された
前記２次元アドレス（Ｕ，Ｖ）のＵアドレスと、ｍ（ｍ
は１以上の整数）ビットで表現された前記２次元アドレ
ス（Ｕ，Ｖ）の前記Ｖアドレスとのそれぞれを構成する
ビットデータを組み合わせて、（ｎ＋ｍ）ビットの１次
元アドレスを生成するアドレス生成手段と、前記生成さ
れた１次元アドレスを用いて、前記記憶回路にアクセス
を行うデータアクセス手段とを有する。

【００１５】本発明の記憶回路制御装置では、記憶回路
に記憶されている２次元画像データにアクセスを行なう
際に、先ず、所定の画像処理を経て、アクセス対象とな
る画素のデータの２次元アドレス（Ｕ，Ｖ）が生成され
る。次に、アドレス生成手段において、前記生成された
２次元アドレス（Ｕ，Ｖ）のｎビットのＵおよびｍビッ
トのＶを構成するビットデータが組み合わされて、（ｎ
＋ｍ）ビットの１次元アドレスが生成される。次に、デ
ータアクセス手段において、前記生成された１次元アド
レスを用いて、記憶回路にアクセスが行なわれる。本発
明の記憶回路制御装置におけるアドレス生成手段におけ
る処理は、簡単なビット操作のみで実現され、特定的に
は、以下に示す操作によって実現される。

【００１６】すなわち、本発明の記憶回路制御装置は、
特定的には、前記整数ｎと前記整数ｍとが等しく、ｋ
を、（ｎ−１）＜ｋ＜０の整数とし、前記Ｕアドレスを
（Ｕ〔ｎ−１〕，．．，Ｕ〔ｋ〕，．．，Ｕ

〔０〕）の
ｎビットで表現し、前記Ｖアドレスを（Ｖ〔ｎ−
１〕，．．，Ｖ〔ｋ〕，．．，Ｖ

〔０〕）のｎビットで
表現した場合に、前記アドレス生成手段は、前記Ｕアド
レスの各ビットデータＵ〔ｎ−１〕，．．，Ｕ
〔ｋ〕，．．，Ｕ

〔０〕と、前記Ｖアドレスの各ビット
データＶ〔ｎ−１〕，．．，Ｖ〔ｋ〕，．．，Ｖ

〔０〕
とを、組み合わせて、２ｎビットの１次元アドレス（Ｖ
〔ｎ−１〕，Ｕ〔ｎ−１〕，．．，Ｖ〔ｋ〕，Ｕ
〔ｋ〕，．．，Ｖ

〔０〕，Ｕ

〔０〕）を生成する。

【００１７】また、本発明の記憶回路制御装置は、特定
的には、前記整数ｍが、（ｎ−１）である場合に、ｋ
を、（ｎ−１）＜ｋ＜０の整数とし、前記Ｕアドレスを
（Ｕ〔ｎ−１〕，．．，Ｕ〔ｋ〕，．．，Ｕ

〔０〕）の
ｎビットで表現し、前記Ｖアドレスを（Ｖ〔ｎ−
２〕，．．，Ｖ〔ｋ〕，．．，Ｖ

〔０〕）の（ｎ−１）
ビットで表現した場合に、前記アドレス生成手段は、前
記Ｕアドレスの各ビットデータＵ〔ｎ−１〕，．．，Ｕ
〔ｋ〕，．．，Ｕ

〔０〕と、前記Ｖアドレスの各ビット
データＶ〔ｎ−２），．．，Ｖ〔ｋ〕，．．，Ｖ

〔０〕
とを、組み合わせて、（２ｎ−１）ビットの１次元アド
レス（Ｕ〔ｎ−１〕，Ｖ〔ｎ−２〕，Ｕ〔ｎ−
２｝，．．，Ｖ〔ｋ〕，Ｕ〔ｋ〕，．．，Ｖ

〔０〕，Ｕ

〔０〕）を生成する。

【００１８】また、本発明の第１の観点のグラフィック
演算装置は、立体モデルを複数の単位図形の組み合わせ
で表現し、前記単位図形の内部に位置する各画素の画像
データに含まれる同次座標（ｓ，ｔ）および同次項ｑに
応じたアドレスを用いて、前記単位図形に張り付ける画
像データであるテクスチャデータを記憶回路から読み出
して単位図形に張り付けるグラフィック演算装置であっ
て、複数のテクスチャデータを記憶した記憶回路と、前
記同次座標（ｓ，ｔ）を前記同次項ｑで除算した除算結
果（ｓ／ｑ，ｓ／ｔ）に基づいて、ｎ（ｎは１以上の整
数）ビットで表現されたＵアドレスと、ｍ（ｍは１以上
の整数）ビットで表現された前記Ｖアドレスとからなる
２次元アドレス（Ｕ，Ｖ）を生成する２次元アドレス生
成手段と、前記２次元アドレスのＵ，Ｖを構成するビッ
トデータを組み合わせて、（ｎ＋ｍ）ビットの１次元ア
ドレスを生成する１次元アドレス生成手段と、前記生成
された１次元アドレスを用いて、前記記憶回路から前記
テクスチャデータを読み出し、前記単位図形に張り付け
るデータ読み出し手段とを有する。

【００１９】本発明の第１の観点のグラフィック演算装
置では、２次元アドレス生成手段において、前記同次座
標（ｓ，ｔ）を前記同次項ｑで除算した除算結果（ｓ／
ｑ，ｓ／ｔ）に基づいて、ｎ（ｎは１以上の整数）ビッ
トで表現されたＵアドレスと、ｍ（ｍは１以上の整数）
ビットで表現された前記Ｖアドレスとからなる２次元ア
ドレス（Ｕ，Ｖ）が生成される。次に、１次元アドレス
生成手段において、前記生成された２次元アドレスの
Ｕ，Ｖを構成するビットデータが組み合わせれ、（ｎ＋
ｍ）ビットの１次元アドレスが生成される。次に、デー
タ読み出し手段において、前記生成された１次元アドレ
スを用いて、前記記憶回路から前記テクスチャデータが
読み出され、前記単位図形に張り付けられる。

【００２０】また、本発明の第２の観点のグラフィック
演算装置は、ディスプレイに表示する形状を表現する基
本単位となる単位図形に張り合わせるイメージデータで
あるテクスチャデータを記憶する記憶回路と、前記単位
図形の頂点について、３次元座標（ｘ，ｙ，ｚ）、Ｒ
（赤），Ｇ（緑），Ｂ（青）データ、同次座標（ｓ，
ｔ）および同次項ｑを含むポリゴンレンダリングデータ
を生成するポリゴンレンダリングデータ生成手段と、前
記単位図形の頂点のポリゴンレンダリングデータを補間
して、前記単位図形内に位置する画素の補間データを生
成する補間データ生成手段と、前記補間データに含まれ
る前記同次座標（ｓ，ｔ）を前記同次項ｑで除算した除
算結果（ｓ／ｑ，ｓ／ｔ）に基づいて、ｎ（ｎは１以上
の整数）ビットで表現されたＵアドレスと、ｍ（ｍは１
以上の整数）ビットで表現された前記Ｖアドレスとから
なる２次元アドレス（Ｕ，Ｖ）を生成する２次元アドレ
ス生成手段と、前記２次元アドレスのＵ，Ｖを構成する
ビットデータを組み合わせて、（ｎ＋ｍ）ビットの１次
元アドレスを生成する１次元アドレス生成手段と、前記
生成された１次元アドレスを用いて、前記記憶回路から
前記テクスチャデータを読み出し、前記単位図形に張り
付けるデータ読み出し手段とを有する。

【００２１】また、本発明の第２の観点のグラフィック
演算装置では、先ず、ポリゴンレンダリングデータ生成
手段において、前記単位図形の頂点について、３次元座
標（ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）デー
タ、同次座標（ｓ，ｔ）および同次項ｑを含むポリゴン
レンダリングデータが生成される。次に、補間データ生
成手段において、前記単位図形の頂点のポリゴンレンダ
リングデータが補間され、前記単位図形内に位置する画
素の補間データが生成される。次に、２次元アドレス生
成手段において、前記補間データに含まれる前記同次座
標（ｓ，ｔ）を前記同次項ｑで除算した除算結果（ｓ／
ｑ，ｓ／ｔ）に基づいて、ｎ（ｎは１以上の整数）ビッ
トで表現されたＵアドレスと、ｍ（ｍは１以上の整数）
ビットで表現された前記Ｖアドレスとからなる２次元ア
ドレス（Ｕ，Ｖ）が生成される。次に、１次元アドレス
生成手段において、前記生成された２次元アドレスの
Ｕ，Ｖを構成するビットデータを組み合わせて、（ｎ＋
ｍ）ビットの１次元アドレスが生成される。次に、デー
タ読み出し手段において、前記生成された１次元アドレ
スを用いて、前記記憶回路から前記テクスチャデータが
読み出され、前記単位図形に張り付けられる。

【００２２】また、本発明の第３の観点のグラフィック
演算装置は、ディスプレイに表示する立体モデルを複数
の単位図形の組み合わせで表現し、前記単位図形の内部
に位置する各画素の画像データに含まれる同次座標
（ｓ，ｔ）および同次項ｑに応じたアドレスを用いて、
前記単位図形に張り付ける画像データであるテクスチャ
データを記憶回路から読み出して単位図形に張り付ける
グラフィック演算装置であって、前記単位図形の頂点に
ついて、３次元座標（ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ
（緑），Ｂ（青）データ、同次座標（ｓ，ｔ）および同
次項ｑを含むポリゴンレンダリングデータを生成するポ
リゴンレンダリングデータ生成装置と、前記ポリゴンレ
ンダリングデータを用いてレンダリング処理を行なうレ
ンダリング装置と、前記ポリゴンレンダリングデータ生
成装置とレンダリング装置とを接続するバスとを有す
る。ここで、前記レンダリング装置は、前記バスを介し
て入力したポリゴンレンダリングデータを補間して、前
記単位図形内に位置する画素の補間データを生成する補
間データ生成手段と、前記補間データに含まれる前記同
次座標（ｓ，ｔ）を前記同次項ｑで除算した除算結果
（ｓ／ｑ，ｓ／ｔ）に基づいて、ｎ（ｎは１以上の整
数）ビットで表現されたＵアドレスと、ｍ（ｍは１以上
の整数）ビットで表現された前記Ｖアドレスとからなる
２次元アドレス（Ｕ，Ｖ）を生成する２次元アドレス生
成手段と、前記２次元アドレスのＵ，Ｖを構成するビッ
トデータを組み合わせて、（ｎ＋ｍ）ビットの１次元ア
ドレスを生成する１次元アドレス生成手段と、前記生成
された１次元アドレスを用いて、前記記憶回路から前記
テクスチャデータを読み出し、前記単位図形に張り付け
るデータ読み出し手段とを有する。

【００２３】本発明の第３のグラフィック演算装置で
は、先ず、ポリゴンレンダリングデータ生成装置におい
て、単位図形の頂点について、３次元座標（ｘ，ｙ，
ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）データ、同次座標
（ｓ，ｔ）および同次項ｑを含むポリゴンレンダリング
データが生成される。このポリゴンレンダリングデータ
は、バスを介して、レンダリング装置に転送される。次
に、レンダリング装置において、以下に示す処理が行な
われる。すなわち、補間データ生成手段において、前記
バスを介した入力した単位図形の頂点のポリゴンレンダ
リングデータが補間され、前記単位図形内に位置する画
素の補間データが生成される。次に、２次元アドレス生
成手段において、前記補間データに含まれる前記同次座
標（ｓ，ｔ）を前記同次項ｑで除算した除算結果（ｓ／
ｑ，ｓ／ｔ）に基づいて、ｎ（ｎは１以上の整数）ビッ
トで表現されたＵアドレスと、ｍ（ｍは１以上の整数）
ビットで表現された前記Ｖアドレスとからなる２次元ア
ドレス（Ｕ，Ｖ）が生成される。次に、１次元アドレス
生成手段において、前記生成された２次元アドレスの
Ｕ，Ｖを構成するビットデータを組み合わせて、（ｎ＋
ｍ）ビットの１次元アドレスが生成される。次に、デー
タ読み出し手段において、前記生成された１次元アドレ
スを用いて、前記記憶回路から前記テクスチャデータが
読み出され、前記単位図形に張り付けられる。

【００２４】また、本発明の記憶回路制御方法は、マト
リクス状に配置された複数の画素の色データを示す２次
元画像データを記憶回路に記憶し、前記複数の画素の２
次元配置に対応した２次元アドレス（Ｕ，Ｖ）を用いて
前記記憶回路に記憶された前記２次元画像データにアク
セスを行う記憶回路制御方法であって、ｎ（ｎは１以上
の整数）ビットで表現された前記２次元アドレス（Ｕ，
Ｖ）のＵアドレスと、ｍ（ｍは１以上の整数）ビットで
表現された前記２次元アドレス（Ｕ，Ｖ）の前記Ｖアド
レスとのそれぞれを構成するビットデータを組み合わせ
て、（ｎ＋ｍ）ビットの１次元アドレスを生成し、前記
生成された１次元アドレスを用いて、前記記憶回路にア
クセスを行う。

【００２５】さらに、本発明のグラフィック演算方法
は、立体モデルを複数の単位図形の組み合わせで表現
し、前記単位図形の内部に位置する各画素の画像データ
に含まれる同次座標（ｓ，ｔ）および同次項ｑに応じた
アドレスを用いて、前記単位図形に張り付ける画像デー
タであるテクスチャデータを記憶回路から読み出して単
位図形に張り付けるグラフィック演算方法であって、複
数のテクスチャデータを記憶回路に記憶し、前記同次座
標（ｓ，ｔ）を前記同次項ｑで除算した除算結果（ｓ／
ｑ，ｓ／ｔ）に基づいて、ｎ（ｎは１以上の整数）ビッ
トで表現されたＵアドレスと、ｍ（ｍは１以上の整数）
ビットで表現された前記Ｖアドレスとからなる２次元ア
ドレス（Ｕ，Ｖ）を生成し、前記２次元アドレスのＵ，
Ｖを構成するビットデータを組み合わせて、（ｎ＋ｍ）
ビットの１次元アドレスを生成し、前記生成された１次
元アドレスを用いて、前記記憶回路から前記テクスチャ
データを読み出し、前記単位図形に張り付ける。

【００２６】

【発明の実施の形態】以下、本実施形態においては、家
庭用ゲーム機などに適用される、任意の３次元物体モデ
ルに対する所望の３次元画像をＣＲＴなどのディスプレ
イ上に高速に表示する３次元コンピュータグラフィック
システムについて説明する。図１は、本実施形態の３次
元コンピュータグラフィックシステム１のシステム構成
図である。３次元コンピュータグラフィックシステム１
は、立体モデルを単位図形である三角形（ポリゴン）の
組み合わせとして表現し、このポリゴンを描画すること
で表示画面の各画素の色を決定し、ディスプレイに表示
するポリゴンレンダリング処理を行うシステムである。
また、３次元コンピュータグラフィックシステム１で
は、平面上の位置を表現する（ｘ，ｙ）座標の他に、奥
行きを表すｚ座標を用いて３次元モデルを表し、この
（ｘ，ｙ，ｚ）の３つの座標で３次元空間の任意の一点
を特定する。

【００２７】図１に示すように、３次元コンピュータグ
ラフィックシステム１は、メインメモリ２、Ｉ／Ｏイン
タフェース回路３、メインプロセッサ４およびレンダリ
ング回路５が、メインバス６を介して接続されている。
以下、各構成要素の機能について説明する。メインプロ
セッサ４は、例えば、ゲームの進行状況などに応じて、
メインメモリ２から必要なグラフィックデータを読み出
し、このグラフィックデータに対してクリッピング(Cli
pping)処理、ライティング(Lighting)処理およびジオメ
トリ(Geometry)処理などを行い、ポリゴンレンダリング
データを生成する。メインプロセッサ４は、ポリゴンレ
ンダリングデータＳ４を、メインバス６を介してレンダ
リング回路５に出力する。Ｉ／Ｏインタフェース回路３
は、必要に応じて、外部からポリゴンレンダリングデー
タを入力し、これをメインバス６を介してレンダリング
回路５に出力する。

【００２８】ここで、ポリゴンレンダリングデータは、
ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，
ｓ，ｔ，ｑ，Ｆ）のデータを含んでいる。ここで、
（ｘ，ｙ，ｚ）データは、ポリゴンの頂点の３次元座標
を示し、（Ｒ，Ｇ，Ｂ）データは、それぞれ当該３次元
座標における赤、緑、青の輝度値を示している。データ
αは、これから描画する画素と、ディスプレイバッファ
２１に既に記憶されている画素とのＲ，Ｇ，Ｂデータの
ブレンド（混合）係数を示している。（ｓ，ｔ，ｑ）デ
ータのうち、（ｓ，ｔ）は、対応するテクスチャの同次
座標を示しており、ｑは同次項を示している。ここで、
「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサ
イズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクスチャ座
標データ（ｕ，ｖ）が得られる。テクスチャバッファ２
０に記憶されたテクスチャデータへのアクセスは、テク
スチャ座標データ（ｕ，ｖ）を用いて行われる。Ｆデー
タは、フォグのα値を示している。すなわち、ポリゴン
レンダリングデータは、三角形の各頂点の物理座標値
と、それぞれの頂点の色とテクスチャおよびフォグの値
のデータを示している。

【００２９】以下、レンダリング回路５について詳細に
説明する。図１に示すように、レンダリング回路５は、
ＤＤＡ(Digital Differential Anarizer) セットアップ
回路１０、補間データ生成手段としてのトライアングル
ＤＤＡ回路１１、テクスチャエンジン回路１２、メモリ
Ｉ／Ｆ回路１３、ＣＲＴコントローラ回路１４、ＲＡＭ
ＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡＭ１７を有
する。ＤＲＡＭ１６は、記憶回路としてのテクスチャバ
ッファ２０、ディスプレイバッファ２１、ｚバッファ２
２およびテクスチャＣＬＵＴバッファ２３として機能す
る。

【００３０】ＤＤＡセットアップ回路１０ ＤＤＡセットアップ回路１０は、後段のトライアングル
ＤＤＡ回路１１において物理座標系上の三角形の各頂点
の値を線形補間して、三角形の内部の各画素の色と深さ
情報を求めるに先立ち、ポリゴンレンダリングデータＳ
４が示す（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）デー
タについて、三角形の辺と水平方向の差分などを求める
セットアップ演算を行う。このセットアップ演算は、具
体的には、開始点の値と終点の値と、開始点と終点との
距離を用いて、単位長さ移動した場合における、求めよ
うとしている値の変分を算出する。

【００３１】ＤＤＡセットアップ回路１０は、算出した
変分データＳ１０をトライアングルＤＤＡ回路１１に出
力する。

【００３２】トライアングルＤＤＡ回路１１ トライアングルＤＤＡ回路１１は、ＤＤＡセットアップ
回路１０から入力した変分データＳ１０を用いて、三角
形内部の各画素における線形補間された（ｚ，Ｒ，Ｇ，
Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データを算出する。トライア
ングルＤＤＡ回路１１は、各画素の（ｘ，ｙ）データ
と、当該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ，Ｆ）データとを、ＤＤＡデータＳ１１
としてテクスチャエンジン回路１２に出力する。本実施
形態では、トライアングルＤＤＡ回路１１は、並行して
処理を行う矩形内に位置する８（＝２×４）画素分を単
位として、ＤＤＡデータＳ１１をテクスチャエンジン回
路１２に出力する。

【００３３】テクスチャエンジン回路１２ テクスチャエンジン回路１２は、テクスチャデータの縮
小率の選択処理、「ｓ／ｑ」および「ｔ／ｑ」の算出処
理、テクスチャ座標データ（ｕ，ｖ）の算出処理、２次
元のテクスチャアドレス（Ｕ，Ｖ）の算出処理、１次元
の物理アドレスＡの生成、テクスチャバッファ２０から
の（Ｒ，Ｇ，Ｂ，ｔα）データの読み出し処理、およ
び、混合処理（テクスチャαブレンディング処理）を順
にパイプライン方式で行う。このとき、テクスチャエン
ジン回路１２は、所定の矩形領域内に位置する８画素に
ついての処理を同時に並行して行う。

【００３４】図２は、テクスチャエンジン回路１２の構
成図である。図２に示すように、テクスチャエンジン回
路１２は、縮小率演算回路３０４、テクスチャデータ読
み出し回路３０５およびテクスチャαブレンド回路３０
６を有する。

【００３５】縮小率演算回路３０４は、ＤＤＡデータＳ
１１に含まれる８画素分の（ｓ，ｔ，ｑ）データＳ１１
ａ₁ 〜Ｓ１１ａ₈ などを用いて、テクスチャデータの縮
小率ｌｏｄを算出する。ここで、縮小率は、元画像のテ
クスチャデータを、どの程度縮小したものであるかを示
すものであり、元画像の縮小率を１／１とした場合に
は、１／２，１／４，１／８，．．．となる。

【００３６】テクスチャバッファ２０には、例えば、図
３に示すように、ｌｏｄ＝０，１，２，３，４のテクス
チャデータ３２０，３２１，３２２，３２３が記憶され
ている。なお、テクスチャバッファ２０の記憶領域のア
ドレス空間は、図３に示すように、Ｕ，Ｖ座標系で表現
され、複数の縮小率に対応したテクスチャデータが記憶
されている記憶領域の基準アドレス（開始アドレス）
は、縮小率ｌｏｄに基づいて算出される。図７に示す例
では、テクスチャデータ３２０，３２１，３２２，３２
３の基準アドレスは、（ｕｂａｓｅ₀ ，ｖｂａｓ
ｅ₀ ），（ｕｂａｓｅ₁ ，ｖｂａｓｅ₁ ），（ｕｂａｓ
ｅ₂ ，ｖｂａｓｅ₂ ），（ｕｂａｓｅ₃ ，ｖｂａｓ
ｅ₃ ）となる。また、テクスチャバッファ２０に記憶さ
れているテクスチャデータにおける各画素についてのテ
クスチャアドレス（Ｕ，Ｖ）は、基準アドレス（ｕｂａ
ｓｅ，ｖｂａｓｅ）と、テクスチャ座標データ（ｕ，
ｖ）とを加算したアドレスとなる。

【００３７】〔テクスチャデータ読み出し回路３０５〕
テクスチャデータ読み出し回路３０５は、ＤＤＡデータ
Ｓ１１に含まれる８画素分の（ｓ，ｔ，ｑ）データＳ１
１ａ₁ 〜Ｓ１１ａ₈ と、縮小率演算回路３０４からの縮
小率ｌｏｄと、テクスチャサイズＵＳＩＺＥおよびＶＳ
ＩＺＥとを入力し、８画素のそれぞれに対応した、テク
スチャデータＳ１７₁ 〜Ｓ１７₈ をテクスチャバッファ
２０から読み出し、これをテクスチャαブレンド回路３
０６に出力する。

【００３８】図４はテクスチャデータ読み出し回路３０
５の構成図である。図５は、テクスチャデータ読み出し
回路３０５における処理のフローチャートである。図４
に示すように、テクスチャデータ読み出し回路３０５
は、ｕ，ｖ算出回路５０１、Ｕ，Ｖ算出回路５０２、ア
ドレス生成手段としての物理アドレス生成回路５０３お
よびデータアクセス手段としてのアクセス制御回路５０
４を有する。ステップＳ２１：テクスチャデータ読み出
し回路３０５では、先ず、ｕ，ｖ算出回路５０１におい
て、８画素分の（ｓ，ｔ，ｑ）データＳ１１ａ₁ 〜Ｓ１
１ａ₈ のそれぞれについて、ｓデータをｑデータで除算
する演算と、ｔデータをｑデータで除算する演算とを行
い、除算結果「ｓ／ｑ」および「ｔ／ｑ」を算出する。
そして、除算結果「ｓ／ｑ」および「ｔ／ｑ」に、それ
ぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗
じて、各画素に対応したテクスチャ座標データ（ｕ₁ ，
ｖ₁ ）〜（ｕ₈ ，ｖ₈ ）を算出する。

【００３９】ステップＳ２２：Ｕ，Ｖ算出回路５０２
は、例えば、予め用意したアドレステーブルを参照し
て、縮小率ｌｏｄに対応する基準アドレス（ｕｂａｓ
ｅ，ｖｂａｓｅ）を得る。そして、Ｕ，Ｖ算出回路５０
２は、基準アドレス（ｕｂａｓｅ ，ｖｂａｓｅ）と、
ｕ，ｖ算出回路５０１から入力したテクスチャ座標デー
タ（ｕ₁ ，ｖ₁ ）〜（ｕ₈ ，ｖ₈ ）とを加算して、テク
スチャバッファ２０の記憶領域を２次元のＵＶ座標系で
表した場合のテクスチャアドレス（Ｕ₁ ，Ｖ₁ ）〜（Ｕ
₈ ，Ｖ₈ ）を生成する。本実施形態では、「ｉ」を「１
≦ｉ≦８」の整数とした場合に、テクスチャアドレス
（Ｕ_i ，Ｖ_i ）のＵ_i およびＶ_i は、それぞれ下記
（１）および（２）に示す３ビットからなる。

【００４０】

【数１】 Ｕ_i ＝｛Ｕ_i 〔２〕，Ｕ_i 〔１〕，Ｕ_i

〔０〕｝ …（１）

【００４１】

【数２】 Ｖ_i ＝｛Ｖ_i 〔２〕，Ｖ_i 〔１〕，Ｖ_i

〔０〕｝ …（２）

【００４２】ステップＳ２３：物理アドレス生成回路５
０３は、Ｕ，Ｖ算出回路５０２から入力したテクスチャ
アドレス（Ｕ₁ ，Ｖ₁ ）〜（Ｕ₈ ，Ｖ₈ ）のそれぞれに
ついて、Ｕ_i およびＶ_i を構成するビットを、下記
（３）示すパターンで結合し、物理アドレスＡを生成す
る。この物理アドレスＡの生成は、簡単なビット入れ替
え操作のみで実現されるため、小規模な回路構成で高速
に行なうことができる。

【００４３】

【数３】 物理アドレスＡ＝（Ｖ_i 〔２〕，Ｕ_i 〔２〕，Ｖ_i 〔１〕，Ｕ_i 〔１〕，Ｖ_i

〔０〕，Ｕ_i

〔０〕） …（３）

【００４４】上記（３）に示す物理アドレスＡの生成
は、図６で示される。図６において、縦軸Ｖが３ビット
で示されるＶ_i の値を示し、横軸Ｕが３ビットで示され
るＵ_iの値を示し、マトリクス状に配置された「０」〜
「６３」が物理アドレスＡの値を示している。すなわ
ち、３ビットのＵ_i およびＶ_i で表されるマトリクス状
に位置する２次元のテクスチャアドレス（Ｕ_i ，Ｖ_i ）
は、上記式（３）によって、「０」〜「６３」の連続し
た１次元の物理アドレスＡに変換される。但し、本発明
では、Ｕ_i は２ⁿ （ｎは１以上の整数）ビットであり、
Ｖ_i は２^m （ｍは１以上の整数）ビット数であり、しか
も、ｎ＝ｍ、あるいは、ｍ＝ｎ−１である。

【００４５】上記式（３）の変換の具体例を、図６を参
照していくつか例示する。例えば、Ｕ_i ＝（０，１，
０）、Ｖ_i ＝（１，０，０）である場合には、上記式
（３）によって、物理アドレスＡ＝（１，０，０，１，
０，０）となり、１０進数で表すと、「３６」となる。
ここで、Ｕ_i ＝（０，１，０）＝２であり、Ｖ _i ＝
（１，０，０）＝４であり、図６において、Ｕ＝２、Ｖ
＝４の位置Ａは「３６」になっている。また、Ｕ_i ＝
（０，０，１）、Ｖ_i ＝（０，１，０）である場合に
は、上記式（３）によって、物理アドレスＡ＝（０，
０，１，０，０，１）となり、１０進数で表すと、
「９」となる。ここで、Ｕ_i ＝（０，０，１）＝１であ
り、Ｖ_i ＝（０，１，０）＝２であり、図６において、
Ｕ＝１、Ｖ＝２の位置Ｂは「９」になっている。

【００４６】ステップＳ２４：アクセス制御回路５０４
は、物理アドレス生成回路５０３から入力した１次元の
物理アドレスＡを、図１に示すメモリＩ／Ｆ回路１３を
介して、テクスチャバッファ２０に出力し、テクスチャ
データである（Ｒ，Ｇ，Ｂ，ｔα）データＳ１７₁ 〜Ｓ
１７₈ を読み出す。なお、ＳＲＡＭ１７には、テクスチ
ャバッファ２０に記憶されているテクスチャデータのコ
ピーが記憶されており、テクスチャエンジン回路１２
は、実際には、メモリＩ／Ｆ回路１３を介してＳＲＡＭ
１７に記憶されているテクスチャデータを読み出す。

【００４７】ステップＳ２５：アクセス制御回路５０４
は、ステップＳ２４で読み出した（Ｒ，Ｇ，Ｂ，ｔα）
データＳ１７₁ 〜Ｓ１７₈ をテクスチャαブレンド回路
３０６に出力する。

【００４８】〔テクスチャαブレンド回路３０６〕テク
スチャαブレンド回路３０６は、ＤＤＡデータＳ１１に
含まれる８画素分の（Ｒ，Ｇ，Ｂ）データＳ１１ｂ₁ 〜
Ｓ１１ｂ₈ と、テクスチャデータ読み出し回路３０５が
読み出した（Ｒ，Ｇ，Ｂ，ｔα）データＳ１７₁ 〜Ｓ１
７₈ とを入力し、それぞれ（Ｒ，Ｇ，Ｂ）データＳ１１
ｂ₁ 〜Ｓ１１ｂ₈ と、データＳ１７₁ 〜Ｓ１７₈ に含ま
れる（Ｒ，Ｇ，Ｂ）データとを、データＳ１７₁ 〜Ｓ１
７₈に含まれるｔαで示される混合値で混合し、（Ｒ，
Ｇ，Ｂ）データＳ３０６₁ 〜Ｓ３０６₈ を生成する。そ
して、ＤＤＡデータに含まれるαデータＳ１１ｄ₁ 〜Ｓ
１１ｄ₈ と、（Ｒ，Ｇ，Ｂ）データＳ３０６₁ 〜Ｓ３０
６₈ とが、（Ｒ，Ｇ，Ｂ，α）データＳ１２ａ₁ 〜Ｓ１
２ａ₈ として、メモリＩ／Ｆ回路１３に出力される。

【００４９】なお、テクスチャエンジン回路１２は、フ
ルカラー方式の場合には、テクスチャバッファ２０から
読み出した（Ｒ，Ｇ，Ｂ，ｔα）データを直接用いる。
一方、テクスチャエンジン回路１２は、インデックスカ
ラー方式の場合には、予め作成したカラールックアップ
テーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッファ２
３から読み出して、内蔵するＳＲＡＭに転送および記憶
し、このカラールックアップテーブルを用いて、テクス
チャバッファ２０から読み出したカラーインデックスに
対応する（Ｒ，Ｇ，Ｂ）データを得る。

【００５０】ＤＲＡＭ１６およびＳＲＡＭ１７ 図７は、ＤＲＡＭ１６、ＳＲＡＭ１７、および、メモリ
Ｉ／Ｆ回路１３のＤＲＡＭ１６およびＳＲＡＭ１７への
アクセス機能を持つブロックの構成図である。図７に示
すように、図１に示すＤＲＡＭ１６およびＳＲＡＭ１７
は、メモリモジュール２００，２０１，２０２，２０３
を有する。メモリモジュール２００は、メモリ２１０，
２１１を有する。メモリ２１０は、ＤＲＡＭ１６の一部
を構成するバンク２１０₁ ，２１０₂ と、ＳＲＡＭ１７
の一部を構成するバンク２２０₁ ，２２０₂ とを有す
る。また、メモリ２１１は、ＤＲＡＭ１６の一部を構成
するバンク２１１₁ ，２１１₂ と、ＳＲＡＭ１７の一部
を構成するバンク２２１₁ ，２２１₂ とを有する。バン
ク２２０₁ ，２２０₂ ，２２１₁ ，２２１₂ に対しては
同時アクセスが可能である。なお、メモリモジュール２
０１，２０２，２０２は、基本的に、メモリモジュール
２００と同じ構成をしている。

【００５１】ここで、メモリモジュール２００，２０
１，２０２，２０３の各々は、図１に示すテクスチャバ
ッファ２０、ディスプレイバッファ２１、Ｚバッファ２
２およびテクスチャＣＬＵＴバッファ２３の全ての機能
を持つ。すなわち、メモリモジュール２００，２０１，
２０２，２０３の各々は、対応する画素のテクスチャデ
ータ、描画データ（（Ｒ，Ｇ，Ｂ）データ）、ｚデータ
およびテクスチャカラールックアップテーブルデータの
全てを記憶する。但し、メモリモジュール２００，２０
１，２０２，２０３は、相互で異なる画素についてのデ
ータを記憶する。ここで、同時に処理される１６画素に
ついてのテクスチャデータ、描画データ、ｚデータおよ
びテクスチャカラールックアップテーブルデータが、相
互に異なるバンク２１０₁ ，２１０₂ ，２１１₁ ，２１
１₂ ，２１２₁ ，２１２₂ ，２１３₁ ，２１３₂ ，２１
４₁ ，２１４₂ ，２１５₁ ，２１５₂ ，２１６₁ ，２１
６₂ ，２１７₁ ，２１７₂ に記憶される。これにより、
ＤＲＡＭ１６に対して、１６画素についてのデータが同
時にアクセス可能になる。

【００５２】なお、バンク２２０₁ ，２２０₂ ，２２１
₁ ，２２１₂ ，２２２₁ ，２２２₂，２２３₁ ，２２３
₂ ，２２４₁ ，２２４₂ ，２２５₁ ，２２５₂ ，２２６
₁ ，２２６₂ ，２２７₁ ，２２７₂ には、それぞれバン
ク２１０₁ ，２１０₂ ，２１１₁ ，２１１₂ ，２１
２₁ ，２１２₂ ，２１３₁ ，２１３₂ ，２１４₁ ，２１
４₂ ，２１５₁ ，２１５₂ ，２１６₁ ，２１６₂ ，２１
７₁ ，２１７₂ に記憶されたテクスチャデータのコピー
が記憶されている。

【００５３】メモリＩ／Ｆ回路１３ また、メモリＩ／Ｆ回路１３は、テクスチャエンジン回
路１２から入力した（Ｒ，Ｇ，Ｂ，α）データＳ１２ａ
₁ 〜Ｓ１２ａ₈ 、すなわち画素データＳ１２ａに対応す
るｚデータと、ｚバッファ２２に記憶されているｚデー
タとの比較を行い、入力した画素データＳ１２ａによっ
て描画される画像が、前回、ディスプレイバッファ２１
に書き込まれた画像より、手前（視点側）に位置するか
否かを判断し、手前に位置する場合には、画素データＳ
１２ａに対応するｚデータでｚバッファ２２に記憶され
たｚデータを更新する。また、メモリＩ／Ｆ回路１３
は、必要に応じて、画素データＳ１２ａに含まれる
（Ｒ，Ｇ，Ｂ）データと、既にディスプレイバッファ２
１に記憶されている（Ｒ，Ｇ，Ｂ）データとを、画素デ
ータＳ１２ａに対応するαデータが示す混合値で混合す
る、いわゆるαブレンディング処理を行い、混合後の
（Ｒ，Ｇ，Ｂ）データをディスプレイバッファ２１に書
き込む（打ち込む）。

【００５４】メモリＩ／Ｆ回路１３は、ＤＲＡＭ１６に
対して１６画素について同時にアクセスを行なう。図７
に示すように、メモリＩ／Ｆ回路１３は、メモリコント
ローラ２４０，２４１，２４２，２４３、アドレスコン
バータ２５０，２５１，２５２，２５３、ディストリビ
ュータ２６０および読み出しコントローラ２６２を有す
る。

【００５５】ディストリビュータ２６０は、例えば、書
き込み時に、１６画素分の（Ｒ，Ｇ，Ｂ）データを入力
し、これらを、各々４画素分のデータからなる４つの画
像データＳ２６０₀ ，Ｓ２６０₁ ，Ｓ２６０₂ ，Ｓ２６
０₃ に分割し、それぞれをアドレスコンバータ２５０，
２５１，２５２，２５３に出力する。ここで、１画素分
の（Ｒ，Ｇ，Ｂ）データおよびｚデータは、それぞれ３
２ビットからなる。

【００５６】アドレスコンバータ２５０，２５１，２５
２，２５３は、書き込み時に、ディストリビュータ２６
０から入力した（Ｒ，Ｇ，Ｂ）データおよびｚデータに
対応したアドレスを、それぞれメモリモジュール２０
０，２０１，２０２，２０３内のアドレスに変換し、そ
れぞれ変換したアドレスＳ２５０，Ｓ２５１，Ｓ２５
２，Ｓ２５３をメモリコントローラ２４０に出力する。

【００５７】メモリコントローラ２４０，２４１，２４
２，２４３は、それぞれ配線群２７０，２７１，２７
２，２７３を介してメモリモジュール２００，２０１，
２０２，２０３に接続されており、書き込み時にメモリ
モジュール２００，２０１，２０２，２０３に対しての
アクセスを制御する。具体的には、メモリコントローラ
２４０，２４１，２４２，２４３は、ディストリビュー
タ２６０から入力した４画素分の（Ｒ，Ｇ，Ｂ）データ
およびｚデータを、配線群２７０，２７１，２７２，２
７３を介してメモリモジュール２００，２０１，２０
２，２０３に同時に書き込む。このとき、例えば、メモ
リモジュール２００では、バンク２１０₁ ，２１０₂，
２１０₃ ，２１０₄ の各々に、１画素分の（Ｒ，Ｇ，
Ｂ）データおよびｚデータが記憶される。メモリモジュ
ール２０１，２０２，２０３についても同じである。な
お、本実施形態では、配線群２７０，２７１，２７２，
２７３の各々は、２５６ビットである。

【００５８】読み出しコントローラ２６２は、配線群２
８０を介してメモリモジュール２００，２０１，２０
２，２０３と接続されており、読み出し時に、メモリモ
ジュール２００，２０１，２０２，２０３から、８画素
あるいは１６画素単位で、テクスチャデータ、（Ｒ，
Ｇ，Ｂ）データ、ｚデータおよびテクスチャカラールッ
クアップテーブルデータを配線群２８０を介して読み出
す。なお、本実施形態では、配線群２８０は、１０２４
ビットである。

【００５９】ＣＲＴコントローラ回路１４ ＣＲＴコントローラ回路１４は、与えられた水平および
垂直同期信号に同期して、図示しないＣＲＴに表示する
アドレスを発生し、ディスプレイバッファ２１から表示
データを読み出す要求をメモリＩ／Ｆ回路１３に出力す
る。この要求に応じて、メモリＩ／Ｆ回路１３は、ディ
スプレイバッファ２１から一定の固まりで表示データを
読み出す。ＣＲＴコントローラ回路１４は、ディスプレ
イバッファ２１から読み出した表示データを記憶するＦ
ＩＦＯ(First In First Out)回路を内蔵し、一定の時間
間隔で、ＲＡＭＤＡＣ回路１５に、ＲＧＢのインデック
ス値を出力する。

【００６０】ＲＡＭＤＡＣ回路１５ ＲＡＭＤＡＣ回路１５は、各インデックス値に対応する
Ｒ，Ｇ，Ｂデータを記憶しており、ＣＲＴコントローラ
回路１４から入力したＲＧＢのインデックス値に対応す
るデジタル形式のＲ，Ｇ，Ｂデータを、Ｄ／Ａコンバー
タに転送し、アナログ形式のＲ，Ｇ，Ｂデータを生成す
る。ＲＡＭＤＡＣ回路１５は、この生成されたＲ，Ｇ，
ＢデータをＣＲＴに出力する。

【００６１】以下、３次元コンピュータグラフィックシ
ステム１の動作について説明する。図１に示す３次元コ
ンピュータグラフィックシステム１では、ポリゴンレン
ダリングデータＳ４が、メインバス６を介してメインプ
ロセッサ４からＤＤＡセットアップ回路１０に出力さ
れ、ＤＤＡセットアップ回路１０において、三角形の辺
と水平方向の差分を示す変分データＳ１０が生成され
る。そして、ＤＤＡセットアップ回路１０からトライア
ングルＤＤＡ回路１１に変分データＳ１０が出力され
る。

【００６２】次に、トライアングルＤＤＡ回路１１にお
いて、変分データＳ１０に基づいて、三角形内部の各画
素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，
ｔ，ｑ，Ｆ）が生成される。そして、トライアングルＤ
ＤＡ回路１１からテクスチャエンジン回路１２に、各画
素の（ｘ，ｙ）データと、当該（ｘ，ｙ）座標における
（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データとが、
ＤＤＡデータＳ１１として出力される。

【００６３】次に、図２に示すテクスチャエンジン回路
１２の縮小率演算回路３０４において、ＤＤＡデータＳ
１１に含まれる８画素分の（ｓ，ｔ，ｑ）データＳ１１
ａ₁〜Ｓ１１ａ₈ を用いて、テクスチャデータの縮小率
が算出され、この縮小率ｌｏｄがテクスチャデータ読み
出し回路３０５に出力される。

【００６４】次に、テクスチャデータ読み出し回路３０
５において、図５に示すフローに基づいて、上記式
（３）に基づいて生成された１次元の物理アドレスＡを
用いて、テクスチャバッファ２０（ＳＲＡＭ１７）から
テクスチャデータＳ１７₁ 〜Ｓ１７₈ が読み出され、こ
の読み出されたテクスチャデータＳ１７₁ 〜Ｓ１７
₈ が、テクスチャαブレンド回路３０６に出力される。

【００６５】このとき、図７に示す読み出しコントロー
ラ２６２からの制御によって、配線群２８０を介して、
テクスチャデータＳ１７₁ 〜Ｓ１７₈ を含む１６画素分
のテクスチャデータが、ＳＲＡＭ１７を構成するバンク
２２０₁ ，２２０₂ ，２２１₁ ，２２１₂ ，２２２₁ ，
２２２₂ ，２２３₁ ，２２３₂ ，２２４₁ ，２２４₂，
２２５₁ ，２２５₂ ，２２６₁ ，２２６₂ ，２２７₁ ，
２２７₂ から読み出される。

【００６６】次に、テクスチャαブレンド回路３０６に
おいて、（Ｒ，Ｇ，Ｂ）データＳ１１ｂ₁ 〜Ｓ１１ｂ₈
と、データＳ１７₁ 〜Ｓ１７₈ に含まれる（Ｒ，Ｇ，
Ｂ）データとが、データＳ１７₁ 〜Ｓ１７₈ に含まれる
ｔαで示される混合値で混合され、（Ｒ，Ｇ，Ｂ）デー
タＳ３０６₁ 〜Ｓ３０６₈ が生成される。そして、ＤＤ
Ａデータに含まれるαデータＳ１１ｄ₁ 〜Ｓ１１ｄ
₈ と、（Ｒ，Ｇ，Ｂ）データＳ３０６₁ 〜Ｓ３０６₈ と
が、（Ｒ，Ｇ，Ｂ，α）データＳ１２ａ₁ 〜Ｓ１２
ａ₈ 、すなわち、画素データＳ１２ａとして、メモリＩ
／Ｆ回路１３に出力される。

【００６７】そして、メモリＩ／Ｆ回路１３において、
テクスチャエンジン回路１２から入力した画素データＳ
１２ａに対応するｚデータと、ｚバッファ２２に記憶さ
れているｚデータとの比較が行なわれ、入力した画素デ
ータＳ１２ａによって描画される画像が、前回、ディス
プレイバッファ２１に書き込まれた画像より、手前（視
点側）に位置するか否かが判断され、手前に位置する場
合には、画像データＳ１２ａに対応するｚデータでｚバ
ッファ２２に記憶されたｚデータが更新される。

【００６８】次に、メモリＩ／Ｆ回路１３において、必
要に応じて、画像データＳ１２ａに含まれる（Ｒ，Ｇ，
Ｂ）データと、既にディスプレイバッファ２１に記憶さ
れている（Ｒ，Ｇ，Ｂ）データとが、画素データＳ１２
ａに対応するαデータが示す混合値で混合され、混合後
の（Ｒ，Ｇ，Ｂ）データがディスプレイバッファ２１に
書き込まれる。

【００６９】このとき、図７に示すメモリコントローラ
２４０，３４１，２４２，２４３からの制御によって、
配線群２７０，２７１，２７２，２７３を介して、１６
画素分の（Ｒ，Ｇ，Ｂ）データが、図１に示すディスプ
レイバッファ２１を構成するバンク２１０₁ ，２１
０₂ ，２１１₁ ，２１１₂ ，２１２₁ ，２１２₂ ，２１
３₁ ，２１３₂ ，２１４₁ ，２１４₂ ，２１５₁ ，２１
５₂ ，２１６₁ ，２１６₂，２１７₁ ，２１７₂ に書き
込まれる

【００７０】以上説明したように、３次元コンピュータ
グラフィックシステム１によれば、テクスチャバッファ
２０の２次元アドレス空間を示す２次元のテクスチャア
ドレス（Ｕ，Ｖ）のＵおよびＶを構成する各ビットを、
上記式（３）に基づいて組み合わせることで、１次元の
物理アドレスＡを生成できる。ここで、物理アドレスＡ
の生成は、簡単なビット操作で実現できることから、当
該物理アドレスＡの生成を、小規模な回路構成で高速に
実現できる。また、１次元の物理アドレスを用いてテク
スチャバッファ２０の連続した記憶領域にテクスチャを
記憶できることから、図１０に示すような空き領域が生
じることはなく、テクスチャバッファ２０の記憶領域を
効率的に使用できる。その結果、テクスチャバッファ２
０の記憶容量を小さくでき、装置の小規模化および低価
格化を図れる。

【００７１】本発明は上述した実施形態には限定されな
い。例えば、上述した実施形態では、Ｕ_i およびＶ_i が
共に３ビットである場合を例示したが、本発明は、Ｕ_i
およびＶ_i が共に、ｎ＝２、あるいは、ｎ（ｎ≧４）ビ
ットの場合にも適用可能である。例えば、Ｕ_i およびＶ
_i が、下記式（４），（５）に示すように、共に４ビッ
トの場合には、下記式（５）によって１次元の物理アド
レスＡが図８に示すように、生成される。

【００７２】

【数４】 Ｕ_i ＝｛Ｕ_i 〔３〕，Ｕ_i 〔２〕，Ｕ_i 〔１〕，Ｕ_i

〔０〕｝ …（４）

【００７３】

【数５】 Ｖ_i ＝｛Ｖ_i 〔３〕，Ｖ_i 〔２〕，Ｖ_i 〔１〕，Ｖ_i

〔０〕｝ …（５）

【００７４】

【数６】 物理アドレスＡ＝（Ｖ_i 〔３〕，Ｕ_i 〔３〕，Ｖ_i 〔２〕，Ｕ_i 〔２〕，Ｖ_i 〔１〕，Ｕ_i 〔１〕，Ｖ_i

〔０〕，Ｕ_i

〔０〕） …（６）

【００７５】また、Ｕ_i およびＶ_i のビット数が一致し
なくてもよい。具体的には、Ｕ_i がｎビットのときに、
Ｖ_i がｎ−１ビットであってもよい。例えば、Ｕ_i およ
びＶ_i が、下記式（７），（８）に示すように、それぞ
れ３ビットおよび２ビットの場合には、下記式（９）に
よって１次元の物理アドレスＡが図９に示すように生成
される。

【００７６】

【数７】 Ｕ_i ＝｛Ｕ_i 〔２〕，Ｕ_i 〔１〕，Ｕ_i

〔０〕｝ …（７）

【００７７】

【数８】 Ｖ_i ＝｛Ｖ_i 〔１〕，Ｖ_i

〔０〕｝ …（８）

【００７８】

【数９】 物理アドレスＡ＝（Ｕ_i 〔３〕，Ｖ_i 〔２〕，Ｕ_i 〔２〕，Ｖ_i 〔１〕，Ｕ_i 〔１〕，Ｖ_i

〔０〕，Ｕ_i

〔０〕） …（９）

【００７９】また、上述した実施形態では、同時に処理
が実行される画素数を８としたが、この数は任意であ
り、例えば、４であってもよい。但し、同時に処理が実
行される画素数は、２のべき乗であることが望ましい。

【００８０】また、上述した図１に示す３次元コンピュ
ータグラフィックシステム１では、ＳＲＡＭ１７を用い
る構成を例示したが、ＳＲＡＭ１７を設けない構成にし
てもよい。また、図１に示すテクスチャバッファ２０お
よびテクスチャＣＬＵＴバッファ２３を、ＤＲＡＭ１６
の外部に設けてもよい。

【００８１】さらに、図１に示す３次元コンピュータグ
ラフィックシステム１では、ポリゴンレンダリングデー
タを生成するジオメトリ処理を、メインプロセッサ４で
行なう場合を例示したが、レンダリング回路５で行なう
構成にしてもよい。

【００８２】

【発明の効果】以上説明したように、本発明の記憶回路
制御装置によれば、小規模な回路構成で、２次元画像デ
ータを記憶回路に効率的に記憶でき、記憶回路の記憶領
域を有効利用できる。また、本発明のグラフィック演算
装置によれば、小規模な回路構成で、テクスチャデータ
を記憶回路に効率的に記憶でき、記憶回路の記憶領域を
有効利用できる。また、本発明の記憶回路制御方法によ
れば、２次元画像データを記憶回路に効率的に記憶で
き、記憶回路の記憶領域を有効利用できる。また、本発
明のグラフィック演算方法によれば、テクスチャデータ
を記憶回路に効率的に記憶でき、記憶回路の記憶領域を
有効利用できる。また、本発明の記憶回路制御装置およ
びその方法と、グラフィック演算装置およびその方法と
によれば、記憶回路にアクセスする際のアドレス変換を
高速に行なうことができる。

【図面の簡単な説明】

【図１】図１は、本発明の実施形態の３次元コンピュー
タグラフィックシステムのシステム構成図である。

【図２】図２は、図１に示すテクスチャエンジン回路の
内部構成図である。

【図３】図３は、図１に示すテクスチャバッファに記憶
され、ＭＩＰＭＡＰフィルタリング処理された複数の縮
小率のテクスチャデータを説明するための図である。

【図４】図４は、テクスチャデータ読み出し回路の構成
図である。

【図５】図５は、図２に示すテクスチャデータ読み出し
回路における処理のフローチャートである。

【図６】図６は、テクスチャエンジン回路において、２
次元のテクスチャアドレス（Ｕ_i ，Ｖ_i ）から１次元の
物理アドレスＡを生成する方法を説明するための図であ
る。

【図７】図７は、図１に示すＤＲＡＭ、ＳＲＡＭ、およ
び、メモリＩ／Ｆ回路のＤＲＡＭおよびＳＲＡＭへのア
クセス機能を持つブロックの構成図である。

【図８】図８は、２次元のテクスチャアドレス（Ｕ，
Ｖ）が共に、４ビットの場合における１次元の物理アド
レスＡの生成方法を説明するための図である。

【図９】図９は、２次元のテクスチャアドレス（Ｕ，
Ｖ）のＵが３ビットであり、Ｖが２ビットのである場合
における１次元の物理アドレスＡの生成方法を説明する
ための図である。

【図１０】図１０は、２次元のテクスチャアドレス
（Ｕ，Ｖ）を直接用いて、複数の種類のテクスチャデー
タをテクスチャバッファに記憶する場合の問題点を説明
するための図である。

【図１１】図１１は、１次元の物理アドレスを用いて、
複数の種類のテクスチャデータをテクスチャバッファに
記憶したときの記憶状態を説明するための図である。

【図１２】図１２は、従来の３次元コンピュータグラフ
ィックシステムの部分構成図である。

【図１３】図１３は、従来の高速処理が可能な３次元コ
ンピュータグラフィックシステムの部分構成図である。

【符号の説明】

１…３次元コンピュータグラフィックシステム、２…メ
インメモリ、３…Ｉ／Ｏインタフェース回路、４…メイ
ンプロセッサ、５…レンダリング回路、１０…ＤＤＡセ
ットアップ回路、１１…トライアングルＤＤＡ回路、１
２…テクスチャエンジン回路、１３…メモリＩ／Ｆ回
路、１４…ＣＲＴコントローラ回路、１５…ＲＡＭＤＡ
Ｃ回路、１６…ＤＲＡＭ、１７…ＳＲＡＭ、２０…テク
スチャバッファ、２１…ディスプレイバッファ、２２…
Ｚバッファ、２３…テクスチャＣＬＵＴバッファ、３０
４…縮小率演算回路、３０５…テクスチャデータ読み出
し回路、３０６…テクスチャαブレンド回路、２００，
２０１，２０２，２０３…メモリモジュール、２１０，
２１１，２１２，２１３，２１４，２１５，２１６，２
１７…メモリ、２４０，２４１，２４２，２４３…メモ
リコントローラ、２５０，２５１，２５２，２５３…ア
ドレスコンバータ、２６０…ディストリビュータ、２６
２…読み出しコントローラ、２７０，２７１，２７２，
２７３，２８０…配線群

Claims (18)

【特許請求の範囲】
1. 【請求項１】マトリクス状に配置された複数の画素の色
   データを示す２次元画像データを記憶回路に記憶し、前
   記複数の画素の２次元配置に対応した２次元アドレス
   （Ｕ，Ｖ）を用いて前記記憶回路に記憶された前記２次
   元画像データにアクセスを行う記憶回路制御装置におい
   て、 ｎ（ｎは１以上の整数）ビットで表現された前記２次元
   アドレス（Ｕ，Ｖ）のＵアドレスと、ｍ（ｍは１以上の
   整数）ビットで表現された前記２次元アドレス（Ｕ，
   Ｖ）の前記Ｖアドレスとのそれぞれを構成するビットデ
   ータを組み合わせて、（ｎ＋ｍ）ビットの１次元アドレ
   スを生成するアドレス生成手段と、 前記生成された１次元アドレスを用いて、前記記憶回路
   にアクセスを行うデータアクセス手段とを有する記憶回
   路制御装置。
2. 【請求項２】前記整数ｎと前記整数ｍとが等しく、 ｋを、（ｎ−１）＜ｋ＜０の整数とし、 前記Ｕアドレスを（Ｕ〔ｎ−１〕，．．，Ｕ
   〔ｋ〕，．．，Ｕ〔０〕）のｎビットで表現し、 前記Ｖアドレスを（Ｖ〔ｎ−１〕，．．，Ｖ
   〔ｋ〕，．．，Ｖ〔０〕）のｎビットで表現した場合
   に、 前記アドレス生成手段は、前記Ｕアドレスの各ビットデ
   ータＵ〔ｎ−１〕，．．，Ｕ〔ｋ〕，．．，Ｕ〔０〕
   と、前記Ｖアドレスの各ビットデータＶ〔ｎ−
   １〕，．．，Ｖ〔ｋ〕，．．，Ｖ〔０〕とを、組み合わ
   せて、２ｎビットの１次元アドレス（Ｖ〔ｎ−１〕，Ｕ
   〔ｎ−１〕，．．，Ｖ〔ｋ〕，Ｕ〔ｋ〕，．．，Ｖ
   〔０〕，Ｕ〔０〕）を生成する 請求項１に記載の記憶回路制御装置。
3. 【請求項３】前記整数ｍが、（ｎ−１）である場合に、 ｋを、（ｎ−１）＜ｋ＜０の整数とし、 前記Ｕアドレスを（Ｕ〔ｎ−１〕，．．，Ｕ
   〔ｋ〕，．．，Ｕ〔０〕）のｎビットで表現し、 前記Ｖアドレスを（Ｖ〔ｎ−２〕，．．，Ｖ
   〔ｋ〕，．．，Ｖ〔０〕）の（ｎ−１）ビットで表現し
   た場合に、 前記アドレス生成手段は、前記Ｕアドレスの各ビットデ
   ータＵ〔ｎ−１〕，．．，Ｕ〔ｋ〕，．．，Ｕ〔０〕
   と、前記Ｖアドレスの各ビットデータＶ〔ｎ−
   ２），．．，Ｖ〔ｋ〕，．．，Ｖ〔０〕とを、組み合わ
   せて、（２ｎ−１）ビットの１次元アドレス（Ｕ〔ｎ−
   １〕，Ｖ〔ｎ−２〕，Ｕ〔ｎ−２〕，．．，Ｖ〔ｋ〕，
   Ｕ〔ｋ〕，．．，Ｖ〔０〕，Ｕ〔０〕）を生成する 請求項１に記載の記憶回路制御装置。
4. 【請求項４】立体モデルを複数の単位図形の組み合わせ
   で表現し、前記単位図形の内部に位置する各画素の画像
   データに含まれる同次座標（ｓ，ｔ）および同次項ｑに
   応じたアドレスを用いて、前記単位図形に張り付ける画
   像データであるテクスチャデータを記憶回路から読み出
   して単位図形に張り付けるグラフィック演算装置におい
   て、 複数のテクスチャデータを記憶した記憶回路と、 前記同次座標（ｓ，ｔ）を前記同次項ｑで除算した除算
   結果（ｓ／ｑ，ｓ／ｔ）に基づいて、ｎ（ｎは１以上の
   整数）ビットで表現されたＵアドレスと、ｍ（ｍは１以
   上の整数）ビットで表現された前記Ｖアドレスとからな
   る２次元アドレス（Ｕ，Ｖ）を生成する２次元アドレス
   生成手段と、 前記２次元アドレスのＵ，Ｖを構成するビットデータを
   組み合わせて、（ｎ＋ｍ）ビットの１次元アドレスを生
   成する１次元アドレス生成手段と、 前記生成された１次元アドレスを用いて、前記記憶回路
   から前記テクスチャデータを読み出し、前記単位図形に
   張り付けるデータ読み出し手段とを有するグラフィック
   演算装置。
5. 【請求項５】前記整数ｎと前記整数ｍとが等しく、 ｋを、（ｎ−１）＜ｋ＜０の整数とし、 前記Ｕアドレスを（Ｕ〔ｎ−１〕，．．，Ｕ
   〔ｋ〕，．．，Ｕ〔０〕）のｎビットで表現し、 前記Ｖアドレスを（Ｖ〔ｎ−１〕，．．，Ｖ
   〔ｋ〕，．．，Ｖ〔０〕）のｎビットで表現した場合
   に、 前記アドレス生成手段は、前記Ｕアドレスの各ビットデ
   ータＵ〔ｎ−１〕，．．，Ｕ〔ｋ〕，．．，Ｕ〔０〕
   と、前記Ｖアドレスの各ビットデータＶ〔ｎ−
   １〕，．．，Ｖ〔ｋ〕，．．，Ｖ〔０〕とを、組み合わ
   せて、２ｎビットの１次元アドレス（Ｖ〔ｎ−１〕，Ｕ
   〔ｎ−１〕，．．，Ｖ〔ｋ〕，Ｕ〔ｋ〕，．．，Ｖ
   〔０〕，Ｕ〔０〕）を生成する 請求項４に記載のグラフィック演算装置。
6. 【請求項６】前記整数ｍが、（ｎ−１）である場合に、 ｋを、（ｎ−１）＜ｋ＜０の整数とし、 前記Ｕアドレスを（Ｕ〔ｎ−１〕，．．，Ｕ
   〔ｋ〕，．．，Ｕ〔０〕）のｎビットで表現し、 前記Ｖアドレスを（Ｖ〔ｎ−２〕，．．，Ｖ
   〔ｋ〕，．．，Ｖ〔０〕）の（ｎ−１）ビットで表現し
   た場合に、 前記アドレス生成手段は、前記Ｕアドレスの各ビットデ
   ータＵ〔ｎ−１〕，．．，Ｕ〔ｋ〕，．．，Ｕ〔０〕
   と、前記Ｖアドレスの各ビットデータＶ〔ｎ−
   ２），．．，Ｖ〔ｋ〕，．．，Ｖ〔０〕とを、組み合わ
   せて、（２ｎ−１）ビットの１次元アドレス（Ｕ〔ｎ−
   １〕，Ｖ〔ｎ−２〕，Ｕ〔ｎ−２〕，．．，Ｖ〔ｋ〕，
   Ｕ〔ｋ〕，．．，Ｖ〔０〕，Ｕ〔０〕）を生成する 請求項４に記載のグラフィック演算装置。
7. 【請求項７】ディスプレイに表示する形状を表現する基
   本単位となる単位図形に張り合わせるイメージデータで
   あるテクスチャデータを記憶する記憶回路と、 前記単位図形の頂点について、３次元座標（ｘ，ｙ，
   ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）データ、同次座標
   （ｓ，ｔ）および同次項ｑを含むポリゴンレンダリング
   データを生成するポリゴンレンダリングデータ生成手段
   と、 前記単位図形の頂点のポリゴンレンダリングデータを補
   間して、前記単位図形内に位置する画素の補間データを
   生成する補間データ生成手段と、 前記補間データに含まれる前記同次座標（ｓ，ｔ）を前
   記同次項ｑで除算した除算結果（ｓ／ｑ，ｓ／ｔ）に基
   づいて、ｎ（ｎは１以上の整数）ビットで表現されたＵ
   アドレスと、ｍ（ｍは１以上の整数）ビットで表現され
   た前記Ｖアドレスとからなる２次元アドレス（Ｕ，Ｖ）
   を生成する２次元アドレス生成手段と、 前記２次元アドレスのＵ，Ｖを構成するビットデータを
   組み合わせて、（ｎ＋ｍ）ビットの１次元アドレスを生
   成する１次元アドレス生成手段と、 前記生成された１次元アドレスを用いて、前記記憶回路
   から前記テクスチャデータを読み出し、前記単位図形に
   張り付けるデータ読み出し手段とを有するグラフィック
   演算装置。
8. 【請求項８】前記整数ｎと前記整数ｍとが等しく、 ｋを、（ｎ−１）＜ｋ＜０の整数とし、 前記Ｕアドレスを（Ｕ〔ｎ−１〕，．．，Ｕ
   〔ｋ〕，．．，Ｕ〔０〕）のｎビットで表現し、 前記Ｖアドレスを（Ｖ〔ｎ−１〕，．．，Ｖ
   〔ｋ〕，．．，Ｖ〔０〕）のｎビットで表現した場合
   に、 前記アドレス生成手段は、前記Ｕアドレスの各ビットデ
   ータＵ〔ｎ−１〕，．．，Ｕ〔ｋ〕，．．，Ｕ〔０〕
   と、前記Ｖアドレスの各ビットデータＶ〔ｎ−
   １〕，．．，Ｖ〔ｋ〕，．．，Ｖ〔０〕とを、組み合わ
   せて、２ｎビットの１次元アドレス（Ｖ〔ｎ−１〕，Ｕ
   〔ｎ−１〕，．．，Ｖ〔ｋ〕，Ｕ〔ｋ〕，．．，Ｖ
   〔０〕，Ｕ〔０〕）を生成する 請求項７に記載のグラフィック演算装置。
9. 【請求項９】前記整数ｍが、（ｎ−１）である場合に、 ｋを、（ｎ−１）＜ｋ＜０の整数とし、 前記Ｕアドレスを（Ｕ〔ｎ−１〕，．．，Ｕ
   〔ｋ〕，．．，Ｕ〔０〕）のｎビットで表現し、 前記Ｖアドレスを（Ｖ〔ｎ−２〕，．．，Ｖ
   〔ｋ〕，．．，Ｖ〔０〕）の（ｎ−１）ビットで表現し
   た場合に、 前記アドレス生成手段は、前記Ｕアドレスの各ビットデ
   ータＵ〔ｎ−１〕，．．，Ｕ〔ｋ〕，．．，Ｕ〔０〕
   と、前記Ｖアドレスの各ビットデータＶ〔ｎ−
   ２），．．，Ｖ〔ｋ〕，．．，Ｖ〔０〕とを、組み合わ
   せて、（２ｎ−１）ビットの１次元アドレス（Ｕ〔ｎ−
   １〕，Ｖ〔ｎ−２〕，Ｕ〔ｎ−２｝，．．，Ｖ〔ｋ〕，
   Ｕ〔ｋ〕，．．，Ｖ〔０〕，Ｕ〔０〕）を生成する 請求項７に記載のグラフィック演算装置。
10. 【請求項１０】ディスプレイに表示する立体モデルを複
    数の単位図形の組み合わせで表現し、前記単位図形の内
    部に位置する各画素の画像データに含まれる同次座標
    （ｓ，ｔ）および同次項ｑに応じたアドレスを用いて、
    前記単位図形に張り付ける画像データであるテクスチャ
    データを記憶回路から読み出して単位図形に張り付ける
    グラフィック演算装置において、 前記単位図形の頂点について、３次元座標（ｘ，ｙ，
    ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）データ、同次座標
    （ｓ，ｔ）および同次項ｑを含むポリゴンレンダリング
    データを生成するポリゴンレンダリングデータ生成装置
    と、 前記ポリゴンレンダリングデータを用いてレンダリング
    処理を行なうレンダリング装置と、 前記ポリゴンレンダリングデータ生成装置とレンダリン
    グ装置とを接続するバスとを有し、 前記レンダリング装置は、 前記テクスチャデータを記憶する記憶回路と、 前記バスを介して入力した前記単位図形の頂点のポリゴ
    ンレンダリングデータを補間して、前記単位図形内に位
    置する画素の補間データを生成する補間データ生成手段
    と、 前記補間データに含まれる前記同次座標（ｓ，ｔ）を前
    記同次項ｑで除算した除算結果（ｓ／ｑ，ｓ／ｔ）に基
    づいて、ｎ（ｎは１以上の整数）ビットで表現されたＵ
    アドレスと、ｍ（ｍは１以上の整数）ビットで表現され
    た前記Ｖアドレスとからなる２次元アドレス（Ｕ，Ｖ）
    を生成する２次元アドレス生成手段と、 前記２次元アドレスのＵ，Ｖを構成するビットデータを
    組み合わせて、（ｎ＋ｍ）ビットの１次元アドレスを生
    成する１次元アドレス生成手段と、 前記生成された１次元アドレスを用いて、前記記憶回路
    から前記テクスチャデータを読み出し、前記単位図形に
    張り付けるデータ読み出し手段とを有するグラフィック
    演算装置。
11. 【請求項１１】前記整数ｎと前記整数ｍとが等しく、 ｋを、（ｎ−１）＜ｋ＜０の整数とし、 前記Ｕアドレスを（Ｕ〔ｎ−１〕，．．，Ｕ
    〔ｋ〕，．．，Ｕ〔０〕）のｎビットで表現し、 前記Ｖアドレスを（Ｖ〔ｎ−１〕，．．，Ｖ
    〔ｋ〕，．．，Ｖ〔０〕）のｎビットで表現した場合
    に、 前記アドレス生成手段は、前記Ｕアドレスの各ビットデ
    ータＵ〔ｎ−１〕，．．，Ｕ〔ｋ〕，．．，Ｕ〔０〕
    と、前記Ｖアドレスの各ビットデータＶ〔ｎ−
    １〕，．．，Ｖ〔ｋ〕，．．，Ｖ〔０〕とを、組み合わ
    せて、２ｎビットの１次元アドレス（Ｖ〔ｎ−１〕，Ｕ
    〔ｎ−１〕，．．，Ｖ〔ｋ〕，Ｕ〔ｋ〕，．．，Ｖ
    〔０〕，Ｕ〔０〕）を生成する 請求項１０に記載のグラフィック演算装置。
12. 【請求項１２】前記整数ｍが、（ｎ−１）である場合
    に、 ｋを、（ｎ−１）＜ｋ＜０の整数とし、 前記Ｕアドレスを（Ｕ〔ｎ−１〕，．．，Ｕ
    〔ｋ〕，．．，Ｕ〔０〕）のｎビットで表現し、 前記Ｖアドレスを（Ｖ〔ｎ−２〕，．．，Ｖ
    〔ｋ〕，．．，Ｖ〔０〕）の（ｎ−１）ビットで表現し
    た場合に、 前記アドレス生成手段は、前記Ｕアドレスの各ビットデ
    ータＵ〔ｎ−１〕，．．，Ｕ〔ｋ〕，．．，Ｕ〔０〕
    と、前記Ｖアドレスの各ビットデータＶ〔ｎ−
    ２），．．，Ｖ〔ｋ〕，．．，Ｖ〔０〕とを、組み合わ
    せて、（２ｎ−１）ビットの１次元アドレス（Ｕ〔ｎ−
    １〕，Ｖ〔ｎ−２〕，Ｕ〔ｎ−２｝，．．，Ｖ〔ｋ〕，
    Ｕ〔ｋ〕，．．，Ｖ〔０〕，Ｕ〔０〕）を生成する 請求項１０に記載のグラフィック演算装置。
13. 【請求項１３】マトリクス状に配置された複数の画素の
    色データを示す２次元画像データを記憶回路に記憶し、
    前記複数の画素の２次元配置に対応した２次元アドレス
    （Ｕ，Ｖ）を用いて前記記憶回路に記憶された前記２次
    元画像データにアクセスを行う記憶回路制御方法におい
    て、 ｎ（ｎは１以上の整数）ビットで表現された前記２次元
    アドレス（Ｕ，Ｖ）のＵアドレスと、ｍ（ｍは１以上の
    整数）ビットで表現された前記２次元アドレス（Ｕ，
    Ｖ）の前記Ｖアドレスとのそれぞれを構成するビットデ
    ータを組み合わせて、（ｎ＋ｍ）ビットの１次元アドレ
    スを生成し、 前記生成された１次元アドレスを用いて、前記記憶回路
    にアクセスを行う記憶回路制御方法。
14. 【請求項１４】前記整数ｎと前記整数ｍとが等しく、 ｋを、（ｎ−１）＜ｋ＜０の整数とし、 前記Ｕアドレスを（Ｕ〔ｎ−１〕，．．，Ｕ
    〔ｋ〕，．．，Ｕ〔０〕）のｎビットで表現し、 前記Ｖアドレスを（Ｖ〔ｎ−１〕，．．，Ｖ
    〔ｋ〕，．．，Ｖ〔０〕）のｎビットで表現した場合
    に、 前記Ｕアドレスの各ビットデータＵ〔ｎ−１〕，．．，
    Ｕ〔ｋ〕，．．，Ｕ〔０〕と、前記Ｖアドレスの各ビッ
    トデータＶ〔ｎ−１〕，．．，Ｖ〔ｋ〕，．．，Ｖ
    〔０〕とを、組み合わせて、２ｎビットの１次元アドレ
    ス（Ｖ〔ｎ−１〕，Ｕ〔ｎ−１〕，．．，Ｖ〔ｋ〕，Ｕ
    〔ｋ〕，．．，Ｖ〔０〕，Ｕ〔０〕）を生成する 請求項１３に記載の記憶回路制御方法。
15. 【請求項１５】前記整数ｍが、（ｎ−１）である場合
    に、 ｋを、（ｎ−１）＜ｋ＜０の整数とし、 前記Ｕアドレスを（Ｕ〔ｎ−１〕，．．，Ｕ
    〔ｋ〕，．．，Ｕ〔０〕）のｎビットで表現し、 前記Ｖアドレスを（Ｖ〔ｎ−２〕，．．，Ｖ
    〔ｋ〕，．．，Ｖ〔０〕）の（ｎ−１）ビットで表現し
    た場合に、 前記Ｕアドレスの各ビットデータＵ〔ｎ−１〕，．．，
    Ｕ〔ｋ〕，．．，Ｕ〔０〕と、前記Ｖアドレスの各ビッ
    トデータＶ〔ｎ−２），．．，Ｖ〔ｋ〕，．．，Ｖ
    〔０〕とを、組み合わせて、（２ｎ−１）ビットの１次
    元アドレス（Ｕ〔ｎ−１〕，Ｖ〔ｎ−２〕，Ｕ〔ｎ−
    ２｝，．．，Ｖ〔ｋ〕，Ｕ〔ｋ〕，．．，Ｖ〔０〕，Ｕ
    〔０〕）を生成する 請求項１３に記載の記憶回路制御方法。
16. 【請求項１６】立体モデルを複数の単位図形の組み合わ
    せで表現し、前記単位図形の内部に位置する各画素の画
    像データに含まれる同次座標（ｓ，ｔ）および同次項ｑ
    に応じたアドレスを用いて、前記単位図形に張り付ける
    画像データであるテクスチャデータを記憶回路から読み
    出して単位図形に張り付けるグラフィック演算方法にお
    いて、 複数のテクスチャデータを記憶回路に記憶し、 前記同次座標（ｓ，ｔ）を前記同次項ｑで除算した除算
    結果（ｓ／ｑ，ｓ／ｔ）に基づいて、ｎ（ｎは１以上の
    整数）ビットで表現されたＵアドレスと、ｍ（ｍは１以
    上の整数）ビットで表現された前記Ｖアドレスとからな
    る２次元アドレス（Ｕ，Ｖ）を生成し、 前記２次元アドレスのＵ，Ｖを構成するビットデータを
    組み合わせて、（ｎ＋ｍ）ビットの１次元アドレスを生
    成し、 前記生成された１次元アドレスを用いて、前記記憶回路
    から前記テクスチャデータを読み出し、前記単位図形に
    張り付けるグラフィック演算方法。
17. 【請求項１７】前記整数ｎと前記整数ｍとが等しく、 ｋを、（ｎ−１）＜ｋ＜０の整数とし、 前記Ｕアドレスを（Ｕ〔ｎ−１〕，．．，Ｕ
    〔ｋ〕，．．，Ｕ〔０〕）のｎビットで表現し、 前記Ｖアドレスを（Ｖ〔ｎ−１〕，．．，Ｖ
    〔ｋ〕，．．，Ｖ〔０〕）のｎビットで表現した場合
    に、 前記Ｕアドレスの各ビットデータＵ〔ｎ−１〕，．．，
    Ｕ〔ｋ〕，．．，Ｕ〔０〕と、前記Ｖアドレスの各ビッ
    トデータＶ〔ｎ−１〕，．．，Ｖ〔ｋ〕，．．，Ｖ
    〔０〕とを、組み合わせて、２ｎビットの１次元アドレ
    ス（Ｖ〔ｎ−１〕，Ｕ〔ｎ−１〕，．．，Ｖ〔ｋ〕，Ｕ
    〔ｋ〕，．．，Ｖ〔０〕，Ｕ〔０〕）を生成する 請求項１６に記載のグラフィック演算方法。
18. 【請求項１８】前記整数ｍが、（ｎ−１）である場合
    に、 ｋを、（ｎ−１）＜ｋ＜０の整数とし、 前記Ｕアドレスを（Ｕ〔ｎ−１〕，．．，Ｕ
    〔ｋ〕，．．，Ｕ〔０〕）のｎビットで表現し、 前記Ｖアドレスを（Ｖ〔ｎ−２〕，．．，Ｖ
    〔ｋ〕，．．，Ｖ〔０〕）の（ｎ−１）ビットで表現し
    た場合に、 前記Ｕアドレスの各ビットデータＵ〔ｎ−１〕，．．，
    Ｕ〔ｋ〕，．．，Ｕ〔０〕と、前記Ｖアドレスの各ビッ
    トデータＶ〔ｎ−２），．．，Ｖ〔ｋ〕，．．，Ｖ
    〔０〕とを、組み合わせて、（２ｎ−１）ビットの１次
    元アドレス（Ｕ〔ｎ−１〕，Ｖ〔ｎ−２〕，Ｕ〔ｎ−
    ２｝，．．，Ｖ〔ｋ〕，Ｕ〔ｋ〕，．．，Ｖ〔０〕，Ｕ
    〔０〕）を生成する 請求項１６に記載のグラフィック演算方法。