JP2003132347A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】性能の低下、コスト増を招くことなく、容量の
増大を図れ、ひいては処理能力の向上を図れる画像処理
装置を提供する。 【解決手段】同一半導体チップに画像データを記憶する
内蔵メモリ１４７とロジック回路とを混載し、かつ、外
付けメモリ１５を増設し、外付けメモリ１５のメモリエ
リアを複数のブロックに分割してブロック毎に所定のデ
ータを格納させ、内蔵メモリ１４７のメモリエリアは、
外付けメモリの分割ブロックと同じ容量のブロックに分
割し、メモリＩ／Ｆ回路１４４は、内蔵メモリに格納さ
れているあるデータが不要になって置換命令が発せられ
ると、内蔵メモリに格納されているデータのうち不要と
なったデータを外付けメモリの所定のブロックに格納さ
れている次に必要とするデータと置換させ、内蔵メモリ
１４７に新たに格納された必要となったデータをアクセ
スする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、グラフィックス描
画画像処理装置に関し、特にＤＲＡＭ(Dynamic Random
Access Memory)等のリフレッシュが必要なメモリとロジ
ック回路を混載させ、さらに外付けのメモリをメモリを
設けた場合における内蔵メモリと外付けメモリのアクセ
ス技術に関するものである。

【０００２】

【従来の技術】種々のＣＡＤ(Computer Aided Design)
システムや、アミューズメント装置などにおいて、コン
ピュータグラフィックスがしばしば用いられている。特
に、近年の画像処理技術の進展に伴い、３次元コンピュ
ータグラフィックスを用いたシステムが急速に普及して
いる。このような３次元コンピュータグラフィックスで
は、各画素（ピクセル）に対応する色を決定するとき
に、各画素の色の値を計算し、この計算した色の値を、
当該画素に対応するディスプレイバッファ（フレームバ
ッファ）のアドレスに書き込むレンダリング(Renderin
g) 処理を行う。

【０００３】レンダリング処理の手法の一つに、ポリゴ
ン（Polygon)レンダリングがある。この手法では、立体
モデルを三角形の単位図形（ポリゴン）の組み合わせと
して表現しておき、このポリゴンを単位として描画を行
うことで、表示画面の色を決定する。

【０００４】ポリゴンレンダリングでは、物理座標系に
おける三角形の各頂点についての、座標（ｘ，ｙ，ｚ）
と、色データ（Ｒ，Ｇ，Ｂ）と、張り合わせのイメージ
パターンを示すテクスチャデータの同次座標（ｓ，ｔ）
および同次項ｑの値とを入力とし、これらの値を三角形
の内部で補間する処理が行われる。ここで、同次項ｑ
は、実際のテクスチャバッファのＵＶ座標系における座
標、すなわち、テクスチャ座標データ（ｕ，ｖ）は、同
次座標（ｓ，ｔ）を同次項ｑで除算した「ｓ／ｑ」およ
び「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥ
およびＶＳＩＺＥを乗じたものとなる。

【０００５】図１２は、３次元コンピュータグラフィッ
クスシステムの基本的な概念を示すシステム構成図であ
る。

【０００６】この３次元コンピュータグラフィックスシ
ステムにおいては、グラフィックス描画等のデータは、
メインプロセッサ１のメインメモリ２、あるいは外部か
らのグラフィックスデータを受けるＩ／Ｏインタフェー
ス回路３からメインバス４を介してレンダリングプロセ
ッサ５ａ、フレームバッファメモリ５ｂを有するレンダ
リング回路５に与えられる。

【０００７】レンダリングプロセッサ５ａには、表示す
るためのデータを保持することを目的とするフレームバ
ッファ５ｂと、描画する図形要素（たとえば三角形）の
表面に張り付けるテクスチャデータを保持しているテク
スチャメモリ６が結合されている。そして、レンダリン
グプロセッサ５ａによって、図形要素毎に表面にテクス
チャを張り付けた図形要素を、フレームバッファ５ｂに
描画するという処理が行われる。

【０００８】フレームバッファ５ｂとテクスチャメモリ
６は、一般的にＤＲＡＭにより構成される。そして、図
１２のシステムにおいては、フレームバッファ５ｂとテ
クスチャメモリ６は、物理的に別々のメモリシステムと
して構成されている。

【０００９】ところが、グラフィックス描画画像処理装
置においては、画像データのメモリへの書き込みや読み
出し、画面表示のための読み出しなどメモリへのアクセ
スは頻繁に行われる。また、描画性能を出すためにはメ
モリのバス幅を広くとることが必要となる。そのため、
グラフィックス描画画像処理装置とメモリは別々に配置
されていたものが配線数の増加により物理的に不可能と
なり、ＤＲＡＭとロジック回路を同一チップ内に混載さ
せるようになった。

【００１０】

【発明が解決しようとする課題】上述したように、グラ
フィックス描画画像処理装置においては、ＬＳＩ内部に
メモリを収めることにより、バス幅の確保は容易になっ
た。ところが、性能をあげるために内蔵ＤＲＡＭの大容
量化を行う必要があるが、チップの大きさの制約等から
現実的には大容量化は困難である。この場合、メモリ容
量の不足から頻繁に外部からの、メモリに書き換えとい
ったアクセスが起こり、これが性能に大きく影響する。

【００１１】大容量化を図るために、外付けのメモリを
再度接続することも考えられるが、単純に増設するだけ
では、処理速度やレイテンシ（反応速度）が遅くなると
いう不利益がある。

【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、性能の低下、コスト増を招くこ
となく、容量の増大を図れ、ひいては処理能力の向上を
図れる画像処理装置を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点に係る画像処理装置は、少なく
とも画像データを記憶する内蔵メモリと、画像に関する
データを記憶する外付けメモリと、上記内蔵メモリと一
つの半導体チップ内に混載され、上記内蔵メモリおよび
／または外付けメモリの記憶データに記憶データに基づ
いて、画像データに所定の処理を行うロジック回路と、
上記内蔵メモリ、外付けメモリと上記ロジック回路間の
データのアクセス制御を行うメモリインタフェース回路
とを有する。

【００１４】本発明の第２の観点に係る画像処理装置
は、単位図形の頂点について、３次元座標（ｘ，ｙ，
ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）データ、テクスチ
ャの同次座標（ｓ，ｔ）および同次項ｑを含むポリゴン
レンダリングデータを受けてレンダリング処理を行う画
像処理装置であって、表示デ−タと少なくとも一つの図
形要素が必要とするテクスチャデ−タを記憶する内蔵メ
モリと、前記単位図形の頂点のポリゴンレンダリングデ
ータを補間して、前記単位図形内に位置する画素の補間
データを生成する補間データ生成回路と、前記補間デー
タに含まれるテクスチャの同次座標（ｓ，ｔ）を同次項
ｑで除算して「ｓ／ｑ」および「ｔ／ｑ」を生成し、前
記「ｓ／ｑ」および「ｔ／ｑ」に応じたテクスチャアド
レスを用いて、前記記憶回路からテクスチャデータを読
み出し、表示データの図形要素の表面へのテクスチャデ
ータの張り付け処理を行うテクスチャ処理回路とを少な
くとも備え、上記内蔵メモリと一つの半導体チップ内に
混載されたロジック回路と、少なくともテクスチャ処理
に関するデータを記憶する外付けメモリと、上記内蔵メ
モリ、外付けメモリと上記ロジック回路間のデータのア
クセス制御を行うメモリインタフェース回路とを有す
る。

【００１５】また、本発明では、上記内蔵メモリには、
アクセス頻度の高いデータが格納され、上記メモリイン
タフェース回路は、上記外付けメモリの記憶データに優
先して上記内蔵メモリの記憶データをアクセスして、上
記ロジック回路に供給する。

【００１６】また、本発明では、上記外付けメモリの容
量は内蔵メモリの容量より大きく、上記外付けメモリの
メモリエリアが複数のブロックに分割されて、ブロック
毎に所定のデータが格納され、上記内蔵メモリのメモリ
エリアは、上記外付けメモリの分割ブロックと同じ容量
のブロックに分割され、上記メモリインタフェース回路
は、内蔵メモリに各分割ブロックに格納されているデー
タをアクセスして上記ロジック回路に供給し、さらに、
置換命令を受けて、内蔵メモリに格納されているデータ
のうち不要となったデータを、上記外付けメモリの所定
のブロックに格納されている次に必要とするデータと置
換する。

【００１７】本発明によれば、たとえば内蔵メモリには
アクセス頻度の高い画像の関するデータが記憶され、外
付けメモリには、アクセス頻度の低いデータが記憶され
る。したがって、通常の画像処理において、メモリイン
タフェース回路により内蔵メモリが頻繁にアクセスさ
れ、必要に応じて外付けメモリがアクセスされる。その
結果、外付けメモリを設け、容量を大幅に増大させるこ
とができることはもとより、内蔵メモリの処理速度、反
応速度の速い利点を十分に発揮することができる。

【００１８】また、本発明によれば、外付けメモリの容
量は内蔵メモリの容量より大きく設定される。そして、
外付けメモリのメモリエリアが複数のブロックに分割さ
れて、ブロック毎に所定のデータが格納される。同様
に、内蔵メモリのメモリエリアは、外付けメモリの分割
ブロックと同じ容量のブロックに分割される。そして、
内蔵メモリに格納されているあるデータが不要になっ
て、メモリインタフェース回路に対して置換命令が発せ
られると、内蔵メモリに格納されているデータのうち不
要となったデータが、外付けメモリの所定のブロックに
格納されている次に必要とするデータと置換される。そ
して、内蔵メモリに新たに格納された必要となったデー
タがメモリインタフェース回路によりアクセスされてロ
ジック回路に供給される。その結果、外付けメモリを設
け、容量を大幅に増大させることができることはもとよ
り、内蔵メモリの処理速度、反応速度の速い利点を十分
に発揮することができる。

【００１９】

【発明の実施の形態】以下、本実施形態においては、パ
ーソナルコンピュータなどに適用される、任意の３次元
物体モデルに対する所望の３次元画像をＣＲＴ(Cathode
Ray Tube)などのディスプレイ上に高速に表示する３次
元コンピュータグラフィックスシステムについて説明す
る。

【００２０】図１は、本発明に係る画像処理装置として
の３次元コンピュータグラフィックスシステム１０のシ
ステム構成図である。

【００２１】３次元コンピュータグラフィックスシステ
ム１０は、立体モデルを単位図形である三角形（ポリゴ
ン）の組み合わせとして表現し、このポリゴンを描画す
ることで表示画面の各ピクセルの色を決定し、ディスプ
レイに表示するポリゴンレンダリング処理を行うシステ
ムである。また、３次元コンピュータグラフィックスシ
ステム１０では、平面上の位置を表現する（ｘ，ｙ）座
標の他に、奥行きを表すｚ座標を用いて３次元物体を表
し、この（ｘ，ｙ，ｚ）の３つの座標で３次元空間の任
意の一点を特定する。

【００２２】図１に示すように、３次元コンピュータグ
ラフィックスシステム１０は、メインプロセッサ１１、
メインメモリ１２、Ｉ／Ｏインタフェース回路１３、レ
ンダリング回路１４、および外付けメモリ１５を有して
いる。そして、メインプロセッサ１１、メインメモリ１
２、Ｉ／Ｏインタフェース回路１３、およびレンダリン
グ回路１４がメインバス１６を介して接続されている。
以下、各構成要素の機能について説明する。

【００２３】メインプロセッサ１１は、たとえば、アプ
リケーションの進行状況などに応じて、メインメモリ１
２から必要なグラフィックデータを読み出し、このグラ
フィックデータに対してクリッピング(Clipping)処理、
ライティング(Lighting)処理などのジオメトリ(Geometr
y)処理などを行い、ポリゴンレンダリングデータを生成
する。メインプロセッサ１１は、ポリゴンレンダリング
データＳ１１を、メインバス１６を介してレンダリング
回路１４に出力する。

【００２４】Ｉ／Ｏインタフェース回路１３は、必要に
応じて、外部から動きの制御情報またはポリゴンレンダ
リングデータ等を入力し、これをメインバス１６を介し
てレンダリング回路１４に出力する。

【００２５】ポリゴンレンダリングデータは、ポリゴン
の各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，ｓ，ｔ，ｑ）
のデータを含んでいる。ここで、（ｘ，ｙ，ｚ）データ
は、ポリンゴの頂点の３次元座標を示し、（Ｒ，Ｇ，
Ｂ）データは、それぞれ当該３次元座標における赤、
緑、青の輝度値を示している。（ｓ，ｔ，ｑ）データの
うち、（ｓ，ｔ）は、対応するテクスチャの同次座標を
示しており、ｑは同次項を示している。ここで、「ｓ／
ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵ
ＳＩＺＥおよびＶＳＩＺＥを乗じてテクスチャ座標デー
タ（ｕ，ｖ）が得られる。テクスチャバッファに記憶さ
れたテクスチャデータへのアクセスは、テクスチャ座標
データ（ｕ，ｖ）を用いて行われる。すなわち、ポリゴ
ンレンダリングデータは、三角形の各頂点の物理座標値
と、それぞれの頂点の色とテクスチャデータである。

【００２６】以下、ロジック回路とＤＲＡＭとを混載
し、さらに外付けメモリ１５をアクセスするレンダリン
グ回路１４について詳細に説明する。

【００２７】図１に示すように、レンダリング回路１４
は、ＤＤＡ(Digital DifferentialAnalyzer) セットア
ップ回路１４１、トライアングルＤＤＡ回路１４２、テ
クスチャエンジン回路１４３、リフレッシュ回路として
の機能を含むメモリインタフェース（Ｉ／Ｆ）回路１４
４、ＣＲＴコントロール回路１４５、ＲＡＭＤＡＣ回路
１４６、ＤＲＡＭ１４７およびＳＲＡＭ(Static RAM)１
４８を有する。本実施形態におけるレンダリング回路１
４は、一つの半導体チップ内にロジック回路と少なくと
も表示データとテクスチャデータとを記憶するＤＲＡＭ
１４７とが混載されている。

【００２８】本実施形態では、まずＤＲＡＭ１４７の構
成、並びに、ＤＲＡＭ１４７および外付けメモリ１５の
アクセス制御を含むメモリＩ／Ｆ回路１４４の機能につ
いて説明する。そしてその後、ＤＤＡセットアップ回路
１４１、トライアングルＤＤＡ回路１４２、テクスチャ
エンジン回路１４３、ＣＲＴコントロール回路１４５、
およびＲＡＭＤＡＣ回路１４６の機能について順を追っ
て説明する。

【００２９】ＤＲＡＭ１４７ ＤＲＡＭ１４７は、テクスチャバッファ１４７ａ、ディ
スプレイバッファ１４７ｂ、ｚバッファ１４７ｃおよび
テクスチャＣＬＵＴ(Color Look Up Table) バッファ１
４７ｄとして機能する。

【００３０】また、ＤＲＡＭ１４７は、同一機能を有す
る複数（４個あるいは８個等）のモジュールに分割され
ている。

【００３１】本実施形態においては、ＤＲＡＭ１４７
は、たとえば図２に示すように、４つのＤＲＡＭモジュ
ール１４７１〜１４７４に分割されている。ＤＲＡＭモ
ジュール１４７１〜１４７４の各々は、たとえば５１２
のページアドレス（行アドレス）を有する。メモリＩ／
Ｆ回路１４４には、各ＤＲＡＭモジュール１４７１〜１
４７４に対応したメモリコントローラ１４４１〜１４４
４、並びにこれらメモリコントローラ１４４１にデータ
を分配するディストリビュータ１４４５が設けられてい
る。そして、メモリＩ／Ｆ回路１４４は、各ＤＲＡＭモ
ジュール１４７１〜１４７４に対して、図２に示すよう
に、ピクセルデータを、表示領域において隣接した部分
は、異なるＤＲＡＭモジュールとなるように配置する。
これにより、三角形のような平面を描画する場合には面
で同時に処理できることになるため、それぞれのＤＲＡ
Ｍモジュールの動作確率は非常に高くなっている。

【００３２】また、ＤＲＡＭ１４７には、より多くのテ
クスチャデ−タを格納するために、インデックスカラ−
におけるインデックスと、そのためのカラ−ルックアッ
プテ−ブル値が、テクスチャＣＬＵＴバッファ１４７ｄ
に格納されている。インデックスおよびカラ−ルックア
ップテ−ブル値は、テクスチャ処理に使われる。すなわ
ち、通常はＲ，Ｇ，Ｂそれぞれ８ビットの合計２４ビッ
トでテクスチャ要素を表現するが、それではデ−タ量が
膨らむため、あらかじめ選んでおいたたとえば２５６色
等の中から一つの色を選んで、そのデ−タをテクスチャ
処理に使う。このことで２５６色であればそれぞれのテ
クスチャ要素は８ビットで表現できることになる。イン
デックスから実際のカラ−への変換テ−ブルは必要にな
るが、テクスチャの解像度が高くなるほど、よりコンパ
クトなテクスチャデ−タとすることが可能となる。これ
により、テクスチャデ−タの圧縮が可能となり、内蔵Ｄ
ＲＡＭ１４７の効率良い利用が可能となる。

【００３３】さらにＤＲＡＭ１４７には、描画と同時並
行的に隠れ面処理を行うため、描画しようとしている物
体の奥行き情報が格納されている。なお、表示データと
奥行きデータおよびテクスチャデータの格納方法として
は、メモリブロックの先頭から連続して表示データが格
納され、次に奥行きデータが格納され、残りの空いた領
域に、テクスチャの種類毎に連続したアドレス空間でテ
クスチャデータが格納される。これにより、テクスチャ
データを効率よく格納できることになる。

【００３４】また、描画処理においては、最終的にはピ
クセルの一つ一つのアクセスにまで集約されてくること
になる。したがって、ピクセル一つ一つの処理が同時並
行処理されることにより、描画性能は並行処理の数だけ
増加できることが理想である。そのために、本３次元コ
ンピュータグラフィックスシステムにおけるメモリシス
テムを構成するメモリＩ／Ｆ回路１４４においても、同
時並行処理が行える構成がとられている。

【００３５】メモリＩ／Ｆ回路１４４ メモリＩ／Ｆ回路１４４は、テクスチャエンジン回路１
４３から入力したピクセルデータＳ１４３に対応するｚ
データと、ｚバッファ１４７ｃに記憶されているｚデー
タとの比較を行い、入力したピクセルデータＳ１４３に
よって描画される画像が、前回、ディスプレイバッファ
１４７ｂに書き込まれた画像より、手前（視点側）に位
置するか否かを判断し、手前に位置する場合には、画像
データＳ１４３に対応するｚデータでｚバッファ１４７
ｃに記憶されたｚデータを更新する。また、メモリＩ／
Ｆ回路１４４は、（Ｒ，Ｇ，Ｂ）データをディスプレイ
バッファ１４７ｂに書き込む（打ち込む）。

【００３６】なお、メモリＩ／Ｆ回路１４４によるＤＲ
ＡＭ１４７に対してのアクセスは、１６ピクセルについ
て同時に行われる。

【００３７】また、メモリＩ／Ｆ回路１４４は、内蔵Ｄ
ＲＡＭ１４７へのアクセスと並行して外付けメモリ１５
へのアクセスを行う。

【００３８】たとえばＤＲＡＭからなる外付けメモリ１
５は、内蔵ＤＲＡＭ１４７の補間的なメモリとして用い
られ、たとえばテクスチャデータ等が格納される。メモ
リＩ／Ｆ回路１４４は、外付けメモリ１５と内蔵ＤＲＡ
Ｍ１４７とを、たとえば以下に示す２通りの使い分けを
行うことが可能である。

【００３９】第１は、図３に示すように、内蔵メモリ
（ＤＲＡＭ）１４７にメモリエリア１ＭＡ１を割り当
て、単純に内蔵メモリ１４７のメモリエリアＭＡ１を越
えるメモリ空間（アドレス）に外付けメモリ１５にメモ
リエリアＭＡ２として割り当てる方法である。この場
合、内蔵メモリ１４７の速度、反応速度を利点を生か
し、たとえば頻繁にアクセスを要するデータに関しては
内蔵メモリ１４７のメモリエリアＭＡ１に格納し、アク
セス頻度の小さい（さほどアクセスを要さない）データ
に関しては、外付けメモリ１５のメモリエリアＭＡ２に
格納する。メモリＩ／Ｆ回路１４４は、外付けメモリ１
５の記憶データに優先して内蔵メモリ１４７の記憶デー
タをアクセスする。

【００４０】第２は、図４および図５に示すように、外
付けメモリ１５と内蔵メモリ１４７のエリアをフレキシ
ブルに入れ替えて使用する方法である。

【００４１】チップサイズの制約等から外付けメモリ１
５の方が内蔵メモリ１４７より遙に大きな容量を持つこ
とができる。そこで、第２の方法では、外付けメモリ１
５を幾つかのブロックに分け、そのブロックと同じ容量
分のブロック分けを内蔵メモリについても同様に行い、
それらの置換をメインプロセッサ１１からの命令により
フレキシブルに行えるような機能をメモリＩ／Ｆ回路１
４４に持たせることにより、より効率的なメモリシステ
ムの運用を行う。

【００４２】たとえば、内蔵メモリ１４７のアドレス空
間とそこに格納されるデータを、図４（Ａ）に示すよう
に仮定する。具体的には、内蔵メモリ１４７をエリア
「０１」〜エリア「０４」の４つのブロックに分割し、
エリア「０１」にデータ「０Ａ」が格納され、エリア
「０２」にデータ「０Ｂ」が格納され、エリア「０３」
にデータ「０Ｃ」が格納され、エリア「０４」にデータ
「０Ｄ」が格納されているものと仮定する。そして、外
付けメモリ１５のアドレス空間とそこに格納されるデー
タを、図４（Ｂ）に示すように仮定する。具体的には、
外付けメモリ１５をエリア「１１」〜エリア「１８」の
８つのブロックに分割し、エリア「１１」にデータ「１
Ａ」が格納され、エリア「１２」にデータ「１Ｂ」が格
納され、エリア「１３」にデータ「１Ｃ」が格納され、
エリア「１４」にデータ「１Ｄ」が格納され、エリア
「１５」にデータ「１Ｅ」が格納され、エリア「１６」
にデータ「１Ｆ」が格納され、エリア「１７」にデータ
「１Ｇ」が格納され、エリア「１８」にデータ「１Ｈ」
が格納されているものと仮定する。

【００４３】ここで、システム動作時に、レンダリング
回路１４において、内蔵メモリ１４７のエリア「０１」
〜「０４」に格納されているデータ「０Ａ」，「０
Ｂ」，「０Ｃ」，「０Ｄ」がレンダリング処理に用いら
れるが、次に、処理の流れとしてデータ「１Ｅ」が必要
となる場合を説明する。この場合、エリア「０１」〜
「０４」の中から不要となったデータ、たとえばデータ
「０Ｂ」を格納するエリア「０２」に対して、外付けメ
モリ１５のエリア「１５」からデータ「１Ｅ」を読み出
して転送する旨の指示をメインプロセッサ１１からメモ
リＩ／Ｆ回路１４４に発する。メモリＩ／Ｆ回路１４４
は、直ちにデータ転送を行いデータ「１Ｅ」の必要に備
える。このときの内蔵メモリ１４７および外付けメモリ
１５の内容は、図５（Ａ）および（Ｂ）に示すようにな
っている。すなわち、内蔵メモリ１４７のエリア「０
２」にはデータ「０Ｂ」に代えて「１Ｅ」が格納され、
この内蔵メモリ１４７のエリア「０２」がアクセスさ
れ、データ「１Ｅ」が必要な処理に供される。

【００４４】ＤＤＡセットアップ回路１４１ ＤＤＡセットアップ回路１４１は、後段のトライアング
ルＤＤＡ回路１４２において物理座標系上の三角形の各
頂点の値を線形補間して、三角形の内部の各ピクセル
（画素）の色と深さ情報を求めるに先立ち、ポリゴンレ
ンダリングデータＳ１１が示す（ｚ，Ｒ，Ｇ，Ｂ，ｓ，
ｔ，ｑ）データについて、三角形の辺と水平方向の差分
などを求めるセットアップ演算を行う。このセットアッ
プ演算は、具体的には、開始点の値と終点の値、開始点
と終点との距離を用いて、単位長さ移動した場合におけ
る、求めようとしている値の変分を算出する。ＤＤＡセ
ットアップ回路１４１は、算出した変分データＳ１４１
をトライアングルＤＤＡ回路１４２に出力する。

【００４５】ＤＤＡセットアップ回路１４１の機能につ
いて図６に関連付けてさらに説明する。上述したよう
に、ＤＤＡセットアップ回路１４１の主な処理は、前段
のジオメトリ処理を経て物理座標にまで落ちてきた各頂
点における各種情報（色、テクスチャ座標）の与えられ
た三頂点により構成される三角形内部で変分を求めて、
後段の線形補間処理の基礎デ−タを算出することであ
る。なお、三角形の各頂点データは、たとえばｘ，ｙ座
標が１６ビット、ｚ座標が２４ビット、ＲＧＢカラー値
が各１２ビット（＝８＋４）、ｓ，ｔ，ｑテクスチャ座
標は各３２ビット浮動少数値（ＩＥＥＥフォーマット）
で構成される。

【００４６】三角形の描画は水平ラインの描画に集約さ
れるが、そのために水平ラインの描画開始点における最
初の値を求める必要がある。この水平ラインの描画にお
いては、一つの三角形の中でその描画方向は一定にす
る。たとえば左から右へ描画する場合は、左側の辺にお
けるＹ方向変位に対するＸおよび上記各種の変分を算出
しておいて、それを用いて頂点から次の水平ラインに移
った場合の最も左の点のｘ座標と、上記各種情報の値を
求める（辺上の点はＹ，Ｘ両方向に変化するのでＹ方向
の傾きのみでは計算できない。）。右側の辺に関しては
終点の位置がわかればよいので、Ｙ方向変位に対するｘ
の変分のみを調べておけばよい。水平ラインの描画に関
しては、水平方向の傾きは同一三角形内では均一なの
で、上記各種情報の傾きを算出しておく。与えられた三
角形をＹ方向にソートして最上位の点をＡとする。次に
残りの２頂点のＸ方向の位置を比較して右側の点をＢと
する。こうすることで、処理の場合分け等が２通り程度
にできる。

【００４７】トライアングルＤＤＡ回路１４２ トライアングルＤＤＡ回路１４２は、ＤＤＡセットアッ
プ回路１４１から入力した変分データＳ１４１を用い
て、三角形内部の各ピクセルにおける線形補間された
（ｚ，Ｒ，Ｇ，Ｂ，ｓ，ｔ，ｑ）データを算出する。ト
ライアングルＤＤＡ回路１１は、各ピクセルの（ｘ，
ｙ）データと、当該（ｘ，ｙ）座標における（ｚ，Ｒ，
Ｇ，Ｂ，ｓ，ｔ，ｑ）データとを、ＤＤＡデータ（補間
データ）Ｓ１４２としてテクスチャエンジン回路１４３
に出力する。たとえば、トライアングルＤＤＡ回路１４
２は、並行して処理を行う矩形内に位置する８（＝２×
４）ピクセル（画素）分のＤＤＡデータＳ１４２をテク
スチャエンジン回路１４３に出力する。

【００４８】トライアングルＤＤＡ回路１４２の機能に
ついて図７に関連付けてさらに説明する。上述したよう
に、ＤＤＡセットアップ回路１４１により、三角形の各
辺と水平方向における先出の各種情報の傾き情報が準備
され、この情報を受けたトライアングルＤＤＡ回路１４
２の基本的処理は、三角形の辺上の各種情報の補間処理
による水平ラインの初期値の算出と、水平ライン上での
各種情報の補間処理である。ここで最も注意しなければ
ならないことは、補間結果の算出は、ピクセル中心にお
ける値を算出する必要があるということである。その理
由は、算出する値がピクセル中心からはずれたところを
求めていては、静止画の場合はさほど気にならないが、
動画にした場合には、画像の揺らぎが目立つようになる
からである。

【００４９】最初の水平ライン（当然ピクセル中心を結
んだライン）の一番左側における各種情報は、辺上の傾
きに頂点からその最初の水平ラインまでの距離をかけて
やることで求めることができる。次のラインにおける開
始位置での各種情報は、辺上の傾きを足してゆくことで
算出できる。水平ラインにおける最初のピクセルでの値
は、ラインの開始位置における値に、最初のピクセルま
での距離と水平方向の傾きをかけた値を足すことで算出
できる。水平ラインにおける次のピクセルにおける値
は、最初のピクセルの値に対してつぎつぎに水平方向の
傾きを足し込んでゆけば算出できる。

【００５０】次に、頂点のソートについて図８に関連付
けて説明する。頂点をあらかじめソートしておくこと
で、以降の処理の場合分けを最大限に減らし、かつ、補
間処理においてもできるだけ一つの三角形の内部におい
ては、矛盾が生じにくくすることができる。ソートのや
り方としては、まずすべての与えられた頂点をＹ方向に
ソートして、最上位の点と最下位の点を決めそれぞれＡ
点、Ｃ点とする。残りの点はＢ点とする。このようにす
ることで、Ｙ方向に最も長く伸びた辺が辺ＡＣとなり、
最初に辺ＡＣと辺ＡＢを用いてその二つの辺で挟まれた
領域の補間処理を行い、次に辺ＡＣはそのままで、辺Ａ
Ｂに変えて辺ＢＣと辺ＡＣで挟まれた領域の補間を行う
という処理になる。また、Ｙ方向のピクセル座標格子上
への補正に関しても、辺ＡＣと辺ＢＣについて行ってお
けばよいこともわかる。このようにして、ソート後の処
理に場合分けが不必要になることで、データを単純に流
すだけの処理で可能となりバグも発生しにくくなるし、
構造もシンプルになる。また、一つの三角形の中で補間
処理の方向が辺ＢＣ上を開始点として一定にできるた
め、水平方向の補間(Span)の方向が一定となり、演算誤
差があったとしても辺ＢＣから他の辺に向かって誤差が
蓄積されるかたちとなり、その蓄積の方向が一定となる
ため、隣接する辺同士での誤差は目立たなくなる。

【００５１】次に、水平方向の傾き算出について図９に
関連付けて説明する。三角形内における各種変数（ｘ，
ｚ，Ｒ，Ｇ，Ｂ，ｓ，ｔ，ｑ）の（ｘ，ｙ）に対する傾
き（変数分）は、線形補間であることから一定となる。
したがって、水平方向の傾き、すなわち、各水平ライン
(Span)上での傾きはどのSpanにおいても、一定となるの
で、各Spanの処理に先立ってその傾きを求めておくこと
になる。三角形の与えられた頂点をＹ方向にソートした
結果、辺ＡＣが最も長く伸びた辺と再定義されているの
で、頂点Ｂを水平方向に伸ばしたラインと辺ＡＣの交点
が必ず存在するのでその点をＤとする。後は単純に点Ｂ
と点Ｄの間の変分を求めるようなことを行えば、水平方
向すなわちｘ方向の傾きを求めることができる。

【００５２】具体的には、Ｄ点でのｘおよびｚ座標は次
式のようになる。

【００５３】

【数１】ｘ_d ＝｛（ｙ_d −ｙ_a ）／（ｙ_c −ｙ_a ）｝・
（ｘ_c −ｘ_a ） ｚ_d ＝｛（ｙ_d −ｙ_a ）／（ｙ_c −ｙ_a ）｝・（ｚ_c −
ｚ_a ）

【００５４】これに基づいて、変数ｚのｘ方向の傾きを
求めると、次のようになる。

【００５５】

【数２】 Δｚ／Δｘ＝（ｚ_d −ｚ_b ）／（ｘ_d −ｘ_b ） ＝〔｛（ｙ_d −ｙ_a ）／（ｙ_c −ｙ_a ）｝・（ｚ_c −ｚ_a ）−ｚ_b 〕 ／〔｛（ｙ_d −ｙ_a ）／（ｙ_c −ｙ_a ）｝・（ｘ_c −ｘ_a ）−ｘ_b 〕 ＝｛ｚ_b （ｙ_c −ｙ_a ）−（ｚ_c −ｚ_a ）（ｙ_c −ｙ_a ）｝ ／｛ｘ_b （ｙ_c −ｙ_a ）−（ｚ_c −ｚ_a ）（ｙ_c −ｙ_a ）｝

【００５６】次に、頂点データの補間手順の一例につい
て、図１０および図１１に関連付けて説明する。頂点の
ソート、水平方向の傾き算出、各辺上での傾きの算出処
理を経て、それらの結果を使って補間処理を行う。Ｂ点
の位置によって、Spanでの処理の向きは２通りに別れ
る。これは、一つの三角形の内部での補間における各Sp
an同士での誤差の蓄積方向を、一定にすることで、でき
るだけ不具合が発生しないようにするために、Ｙ方向に
最も長く伸びた辺を常に始点として、処理するようにし
ようとしているからである。Ｂ点がＡ点と同じ高さにあ
った場合には、前半の処理はスキップされることにな
る。よって、場合分けというよりは、スキップが可能な
機構を設けておくだけで処理としてはすっきりしたもの
とできる。複数のSpanを同時処理することで、処理能力
をあげようとした場合には、Ｙ方向における傾きを求め
たくなるが、頂点のソートからやり直す必要があること
になる。しかしながら、補間処理の前処理だけでことが
済むために、全体としての処理系は簡単にできる。

【００５７】具体的には、Ｂ点がＡ点と同じ高さでない
場合には、ＡＣ，ＡＢのＹ方向補正（画素（ピクセル）
格子上の値算出）を行い（ＳＴ１，ＳＴ２）、ＡＣ辺上
の補間およびＡＢ辺上の補間を行う（ＳＴ３）。そし
て、ＡＣ水平方向の補正およびＡＣ辺からＡＢ辺方向の
水平ライン(Span)上を補間する（ＳＴ４）。以上のステ
ップＳＴ３，ＳＴ４の処理をＡＢ辺の端点まで行う（Ｓ
Ｔ５）。ＡＢ辺の端点までステップＳＴ２〜ＳＴ４の処
理が終了した場合、あるいはステップＳＴ１においてＢ
点がＡ点が同じ高さであると判別した場合には、ＢＣの
Ｙ方向補正（画素格子上の値算出）を行い（ＳＴ６）、
ＡＣ辺上の補間およびＢＣ辺上の補間を行う（ＳＴ
７）。そして、ＡＣ水平方向の補正およびＡＣ辺からＢ
Ｃ辺方向の水平ライン(Span)上を補間する（ＳＴ８）。
以上のステップＳＴ７，ＳＴ８の処理をＢＣ辺の端点ま
で行う（ＳＴ９）。

【００５８】テクスチャエンジン回路１４３ テクスチャエンジン回路１４３は、「ｓ／ｑ」および
「ｔ／ｑ」の算出処理、テクスチャ座標データ（ｕ，
ｖ）の算出処理、テクスチャバッファ１４７ａからの
（Ｒ，Ｇ，Ｂ）データの読み出し処理等を順にパイプラ
イン方式で行う。なお、テクスチャエンジン回路１４３
は、たとえば所定の矩形内に位置する８ピクセルについ
ての処理を同時に並行して行う。

【００５９】テクスチャエンジン回路１４３は、ＤＤＡ
データＳ１４２が示す（ｓ，ｔ，ｑ）データについて、
ｓデータをｑデータで除算する演算と、ｔデータをｑデ
ータで除算する演算とを行う。テクスチャエンジン回路
１４３には、たとえば図示しない除算回路が８個設けら
れており、８ピクセルについての除算「ｓ／ｑ」および
「ｔ／ｑ」が同時に行われる。

【００６０】また、テクスチャエンジン回路１４３は、
除算結果である「ｓ／ｑ」および「ｔ／ｑ」に、それぞ
れテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じ
て、テクスチャ座標データ（ｕ，ｖ）を生成する。ま
た、テクスチャエンジン回路１４３は、メモリＩ／Ｆ回
路１４４を介して、ＳＲＡＭ１４８あるいはＤＲＡＭ１
４７に、生成したテクスチャ座標データ（ｕ，ｖ）を含
む読み出し要求を出力し、メモリＩ／Ｆ回路１４４を介
して、ＳＲＡＭ１４８あるいはテクスチャバッファ１４
７ａに記憶されているテクスチャデータを読み出すこと
で、（ｓ，ｔ）データに対応したテクスチャアドレスに
記憶された（Ｒ，Ｇ，Ｂ）データＳ１４８を得る。ここ
で、ＳＲＡＭ１４８には、テクスチャバッファ１４７ａ
に格納されているテクスチャデータが記憶される。テク
スチャエンジン回路１４３は、読み出した（Ｒ，Ｇ，
Ｂ）データＳ１４８の（Ｒ，Ｇ，Ｂ）データと、前段の
トライアングルＤＤＡ回路１４２からのＤＤＡデータＳ
１４２に含まれる（Ｒ，Ｇ，Ｂ）データとを、それぞれ
かけあわせるなどして、ピクセルデータＳ１４３を生成
する。テクスチャエンジン回路１４３は、このピクセル
データＳ１４３をメモリＩ／Ｆ回路１４４に出力する。

【００６１】なお、テクスチャバッファ１４７ａには、
ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複数の縮
小率に対応したテクスチャデータが記憶されている。こ
こで、何れの縮小率のテクスチャデータを用いるかは、
所定のアルゴリズムを用いて、前記三角形単位で決定さ
れる。

【００６２】テクスチャエンジン回路１４３は、フルカ
ラー方式の場合には、テクスチャバッファ１４７ａから
読み出した（Ｒ，Ｇ，Ｂ）データを直接用いる。一方、
テクスチャエンジン回路１４３は、インデックスカラー
方式の場合には、あらかじめ作成したカラールックアッ
プテーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッファ
１４７ｄから読み出して、内蔵するＳＲＡＭに転送およ
び記憶し、このカラールックアップテーブルを用いて、
テクスチャバッファ１４７ａから読み出したカラーイン
デックスに対応する（Ｒ，Ｇ，Ｂ）データを得る。

【００６３】ＣＲＴコントロール回路１４５ ＣＲＴコントロール回路１４５は、与えられた水平およ
び垂直同期信号に同期して、図示しないＣＲＴに表示す
るアドレスを発生し、ディスプレイバッファ１４７ｂか
ら表示データを読み出す要求をメモリＩ／Ｆ回路１４４
に出力する。この要求に応じて、メモリＩ／Ｆ回路１４
４は、ディスプレイバッファ１４７ｂから一定の固まり
で表示データを読み出す。ＣＲＴコントローラ回路１４
５は、ディスプレイバッファ１４７ｂから読み出した表
示データを記憶するＦＩＦＯ(First In First Out)回路
を内蔵し、一定の時間間隔で、ＲＡＭＤＡＣ回路１４６
に、ＲＧＢのインデックス値を出力する。

【００６４】ＲＡＭＤＡＣ回路１４６ ＲＡＭＤＡＣ回路１４６は、各インデックス値に対応す
るＲ，Ｇ，Ｂデータを記憶しており、ＣＲＴコントロー
ラ回路１４５から入力したＲＧＢのインデックス値に対
応するデジタル形式のＲ，Ｇ，Ｂデータを、図示しない
Ｄ／Ａコンバータ(Digital/Analog Converter)に転送
し、アナログ形式のＲ，Ｇ，Ｂデータを生成する。ＲＡ
ＭＤＡＣ回路１４６は、この生成されたＲ，Ｇ，Ｂデー
タを図示しないＣＲＴに出力する。

【００６５】次に、図１の３次元コンピュータグラフィ
ックスシステムの全体の動作を説明する。３次元コンピ
ュータグラフィックスシステム１０においては、グラフ
ィックス描画等のデータは、メインプロセッサ１１のメ
インメモリ１２、あるいは外部からのグラフィックスデ
ータを受けるＩ／Ｏインタフェース回路１３からメイン
バス１６を介してレンダリング回路１４に与えられる。
なお、必要に応じて、グラフィックス描画等のデータ
は、メインプロセッサ１１等において、座標変換、クリ
ップ処理、ライティング処理等のジオメトリ処理が行わ
れる。ジオメトリ処理が終わったグラフィックスデータ
は、三角形の各３頂点の頂点座標ｘ，ｙ，ｚ、輝度値
Ｒ，Ｇ，Ｂ、描画しようとしているピクセルと対応する
テクスチャ座標ｓ，ｔ，ｑとからなるポリゴンレンダリ
ングデータＳ１１となる。

【００６６】このポリゴンレンダリングデータＳ１１
は、レンダリング回路１４のＤＤＡセットアップ回路１
４１に入力される。ＤＤＡセットアップ回路１４１にお
いては、ポリゴンレンダリングデータＳ１１に基づい
て、三角形の辺と水平方向の差分などを示す変分データ
Ｓ１４１が生成される。具体的には、開始点の値と終点
の値、並びに、その間の距離を用いて、単位長さ移動し
た場合における、求めようとしている値の変化分である
変分が算出され、変分データＳ１４１としてトライアン
グルＤＤＡ回路１４２に出力される。

【００６７】トライアングルＤＤＡ回路１４２において
は、変分データＳ１４１を用いて、、三角形内部の各ピ
クセルにおける線形補間された（ｚ，Ｒ，Ｇ，Ｂ，ｓ，
ｔ，ｑ）データが算出される。そして、この算出された
（ｚ，Ｒ，Ｇ，Ｂ，ｓ，ｔ，ｑ）データと、三角形の各
頂点の（ｘ，ｙ）データとが、ＤＤＡデータＳ１４２と
して、トライアングルＤＤＡ回路１４２からテクスチャ
エンジン回路１４３に出力される。

【００６８】テクスチャエンジン回路１４３において
は、ＤＤＡデータＳ１４２が示す（ｓ，ｔ，ｑ）データ
について、ｓデータをｑデータで除算する演算と、ｔデ
ータをｑデータで除算する演算とが行われる。そして、
除算結果「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテク
スチャサイズＵＳＩＺＥおよびＶＳＩＺＥが乗算され、
テクスチャ座標データ（ｕ，ｖ）が生成される。

【００６９】次に、テクスチャエンジン回路１４３から
メモリＩ／Ｆ回路１４４を介して、テクスチャエンジン
回路１４３からＳＲＡＭ１４８に、生成されたテクスチ
ャ座標データ（ｕ，ｖ）を含む読み出し要求が出力さ
れ、メモリＩ／Ｆ回路１４４を介して、ＳＲＡＭ１４８
に記憶された（Ｒ，Ｇ，Ｂ）データＳ１４８が読み出さ
れる。次に、テクスチャエンジン回路１４３において、
読み出した（Ｒ，Ｇ，Ｂ）データＳ１４８の（Ｒ，Ｇ，
Ｂ）データと、前段のトライアングルＤＤＡ回路１４２
からのＤＤＡデータＳ１４２に含まれる（Ｒ，Ｇ，Ｂ）
データとが、かけあわされ、ピクセルデータＳ１４３と
して生成される。このピクセルデータＳ１４３は、テク
スチャエンジン回路１４３からメモリＩ／Ｆ回路１４４
に出力される。

【００７０】フルカラーの場合には、テクスチャバッフ
ァ１４７ａからのデータ（Ｒ，Ｇ，Ｂ）を直接用いれば
よいが、インデックスカラーの場合には、あらかじめ作
成しておいたカラーインデックステーブル（Color Inde
x Table ）のデータが、テクスチャＣＬＵＴ（Color Lo
ok Up Table)バッファ１４７ｄより、ＳＲＡＭ等で構成
される一時保管バッファへ転送され、この一時保管バッ
ファのＣＬＵＴを用いてカラーインデックスから実際の
Ｒ，Ｇ，Ｂカラーが得られる。なお、ＣＵＬＴがＳＲＡ
Ｍで構成された場合は、カラーインデックスをＳＲＡＭ
のアドレスに入力すると、その出力には実際のＲ，Ｇ，
Ｂカラーが出てくるといった使い方となる。

【００７１】そして、メモリＩ／Ｆ回路１４４におい
て、テクスチャエンジン回路１４３から入力したピクセ
ルデータＳ１４３に対応するｚデータと、ｚバッファ１
４７ｃに記憶されているｚデータとの比較が行われ、入
力したピクセルデータＳ１２によって描画される画像
が、前回、ディスプレイバッファ２１に書き込まれた画
像より、手前（視点側）に位置するか否かが判断され
る。判断の結果、手前に位置する場合には、画像データ
Ｓ１４３に対応するｚデータでｚバッファ１４７ｃに記
憶されたｚデータが更新される。

【００７２】次に、メモリＩ／Ｆ回路１４４において、
（Ｒ，Ｇ，Ｂ）データがディスプレイバッファ１４７ｂ
に書き込まれる。

【００７３】メモリＩ／Ｆ回路１４４においては、今か
ら描画しようとしているピクセルにおけるテクスチャア
ドレスに対応したテクスチャを格納しているメモリブロ
ックがそのテクスチャアドレスにより算出され、そのメ
モリブロックにのみ読み出し要求が出され、テクスチャ
データが読み出される。この場合、該当するテクスチャ
データを保持していないメモリブロックにおいては、テ
クスチャ読み出しのためのアクセスが行われないため、
描画により多くのアクセス時間を提供することが可能と
なっている。

【００７４】描画においても同様に、今から描画しよう
としているピクセルアドレスに対応するピクセルデータ
を格納しているメモリブロックに対して、該当アドレス
からピクセルデータがモディファイ書き込み(Modify Wr
ite)を行うために読み出され、モディファイ後、同じア
ドレスへ書き戻される。

【００７５】隠れ面処理を行う場合には、やはり同じよ
うに今から描画しようとしているピクセルアドレスに対
応する奥行きデータを格納しているメモリブロックに対
して、該当アドレスから奥行きデータがモディファイ書
き込み(Modify Write)を行うために読み出され、必要な
らばモディファイ後、同じアドレスへ書き戻される。

【００７６】このようなメモリＩ／Ｆ回路１４４に基づ
くＤＲＡＭ１４７および外付けメモリ１５とのデータの
やり取りにおいては、それまでの処理が複数並行処理さ
れる。これにより、描画性能を向上させることができ
る。特に、トライアングルＤＤＡ回路１４２とテクスチ
ャエンジン１４３の部分を並列実行形式で、同じ回路に
設ける（空間並列）か、または、パイプラインを細かく
挿入する（時間並列）ことで、部分的に動作周波数を増
加させるという手段により、複数ピクセルの同時算出が
行われる。

【００７７】メモリＩ／Ｆ回路１４４に基づくＤＲＡＭ
１４７および外付けメモリ１５とのデータのやり取りに
おいては、たとえば、内蔵ＤＲＡＭ１４７に格納されて
いるあるデータが不要になって、メモリＩ／Ｆ回路１４
４に対して置換命令がメインプロセッサ１１から発せら
れると、内蔵ＤＲＡＭ１４７に格納されているデータの
うち不要となったデータが、外付けメモリ１５の所定の
ブロックに格納されている次に必要とするデータと置換
される。そして、内蔵ＤＲＡＭ１４７に新たに格納され
た必要となったデータがメモリＩ／Ｆ回路１４４により
アクセスされる。

【００７８】また、ピクセルデータは、メモリＩ／Ｆ回
路１４４の制御のもと、表示領域において隣接した部分
は、異なるＤＲＡＭモジュールとなるように配置され
る。これにより、三角形のような平面を描画する場合に
は面で同時に処理される。このため、それぞれのＤＲＡ
Ｍモジュールの動作確率は非常に高い。

【００７９】そして、図示しないＣＲＴに画像を表示す
る場合には、ＣＲＴコントロール回路１４５において、
与えられた水平垂直同期周波数に同期して、表示アドレ
スが発生され、メモリＩ／Ｆ回路１４４へ表示データ転
送の要求が出される。メモリＩ／Ｆ回路１４４では、そ
の要求に従い、一定のまとまった固まりで、表示データ
がＣＲＴコントロール回路１４５に転送される。ＣＲＴ
コントロール回路１４５では、図示しないディスプレイ
用ＦＩＦＯ(First In First Out)等にその表示データが
貯えられ、一定の間隔でＲＡＭＤＡＣ１４６へＲＧＢの
インデックス値が転送される。

【００８０】ＲＡＭＤＡＣ１４６においては、ＲＡＭ内
部にＲＧＢのインデックスに対するＲＧＢ値が記憶され
ていて、インデックス値に対するＲＧＢ値が図示しない
Ｄ／Ａコンバータへ転送される。そして、Ｄ／Ａコンバ
ータでアナログ信号に変換されたＲＧＢ信号がＣＲＴへ
転送される。

【００８１】以上説明したように、本実施形態によれ
ば、同一半導体チップに画像データを記憶するＤＲＡＭ
とロジック回路とを混載し、かつ、外付けメモリ１５を
増設し、外付けメモリ１５の容量は内蔵メモリ１４７の
容量より大きく設定し、外付けメモリ１５のメモリエリ
アを複数のブロックに分割してブロック毎に所定のデー
タを格納させ、内蔵メモリ１４７のメモリエリアは、外
付けメモリの分割ブロックと同じ容量のブロックに分割
し、メモリＩ／Ｆ回路１４４は、内蔵メモリに格納され
ているあるデータが不要になって、置換命令が発せられ
ると、内蔵メモリに格納されているデータのうち不要と
なったデータを外付けメモリの所定のブロックに格納さ
れている次に必要とするデータと置換させ、内蔵メモリ
１４７に新たに格納された必要となったデータをメモリ
Ｉ／Ｆ回路１４４によりアクセスするようにしたので、
容量を大幅に増大させることができることはもとより、
内蔵メモリの処理速度、反応速度の速い利点を十分に発
揮することができる。すなわち、内蔵メモリ１４７と外
付けメモリ１５の長所を併せ持つことから、システムを
効率良く運用することができ、システムに見合う最適な
容量の外付けメモリを用いることにより、低コストで処
理能力の高い３次元グラフィックスシステムを構築する
ことができる。

【００８２】さらに、半導体チップ内部に内蔵されたＤ
ＲＡＭ１４７に、表示デ−タと少なくとも一つの図形要
素が必要とするテクスチャデ−タを記憶させた構成を有
することから、表示領域以外の部分にテクスチャデ−タ
を格納できることになり、内蔵ＤＲＡＭの有効利用が可
能となり、高速処理動作、並びに低消費電力化を並立さ
せるようにした画像処理装置が実現可能となる。そし
て、単一メモリシステムを実現でき、すべてが内蔵され
たメモリの中だけで処理ができる。その結果、ア−キテ
クチャとしても大きなパラダイムシフトとなる。また、
メモリの有効利用ができることで、内部に持っているＤ
ＲＡＭのみでの処理が可能となり、内部にあるがゆえの
メモリと描画システムの間の大きなバンド幅が、十分に
活用可能となる。また、ＤＲＡＭにおいても特殊な処理
を組み込むことが可能となる。

【００８３】さらに、表示アドレス空間において、隣接
するアドレスにおける表示要素が、それぞれ異なるＤＲ
ＡＭのブロックになるように配置するので、さらにビッ
ト線の有効利用が可能となり、グラフィックス描画にお
けるような、比較的固まった表示領域へのアクセスが多
い場合には、それぞれのモジュ−ルが同時に処理できる
確率が増加し、描画性能の向上が可能となる。

【００８４】また、より多くのテクスチャデ−タを格納
するために、インデックスカラ−におけるインデックス
と、そのためのカラ−ルックアップテ−ブル値を内蔵Ｄ
ＲＡＭ１４７内部に格納するので、テクスチャデ−タの
圧縮が可能となり、内蔵ＤＲＡＭの効率良い利用が可能
となる。

【００８５】また、描画しようとしている物体の奥行き
情報を、内蔵のＤＲＡＭに格納するので、描画と同時並
行的に隠れ面処理を行うことが可能となる。描画を行っ
て、通常はそれを表示しようとするわけだが、ユニファ
イドメモリとして、テクスチャデ−タと表示デ−タを同
一のメモリシステムに同居させることができることか
ら、直接表示に使わずに、描画デ−タをテクスチャデ−
タとして使ってしまうということも可能となる。このよ
うなことは、必要なときに必要なテクスチャデ−タを、
描画によって作成する場合に有効となり、これもテクス
チャデ−タを膨らませないための効果的な機能となる。

【００８６】また、チップ内部にＤＲＡＭを内蔵するこ
とで、その高速なインタ−フェ−ス部分がチップの内部
だけで完結することになるため、大きな付加容量のＩ／
Ｏバッファであるとか、チップ間配線容量をドライブす
る必要がなくなり、消費電力は内蔵しない場合に比較し
て小さくなる。よって、さまざまな技術を使って、一つ
のチップの中だけですべてができるような仕組みは、今
後の携帯情報端末等の身近なデジタル機器のためには、
必要不可欠な技術要素となっている。

【００８７】なお、本発明は上述した実施形態には限定
されない。また、上述した図１に示す３次元コンピュー
タグラフィックスシステム１０では、ＳＲＡＭ１４８を
用いる構成を例示したが、ＳＲＡＭ１４８を設けない構
成にしてもよい。

【００８８】さらに、図１に示す３次元コンピュータグ
ラフィックスシステム１０では、ポリゴンレンダリング
データを生成するジオメトリ処理を、メインプロセッサ
１１で行う場合を例示したが、レンダリング回路１４で
行う構成にしてもよい。

【００８９】

【発明の効果】以上説明したように、本発明によれば、
性能の低下、コスト増を招くことなく、容量の増大を図
れ、ひいては処理能力の向上を図れる利点がある。

【図面の簡単な説明】

【図１】本発明に係る３次元コンピュータグラフィック
スシステムの構成を示すブロック図である。

【図２】本発明に係るデータ格納方法を説明するための
図である。

【図３】外付けメモリと内蔵メモリの第１の使用方法を
説明するための図である。

【図４】外付けメモリと内蔵メモリの第２の使用方法を
説明するための図である。

【図５】外付けメモリと内蔵メモリの第２の使用方法を
説明するための図である。

【図６】本発明に係るＤＤＡセットアップ回路の機能を
説明するための図である。

【図７】本発明に係るトライアングルＤＤＡ回路の機能
を説明するための図である。

【図８】本発明に係るトライアングルＤＤＡ回路の頂点
のソート処理を説明するための図である。

【図９】本発明に係るトライアングルＤＤＡ回路の水平
方向の傾き算出処理を説明するための図である。

【図１０】本発明に係るトライアングルＤＤＡ回路の頂
点データの補間手順を説明するための図である。

【図１１】本発明に係るトライアングルＤＤＡ回路の頂
点データの補間手順を説明するためのフローチャートで
ある。

【図１２】３次元コンピュータグラフィックスシステム
の基本的な概念を示すシステム構成図である。

【符号の説明】

１０…３次元コンピュータグラフィックスシステム、１
１…メインプロセッサ、１２…メインメモリ、１３…Ｉ
／Ｏインタフェース回路、１４…レンダリング回路、１
４１…ＤＤＡセットアップ回路、１４２…トライアング
ルＤＤＡ回路、１４３…テクスチャエンジン回路、１４
４…メモリＩ／Ｆ回路、１４４ａ…リフレッシュ用モー
ドレジスタ、１４５…ＣＲＴコントローラ回路、１４６
…ＲＡＭＤＡＣ回路、１４７…ＤＲＡＭ、１４７１〜１
４７８…ＤＲＡＭモジュール、１４７ａ…テクスチャバ
ッファ、１４７ｂ…ディスプレイバッファ、１４７ｃ…
ｚバッファ、１４７ｄ…テクスチャＣＬＵＴバッファ、
１４８…ＳＲＡＭ、２００…ロジック部、１４４１〜１
４４４…メモリコントローラ、１４４５…ディストリビ
ュータ、１４７１〜１４７４…ＤＲＡＭモジュール、１
５…外付けメモリ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 少なくとも画像データを記憶する内蔵メ
   モリと、 画像に関するデータを記憶する外付けメモリと、 上記内蔵メモリと一つの半導体チップ内に混載され、上
   記内蔵メモリおよび／または外付けメモリの記憶データ
   に記憶データに基づいて、画像データに所定の処理を行
   うロジック回路と、 上記内蔵メモリ、外付けメモリと上記ロジック回路間の
   データのアクセス制御を行うメモリインタフェース回路
   とを有する画像処理装置。
2. 【請求項２】 上記内蔵メモリには、アクセス頻度の高
   いデータが格納され、 上記メモリインタフェース回路は、上記外付けメモリの
   記憶データに優先して上記内蔵メモリの記憶データをア
   クセスして、上記ロジック回路に供給する請求項１記載
   の画像処理装置。
3. 【請求項３】 上記外付けメモリの容量は内蔵メモリの
   容量より大きく、 上記外付けメモリのメモリエリアが複数のブロックに分
   割されて、ブロック毎に所定のデータが格納され、 上記内蔵メモリのメモリエリアは、上記外付けメモリの
   分割ブロックと同じ容量のブロックに分割され、 上記メモリインタフェース回路は、内蔵メモリに各分割
   ブロックに格納されているデータをアクセスして上記ロ
   ジック回路に供給し、さらに、置換命令を受けて、内蔵
   メモリに格納されているデータのうち不要となったデー
   タを、上記外付けメモリの所定のブロックに格納されて
   いる次に必要とするデータと置換する請求項１記載の画
   像処理装置。
4. 【請求項４】 単位図形の頂点について、３次元座標
   （ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）デー
   タ、テクスチャの同次座標（ｓ，ｔ）および同次項ｑを
   含むポリゴンレンダリングデータを受けてレンダリング
   処理を行う画像処理装置であって、 表示デ−タと少なくとも一つの図形要素が必要とするテ
   クスチャデ−タを記憶する内蔵メモリと、 前記単位図形の頂点のポリゴンレンダリングデータを補
   間して、前記単位図形内に位置する画素の補間データを
   生成する補間データ生成回路と、前記補間データに含ま
   れるテクスチャの同次座標（ｓ，ｔ）を同次項ｑで除算
   して「ｓ／ｑ」および「ｔ／ｑ」を生成し、前記「ｓ／
   ｑ」および「ｔ／ｑ」に応じたテクスチャアドレスを用
   いて、前記記憶回路からテクスチャデータを読み出し、
   表示データの図形要素の表面へのテクスチャデータの張
   り付け処理を行うテクスチャ処理回路とを少なくとも備
   え、上記内蔵メモリと一つの半導体チップ内に混載され
   たロジック回路と、 少なくともテクスチャ処理に関するデータを記憶する外
   付けメモリと、上記内蔵メモリ、外付けメモリと上記ロ
   ジック回路間のデータのアクセス制御を行うメモリイン
   タフェース回路とを有する画像処理装置。
5. 【請求項５】 上記内蔵メモリには、アクセス頻度の高
   いデータが格納され、 上記メモリインタフェース回路は、上記外付けメモリの
   記憶データに優先して上記内蔵メモリの記憶データをア
   クセスして、上記ロジック回路に供給する請求項４記載
   の画像処理装置。
6. 【請求項６】 上記外付けメモリの容量は内蔵メモリの
   容量より大きく、 上記外付けメモリのメモリエリアが複数のブロックに分
   割されて、ブロック毎に所定のデータが格納され、 上記内蔵メモリのメモリエリアは、上記外付けメモリの
   分割ブロックと同じ容量のブロックに分割され、 上記メモリインタフェース回路は、内蔵メモリに各分割
   ブロックに格納されているデータをアクセスして上記ロ
   ジック回路に供給し、さらに、置換命令を受けて、内蔵
   メモリに格納されているデータのうち不要となったデー
   タを、上記外付けメモリの所定のブロックに格納されて
   いる次に必要とするデータと置換する請求項４記載の画
   像処理装置。