JPH07249116A - 画像処理回路、それを備えた半導体集積回路装置、その半導体集積回路装置を用いた画像記憶処理システムおよびその半導体集積回路装置のためのテスト方法 - Google Patents

画像処理回路、それを備えた半導体集積回路装置、その半導体集積回路装置を用いた画像記憶処理システムおよびその半導体集積回路装置のためのテスト方法

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JPH07249116A
JPH07249116A JP6171047A JP17104794A JPH07249116A JP H07249116 A JPH07249116 A JP H07249116A JP 6171047 A JP6171047 A JP 6171047A JP 17104794 A JP17104794 A JP 17104794A JP H07249116 A JPH07249116 A JP H07249116A
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喜嗣 井上
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尚 中村
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Abstract

(57)【要約】 【目的】 種々のグラフィックス処理を高速に行なうこ
とができるようにする。 【構成】 ＤＲＡＭ１１、キャッシュメモリ１２、画素
処理ユニット１３、比較ユニット１４およびシリアルア
クセスメモリ１５をすべて１枚の半導体基板上に形成し
てワンチップ化する。ＤＲＡＭ１１からキャッシュメモ
リ１２への２５６ビットのデータを一度に転送する。画
素処理ユニット１３においては、α−ブレンド処理、ラ
スタオペレーションなどを行ない、比較ユニット１４に
おいてはＺコンペア処理などを行なう。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、画像処理回路、それ
を備えた半導体集積回路装置、その半導体集積回路装置
を用いた画像記憶処理システムおよびその半導体集積回
路装置のためのテスト方法に関し、特にワークステーシ
ョン、パーソナルコンピュータ等において使用される画
像処理機能付きのフレームバッファメモリに関する。
【０００２】
【従来の技術】図４０は、従来の３次元／２次元グラフ
ィックス処理システムの全体構成を示すブロック図であ
る。
【０００３】図４０を参照して、このグラフィックス処
理システムは、画素処理ユニット１と、画素キャッシュ
メモリ２と、１６個のフレームバッファメモリとを備え
る。
【０００４】画素処理ユニット１は、画素キャッシュメ
モリ２から与えられた１画素のデータと、ワークステー
ションなどから座標計算などのジオメトリ処理を経て与
えられた１画素のデータとに基づいて所定の演算処理を
行なうもので、たとえば高速動作可能なＬＳＩなどが用
いられる。
【０００５】画素キャッシュメモリ２は、画素処理ユニ
ット１またはフレームバッファメモリ３から与えられる
画素データをストアするためのもので、たとえば記憶容
量は大きくないが、高速アクセス可能なＳＲＡＭ（スタ
ティックランダムアクセスメモリ）が用いられる。
【０００６】１６個のフレームバッファメモリ３は、Ｃ
ＲＴ上に表示される少なくとも１画面分の画素データを
ストアするためのものである。一般にワークステーショ
ン等に用いられるＣＲＴは多数の画素を有するため、こ
のフレームバッファメモリ３としては、１ビットあたり
のコストが安く、かつ記憶容量の大きいＤＲＡＭ（ダイ
ナミックランダムアクセスメモリ）が主に用いられてい
る。
【０００７】図４１は、このフレームバッファメモリ３
として用いられたＤＲＡＭの全体構成を示すブロック図
である。
【０００８】図４１を参照して、このＤＲＡＭ３は、４
つのメモリセルアレイ４と、行デコーダ５と、４つのセ
ンスアンプ６と、列デコーダ７と、制御器８とを備え
る。
【０００９】各メモリセルアレイ４は、５１２行および
５１２列からなるマトリクス状に配置された（５１２×
５１２）個のメモリセルを有する。各メモリセルは１ビ
ットのデータをストアするため、１つのメモリセルアレ
イ４は２５６Ｋビットの記憶容量を有する。
【００１０】行デコーダ５は、制御器８から与えられた
９ビットの内部行アドレスに応答して各メモリセルアレ
イ４の１行を選択する。各センスアンプ６は、行デコー
ダ５によって選択された１行のメモリセルから読出され
たデータを増幅する。列デコーダ７は制御器８から与え
られた内部列アドレスに応答して、読出時には４つのセ
ンスアンプ６によって増幅された（４×５１２）ビット
のデータのうち４ビットを選択して出力データＤｏｕｔ
として外部に出力するとともに、書込時には外部から入
力された４ビットの入力データＤｉｎをセンスアンプ６
を介してメモリセルアレイ４に書込む。なお、この列デ
コーダ７において、読出動作と書込動作とは外部から与
えられる読出／書込信号Ｒ／Ｗに応答して切換えられ
る。
【００１１】制御器８は、外部から与えられた９ビット
の外部アドレス、行アドレスストローブ信号／ＲＡＳお
よび列アドレスストローブ信号／ＣＡＳに応答して、９
ビットの内部行アドレスおよび９ビットの内部列アドレ
スを生成する。
【００１２】次に、このグラフィックス処理システムの
動作について説明する。まずフレームバッファメモリ３
には、現在ＣＲＴ上に表示されている画面の画素データ
がストアされている。各フレームバッファメモリ３から
画素キャッシュメモリ２へは１画素ずつデータが転送さ
れる。したがって、１６個のフレームバッファメモリ３
から画素キャッシュメモリ２へは１６画素のデータが一
度に転送される。
【００１３】画素処理ユニット１においては、画素キャ
ッシュメモリ２から与えられた１画素のデータと、ワー
クステーションなどから与えられた１画素のデータとが
演算処理される。演算処理されたデータは再び画素キャ
ッシュメモリ２に書き戻される。
【００１４】ここで、画素キャッシュメモリ２から与え
られるデータは、現在ＣＲＴ上に表示されているもの
で、ワークステーションなどから与えられるデータは、
次にＣＲＴ上に表示されるべきものである。したがっ
て、画素キャッシュメモリ２に書き戻されたデータは、
古いデータと新しいデータとに基づいて生成されたもの
で、次にＣＲＴ上に表示されることになる。
【００１５】すなわち、画素キャッシュメモリ２に書き
戻されたデータは１６画素ずつ一度にフレームバッファ
メモリ３に書き戻される。
【００１６】フレームバッファメモリ３から読出された
データはアナログ信号に変換され、ＣＲＴに供給され
る。ＣＲＴ上には、このアナログ信号に基づいた画面が
表示される。
【００１７】ここで、フレームバッファメモリ３として
１６チップのＤＲＡＭが用いられる理由を詳しく説明す
る。
【００１８】近年ワークステーションなどにおいては、
たとえば（１２８０×１０２４）画素を有する高解像度
のＣＲＴが多用されている。そのため、フレームバッフ
ァ３には、１ビット当たりのコストが安く、かつ記憶容
量の大きいＤＲＡＭが用いられている。また、このよう
なＣＲＴにおいては、１秒間に６０枚もの画面が表示さ
れるため、１２．７ｎｓｅｃ｛＝１／（１２８０×１０
２４×６０）｝でＤＲＡＭをアクセスする必要がある。
【００１９】しかしながら、市販されているＤＲＡＭの
アクセス時間は２００ｎｓｅｃ程度に止まるため、複数
のＤＲＡＭを並列にアクセスして一度に複数のデータを
読出し、その読出されたデータをマルチプレクスして１
データずつ処理するインタリーズ方式が採用されている
のである。これが、フレームバッファメモリ３に複数の
ＤＲＡＭが用いられている理由である。
【００２０】
【発明が解決しようとする課題】上記のようなグラフィ
ックス処理用システムにおいては、多数のフレームバッ
ファメモリ３が使用されるため、ボード上の配線が多く
なるとともに、ボードのサイズが大きくなるという問題
があった。また、この問題はグラフィックス処理システ
ムの価格が高くなる原因にもなっていた。
【００２１】ところで、図４１に示したＤＲＡＭにおい
ては、行デコーダ５によって各メモリセルアレイ４の１
行が選択されると、一度に４×５１２ビットのデータが
読出され、または書込まれる。しかしながら、ＤＲＡＭ
においては、汎用性を高めるために多くの入出力ピンが
設けられていない。そのため、列デコーダ７によって４
×５１２ビットのデータの中から４ビットのデータが選
択されている。
【００２２】したがって、もしもＤＲＡＭに多数の入出
力ピンを設け、４×５１２ビットのデータを一度に読出
すようにすれば、図４０に示すようにＤＲＡＭを並列に
設ける必要はない。
【００２３】しかしながら、そのような場合には、ボー
ド上に多数の長い配線を設ける必要がある。ＤＲＡＭの
入出力バッファはそれら配線の寄生容量を充放電するた
め、消費電力が大きくなるという問題が生じ得る。ま
た、多数の入出力バッファを設ける必要があるため、Ｄ
ＲＡＭのサイズも大きくなるという問題も生じ得る。こ
のような問題があるため、現在まで多数の入出力ピンを
備えたＤＲＡＭは製造されていない。
【００２４】一方、画素処理ユニット１としては、たと
えばＴＭＳ３２０２０（テキサスインスツルメンツ社
製）と呼ばれる汎用ＤＳＰ（Digital Signal Processe
r）が使用されている。このような汎用ＤＳＰは多数の
機能を有するが、グラフィックス処理で多用されるラス
タオペレーションのような画素データ間の論理演算を効
率よく実行することはできない。グラフィックス処理に
おいては、画素を構成するＲ（赤信号），Ｇ（緑信
号），Ｂ（青信号）（一般に各信号は８ビットのデータ
である。）を処理する必要があるが、上記ＴＭＳ３２０
２０はＲ，Ｇ，Ｂからなる３つのデータ（一般に２４ビ
ット）を一度に処理することができないため、３つのＴ
ＭＳ３２０３０を並列に実装することによって処理時間
を短縮するようにしている。
【００２５】しかしながら、ボード上の配線を介したチ
ップ間のデータ転送は、それらの配線が大きな寄生容量
を有するため、ＬＳＩの内部配線を介したデータ転送に
比べて、多くの時間を必要とする。このことは、システ
ム全体のデータ処理スループットを向上させる障害とな
っている。
【００２６】一般に、１つの画素を処理するために必要
な時間ｔは次の数１で表される。
【００２７】
【数１】
【００２８】ここで、ｔprocは画素処理ユニット１とし
て用いられるＬＳＩにおけるデータ処理時間であり、ｔ
ac1 はフレームバッファメモリ３からデータを読出すた
めのアクセス時間であり、ｔac2 はフレームバッファメ
モリ３へデータを書込むためのアクセス時間であり、さ
らにｔtrauはボード上の配線を介してデータが転送され
る場合の遅延時間である。
【００２９】近年の半導体集積回路技術の向上に伴っ
て、ｔprocは小さくなる傾向にある。また、ｔac1 、ｔ
ac2 およびｔrau も小さくなる傾向にあるが、その割合
はｔpr ocに比べてわずかである。
【００３０】したがって、画素処理ユニットとして用い
られるＬＳＩの動作をいくら高速化しても、ボード上の
データ転送が高速化されない限り、処理時間ｔは短縮さ
れない。すなわち、ボード上のデータ転送が処理速度を
律速しているのである。
【００３１】また、このような従来のグラフィックス処
理システムは正常に動作するか否か容易にテストするこ
とができるように設計されていないため、このシステム
をテストするためには多大な時間を必要とするという問
題があった。
【００３２】この発明は上記のような問題点を解消する
ためになされたもので、その目的はグラフィックス処理
をより高速に行なうことができる回路およびそれを備え
た半導体集積回路装置を提供することである。
【００３３】この発明の他の目的は、小さいサイズのグ
ラフィックス処理回路およびそれを備えた半導体集積回
路装置を提供することである。
【００３４】この発明のさらに他の目的は、消費電力の
小さいグラフィックス処理回路およびそれを備えた半導
体集積回路装置を提供することである。
【００３５】この発明のさらに他の目的は、α−ブレン
ド処理を行なうことができるグラフィックス処理回路お
よびそれを備えた半導体集積回路装置を提供することで
ある。
【００３６】この発明のさらに他の目的は、新しい画面
のデータを古い画面のデータに全くブレンド処理したく
ない場合に、その古い画面のデータをそのまま維持する
ことができるグラフィックス処理回路およびそれを備え
た半導体集積回路装置を提供することである。
【００３７】この発明のさらに他の目的は、ラスタオペ
レーションを行なうことができるグラフィックス処理回
路およびそれを備えた半導体集積回路装置を提供するこ
とである。
【００３８】この発明のさらに他の目的は、Ｚコンペア
処理を行なうことができるグラフィックス処理回路およ
びそれを備えた半導体集積回路装置を提供することであ
る。
【００３９】この発明のさらに他の目的は、多種類のグ
ラフィックス処理をフレキシブルに行なうことができる
グラフィックス処理回路およびそれを備えた半導体集積
回路装置を提供することである。
【００４０】この発明のさらに他の目的は、部品点数が
少なく、簡単な構成のグラフィックス処理回路およびそ
れを備えた半導体集積回路装置を提供することである。
【００４１】この発明のさらに他の目的は、グラフィッ
クス処理回路が有する機能を容易に変更したり、あるい
は拡張したりできるようにしてその設計時間を短縮する
ことである。
【００４２】この発明のさらに他の目的は、容易かつ的
確にテストを行なうことができるグラフィックス処理回
路およびそれを備えた半導体集積回路装置を提供するこ
とである。
【００４３】
【課題を解決するための手段】この発明に係る請求項１
に記載の画像処理回路は、現在表示されている画面の現
データＤｏｌｄと次に表示されるべき画面の次データＤ
ｎｅｗとの混合率データαを入力するための第１の入力
ノードと、前記現データＤｏｌｄを入力するための第２
の入力ノードと、（１−α）×Ｄｎｅｗで表される算術
データを入力するための第３の入力ノードと、前記第１
の入力ノードからの前記混合率データと前記第２の入力
ノードからの前記現データとを乗算する乗算手段と、前
記乗算手段からの結果データと前記第３の入力ノードか
らの前記算術データとを加算する加算手段とを備える。
【００４４】この発明に係る請求項２に記載の画像処理
回路は、現在表示されている画面の現データと次に表示
されるべき画面の次データとの混合率データを入力する
ための第１の入力ノードと、前記現データを入力するた
めの第２の入力ノードと、前記次データを入力するため
の第３の入力ノードと、前記第２の入力ノードからの前
記現データから前記第３の入力ノードからの前記次デー
タを減算する演算手段と、前記第１の入力ノードからの
前記混合率データと前記演算手段からの結果データとを
乗算する乗算手段と、前記第３の入力ノードからの前記
次データと前記乗算手段からの結果データとを加算する
加算手段とを備える。
【００４５】この発明に係る請求項３に記載のグラフィ
ックス処理回路は、現在表示されている画面の現データ
Ｄｏｌｄと次に表示されるべき画面の次データＤｎｅｗ
との混合率データαを入力するための第１の入力ノード
と、前記現データＤｏｌｄを入力するための第２の入力
ノードと、（１−α）×Ｄｎｅｗで表される算術データ
を入力するための第３の入力ノードと、前記混合率デー
タが１であるか否かを示す維持信号を入力するための第
４の入力ノードと、前記第１の入力ノードからの前記混
合率データと前記第２の入力ノードからの前記現データ
とを乗算する乗算手段と、前記第４の入力ノードからの
前記維持信号が前記混合率データは１であると示すとき
は前記第２の入力ノードからの前記現データを選択し、
前記第４の入力ノードからの前記維持信号が前記混合率
データは１でないと示すときは前記乗算手段からの結果
データを選択する第１の選択手段と、前記第１の選択手
段によって選択されたデータと前記第３の入力ノードか
らの前記算術データとを加算する加算手段とを備える。
【００４６】この発明に係る請求項４に記載の画像処理
回路は、現在表示されている画面の現データと次に表示
されるべき画面の次データとの混合率データを入力する
ための第１の入力ノードと、前記現データを入力するた
めの第２の入力ノードと、前記次データを入力するため
の第３の入力ノードと、前記混合率データが１であるか
否かを示す維持信号を入力するための第４の入力ノード
と、前記第２の入力ノードからの前記現データから前記
第３の入力ノードからの前記次データを減算する演算手
段と、前記第１の入力ノードからの前記混合率データと
前記演算手段からの結果データとを乗算する乗算手段
と、前記第４の入力ノードからの前記維持信号が前記混
合率データは１であると示すときは前記演算手段からの
結果データを選択し、前記第４の入力ノードからの前記
維持信号が前記混合率データは１でないと示すときは前
記乗算手段からの結果データを選択する第１の選択手段
と、前記第１の選択手段によって選択された結果データ
と前記第３の入力ノードからの前記次データとを加算す
る加算手段とを備える。
【００４７】この発明に係る請求項５に記載の画像処理
回路は、請求項１ないし請求項４のいずれかに記載のも
のに加えてさらに、前記加算手段からの結果データがゼ
ロよりも小さいときは前記加算手段からの結果データを
ゼロに設定し、前記加算手段がオーバフローを起こした
ときは前記加算手段からの結果データをその最大値に設
定するクランプ手段を備える。
【００４８】この発明に係る請求項６に記載の画像処理
回路は、請求項１または請求項５に記載のグラフィック
ス処理回路における第３の入力ノードがさらに、次デー
タを入力するためのものであり、また、請求項１または
請求項５に記載のものに加えてさらに、前記第２の入力
ノードからの前記現データと前記第３の入力ノードから
の前記次データとに基づいてラスタオペレーションを行
なうラスタオペレーション手段と、前記第３の入力ノー
ドに前記算術データが入力されるときは前記加算手段か
らの前記結果データを選択して出力し、前記第３の入力
ノードに前記次データが入力されるときは前記ラスタオ
ペレーション手段からの結果データを選択して出力する
選択手段とを備える。
【００４９】この発明に係る請求項７に記載の画像処理
回路は、請求項２または請求項５に記載の画像処理回路
における演算手段が第２の入力ノードからの現データと
第３の入力ノードからの次データとに基づいてラスタオ
ペレーションを行なう手段を含み、また、請求項２また
は請求項５に記載のものに加えてさらに、前記演算手段
が減算するときは前記加算手段からの前記結果データを
選択して出力し、前記演算手段が前記ラスタオペレーシ
ョンを行なうときは前記演算手段からの結果データを選
択して出力する選択手段を備える。
【００５０】この発明に係る請求項８に記載の演算処理
回路は、請求項３または請求項５に記載の演算処理回路
における第３の入力ノードがさらに、次データを入力す
るためのものであり、また、請求項３または請求項５に
記載のものに加えてさらに、前記第３の入力ノードはさ
らに、前記次データを入力するためのものであり、前記
第２の入力ノードからの前記現データと前記第３の入力
ノードからの前記次データとに基づいてラスタオペレー
ションを行なうラスタオペレーション手段と、前記第３
の入力ノードに前記算術データが入力されるときは前記
加算手段からの前記結果データを選択して出力し、前記
第３の入力ノードに前記次データが入力されるときは前
記ラスタオペレーション手段からの結果データを選択し
て出力する第２の選択手段とを備える。
【００５１】この発明に係る請求項９に記載の演算処理
回路は、請求項４または請求項５に記載の演算処理回路
における演算処理手段が第２の入力ノードからの現デー
タと第３の入力ノードからの次データとに基づいてラス
タオペレーションを行なう手段を含み、また、請求項４
または請求項５に記載のものに加えてさらに、前記演算
手段が減算するときは前記加算手段からの前記結果デー
タを選択して出力し、前記演算手段が前記ラスタオペレ
ーションを行なうときは前記演算手段からの結果データ
を選択して出力する第２の選択手段を備える。
【００５２】この発明に係る請求項１０に記載の画像処
理回路は、現在表示されている画面の現データを次に表
示されるべき画面の次データと比較し、前記現データが
前記次データに一致するか否かを判別する一致比較手段
と、前記現データを前記次データと比較し、前記現デー
タおよび前記次データの大小関係を判別する大小比較手
段と、前記一致比較手段および前記大小比較手段の結果
に応じて１つの制御信号を生成する手段とを備える。
【００５３】この発明に係る請求項１１に記載の画像処
理回路は、現在表示されている画面の現データを次に表
示されるべき画面の次データと比較し、前記現データが
前記次データに一致するか否かを判別する一致比較手段
と、前記一致比較手段において前記現データのうち所定
ビットだけが前記次データのうち対応するビットに一致
するか否かが判別されるように制御する一致制御手段
と、前記現データを前記次データと比較し、前記現デー
タおよび前記次データの大小関係を判別する大小比較手
段と、前記大小比較手段において前記現データのうち前
記所定ビット以外のビットだけと前記次データのうち対
応するビットとの大小関係が判別されるように制御する
大小制御手段と、前記一致比較手段および前記大小比較
手段の結果に応じて１つの制御信号を生成する手段とを
備える。
【００５４】この発明に係る請求項１２に記載の半導体
集積回路装置は、半導体基板と、前記半導体基板上に形
成されかつ複数のデータを記憶する第１の記憶手段と、
前記半導体基板上に形成されかつ複数のデータを記憶す
る第２の記憶手段と、前記半導体基板上に形成されかつ
前記第１および第２の記憶手段の間でデータを相互に転
送する第１の転送手段と、前記半導体基板上に形成され
かつ前記第２の記憶手段から転送された第１のデータと
外部から転送された第２のデータとを演算する画像演算
手段と、前記半導体基板上に形成されかつ前記第２の記
憶手段から前記画像演算手段へ前記第１のデータを転送
する第２の転送手段と、前記半導体基板上に形成されか
つ外部から前記演算手段へ前記第２のデータを転送する
第３の転送手段と、前記半導体基板上に形成されかつ前
記演算手段からの結果データを前記第２の記憶手段へ転
送する第４の転送手段とを備える。
【００５５】この発明に係る請求項１３に記載の画像処
理回路は、上記請求項１２に記載の半導体集積回路装置
に加えてさらに、前記半導体基板上に形成され前記第１
の記憶手段からデータを読出しかつその読出されたデー
タをシリアルに外部へ出力するシリアルアクセスメモリ
手段を含む。前記第２の記憶手段は、所定の制御信号に
応答して前記第４の転送手段によって転送された前記結
果データの書込みが可能になる。
【００５６】この発明に係る請求項１４に記載の半導体
集積回路装置においては、請求項１２に記載の半導体集
積回路装置の画像演算装置が、前記第１のデータと前記
第２のデータと比較する比較手段と、前記第２のデータ
を通過させる通過手段とを備える。前記第２の記憶手段
は、前記比較手段からの結果信号に応答して前記通過手
段から前記第４の転送手段によって転送された前記第２
のデータの書込みが可能になる。
【００５７】この発明に係る請求項１５に記載の画像処
理回路は、半導体基板と、前記半導体基板上に形成され
かつ複数のデータを記憶する第１の記憶手段と、前記半
導体基板上に形成されかつ複数のデータを記憶する第２
の記憶手段と、前記半導体基板上に形成されかつ前記第
１および第２の記憶手段の間でデータを相互に転送する
第１の転送手段と、前記半導体基板上に形成されかつ前
記第２の記憶手段から転送された第１のデータと外部か
ら転送された第２のデータと比較する比較手段と、前記
半導体基板上に形成されかつ前記第２の記憶手段から前
記比較手段へ前記第１のデータを転送する第２の転送手
段と、前記半導体基板上に形成されかつ外部から前記比
較手段へ前記第２のデータを転送する第３の転送手段
と、前記半導体基板上に形成されかつ前記第１のデータ
を前記第２の記憶手段へ転送する第４の転送手段を備え
る。前記第２の記憶手段は、前記比較手段からの結果信
号に応答して前記第４の転送手段によって転送された前
記第２のデータの書込みが可能になる。
【００５８】この発明に係る請求項１６に記載の画像処
理回路は、請求項１３に記載の半導体集積回路装置に加
えてさらに、前記所定の制御信号を外部から入力するた
めの信号入力端子を備える。
【００５９】この発明に係る請求項１７に記載の画像処
理回路は、請求項１４または請求項１５に記載の半導体
集積回路装置に加えてさらに、前記比較手段からの結果
信号を外部へ出力するための信号出力端子をそなえる。
【００６０】この発明に係る請求項１８に記載の画像処
理回路は、半導体基板と、前記半導体基板上に形成され
かつ複数のデータを記憶する第１の記憶手段と、前記半
導体基板上に形成されかつ複数のデータを記憶する第２
の記憶手段と、前記半導体基板上に形成されかつ前記第
１および第２の記憶手段の間でデータを相互に転送する
第１の転送手段と、前記半導体基板上に形成されかつ前
記第２の記憶手段から転送される第１のデータと外部か
ら転送される第２のデータと演算する画像処理手段と、
前記半導体基板上に形成されかつ前記第２の記憶手段か
ら転送される第１のデータを外部から転送される第２の
データと比較する画像比較手段と、前記半導体基板上に
形成されかつ前記第２の記憶手段から前記演算手段およ
び前記比較手段へ前記第１のデータを転送する第２の転
送手段と、前記半導体基板上に形成されかつ外部から前
記演算手段および前記比較手段へ前記第２のデータを転
送する第３の転送手段と、前記半導体基板上に形成され
かつ前記演算手段からの結果データを前記第２の記憶手
段へ転送する第４の転送手段と、前記半導体基板上に形
成され前記第１の記憶手段からデータを読出しかつその
読出されたデータをシリアルに外部へ出力するシリアル
アクセスメモリ手段と、所定の外部制御信号および前記
比較手段からの結果信号のうちいずれかを内部制御信号
として前記第２の記憶手段へ供給する供給手段とを備え
る。前記第２の記憶手段は、前記内部制御信号に応答し
て、前記第４の転送手段によって転送された前記演算手
段からの結果データの書込みが可能になる。
【００６１】この発明に係る請求項１９に記載の画像処
理回路は、請求項１８に記載の半導体集積回路装置に加
えてさらに、前記供給手段が前記所定の外部制御信号を
前記内部制御信号として前記第２の記憶手段へ供給する
ようにか、あるいは前記供給手段が前記比較手段からの
結果信号を前記内部制御信号として前記第２の記憶手段
へ供給しかつ前記演算手段が前記第２のデータを通過さ
せて前記結果データとして出力するように制御する制御
手段を備える。
【００６２】この発明に係る請求項２０に記載の画像処
理回路は、請求項１８または請求項１９の半導体集積回
路装置に加えてさらに、前記所定の外部制御信号を外部
から入力するための信号入力端子と、前記比較手段から
の結果信号を外部へ出力するための信号出力端子とをそ
なえる。
【００６３】この発明に係る請求項２１に記載の半導体
集積回路装置において、前記第１の転送手段は所定数の
バスを含み、前記第３の転送手段は前記所定数よりも少
ない数のバスを含む。
【００６４】この発明に係る請求項２２に記載の半導体
集積回路装置においては、前記演算手段からの結果デー
タおよび前記比較手段からの結果信号はそれぞれから同
時に出力される。
【００６５】この発明に係る請求項２３に記載の半導体
集積回路装置においては、前記演算手段における演算時
間が前記比較手段における比較時間と同じである。
【００６６】この発明に係る請求項２４に記載の半導体
集積回路装置においては、前記第２の記憶手段は、それ
らデータのうち半数を記憶する上位記憶手段と、それら
でアノードうち残り半数を記憶する下位記憶手段とを含
む。前記第１の転送手段は、前記第２の記憶手段からの
データを半数ずつ前記上記記憶手段および前記下位記憶
手段へ交互に転送する手段と、前記上記記憶手段および
前記下位記憶手段からのデータを前記第１の記憶手段へ
交互に転送する手段とを含む。前記第２の転送手段は、
前記上記記憶手段および前記下位記憶手段からのデータ
を交互に前記演算手段へ転送し得る手段を含む。前記第
４の転送手段は、前記結果データを半数ずつ前記上記記
憶手段および前記下位記憶手段へ交互に転送する手段を
含む。
【００６７】この発明に係る請求項２５に記載の半導体
集積回路装置においては、前記演算手段が請求項１に記
載の画像処理回路を含む。
【００６８】この発明に係る請求項２６に記載の半導体
集積回路装置においては、前記演算手段が請求項２に記
載の画像処理回路を含む。
【００６９】この発明に係る請求項２７に記載の半導体
集積回路装置においては、前記演算手段が請求項３に記
載の画像処理回路を含む。
【００７０】この発明に係る請求項２８に記載の半導体
集積回路装置においては、前記演算手段が請求項４に記
載の画像処理回路を含む。
【００７１】この発明に係る請求項２９に記載の半導体
集積回路装置においては、前記演算手段または比較手段
が画像処理回路を含む。
【００７２】この発明に係る請求項３０に記載の半導体
集積回路装置においては、前記演算手段または比較手段
が請求項１１に記載の画像処理回路を含む。
【００７３】この発明に係る請求項３１に記載の半導体
集積回路装置は、半導体基板と、前記半導体基板上に形
成されかつ複数のデータを記憶する第１の記憶手段と、
前記半導体基板上に形成されかつ複数のデータを記憶す
る第２の記憶手段と、前記半導体基板上に形成されかつ
前記第１および第２の記憶手段の間でデータを相互に転
送する第１の転送手段と、前記半導体基板上に形成され
かつ前記第２の記憶手段から転送された第１のデータと
外部から転送された第２のデータとを演算する演算手段
と、前記半導体基板上に形成されかつ前記第２の記憶手
段から転送された第１のデータを外部から転送された第
２のデータと比較する比較手段と、前記半導体基板上に
形成されかつ前記第２の記憶手段から前記演算手段およ
び前記比較手段へ前記第１のデータを転送する第２の転
送手段と、前記半導体基板上に形成されかつ外部から前
記演算手段および前記比較手段へ前記第２のデータを転
送する第３の転送手段と、前記半導体基板上に形成され
かつ前記演算手段からの結果データを前記第２の記憶手
段へ転送する第４の転送手段と、前記半導体基板上に形
成され前記第１の記憶手段からデータを読出しかつその
読出されたデータをシリアルに外部へ出力するシリアル
アクセスメモリ手段と、各々が複数の外部制御信号のう
ち対応する１つを入力するための複数の信号入力端子
と、前記比較手段からの結果信号を外部へ出力するため
の信号出力端子と、前記複数の外部制御信号および前記
比較手段からの結果信号のうちいずれかを内部制御信号
として前記第２の記憶手段へ供給する供給手段と、前記
供給手段が前記所定の外部制御信号を前記内部制御信号
として前記第２の記憶手段へ供給するようにか、あるい
は前記供給手段が前記比較手段からの結果信号を前記内
部制御信号として前記第２の記憶手段へ供給しかつ前記
演算手段が前記第２のデータを通過させて前記結果デー
タとして出力するように制御する制御手段とを備える。
前記第２の記憶手段は、前記内部制御信号に応答して、
前記第４の転送手段によって転送された前記演算手段か
らの結果データの書込が可能になる。
【００７４】この発明に係る請求項３２に記載の半導体
集積回路装置においては、前記第１の記憶手段の記憶容
量が前記第２の記憶手段の記憶容量よりも大きく、前記
第２の記憶手段のアクセス速度が前記第１の記憶手段の
アクセス速度よりも速い。
【００７５】この発明に係る請求項３３に記載の半導体
集積回路装置においては、前記第１の記憶手段がＤＲＡ
Ｍであり、前記第２の記憶手段がＳＲＡＭである。
【００７６】この発明に係る請求項３４に記載の画像記
憶処理システムは、第１および第２の半導体集積回路装
置を備える。前記第１の半導体集積回路装置は、半導体
基板と、前記第１の半導体基板上に形成されかつ複数の
データを記憶する第１の記憶手段と、前記第１の半導体
基板上に形成されかつ複数のデータを記憶する第２の記
憶手段と、前記第１の半導体基板上に形成されかつ前記
第１および第２の記憶手段の間でデータを相互に転送す
る第１の転送手段と、前記第１の半導体基板上に形成さ
れ前記第２の記憶手段から転送された第１のデータと外
部から転送された第２のデータとを演算する演算手段
と、前記第１の半導体基板上に形成され前記第２の記憶
手段から前記演算手段へ前記第１のデータを転送する第
２の転送手段と、前記第１の半導体基板上に形成されか
つ外部から前記演算手段へ前記第２のデータを転送する
第３の転送手段と、前記第１の半導体基板上に形成され
かつ前記演算手段からの結果データを前記第２の記憶手
段へ転送する第４の転送手段と、前記第１の半導体基板
上に形成され、前記第１の記憶手段からデータを読出し
かつその読出されたデータをシリアルに外部へ出力する
シリアルアクセスメモリ手段と、所定の制御信号を外部
から入力するための信号入力端子とを備える。前記第２
の記憶手段は、前記所定の制御信号に応答して、前記第
４の転送手段によって転送された前記演算手段からの結
果データの書込みが可能になる。
【００７７】前記第２の半導体集積回路装置は、第２の
半導体基板と、前記第２の半導体基板上に形成されかつ
複数のデータを記憶する第３の記憶手段と、前記第２の
半導体基板上に形成されかつ複数のデータを記憶する第
４の記憶手段と、前記第２の半導体基板上に形成されか
つ前記第３および第４の記憶手段の間でデータを相互に
転送する第５の転送手段と、前記第２の半導体基板上に
形成されかつ前記第４の記憶手段から転送された第１の
データを外部から転送された第２のデータと比較する比
較手段と、前記第２の半導体基板上に形成されかつ前記
第４の記憶手段から前記比較手段へ前記第１のデータを
転送する第６の転送手段と、前記第２の半導体基板上に
形成されかつ外部から前記比較手段へ前記第２のデータ
を転送する第７の転送手段と、前記半導体基板上に形成
されかつ前記第２のデータを前記第４の記憶手段へ転送
する第８の転送手段と、前記第１の半導体集積回路装置
における前記信号入力端子と接続されかつ前記比較手段
からの結果信号を外部へ出力するための信号出力端子を
備える。前記第４の記憶手段は、前記比較手段からの結
果信号に応答して、前記第８の転送手段によって転送さ
れた前記第４のデータの書込みが可能になる。
【００７８】この発明に係る請求項３５に記載のテスト
方法は、複数のデータをストアするためのメモリ手段
と、１つの命令に応答して所定の演算処理を行なう複数
の演算手段とを備えた半導体集積回路装置のためのもの
であって、前記メモリ手段からデータを読出すステップ
と、前記読出されたデータを前記複数の演算手段にそれ
ぞれ与えるステップと、前記演算手段の各々において前
記与えられたデータに基づいて前記演算処理を行なうス
テップと、前記演算手段の各々からの結果データとその
結果データを生成した演算手段以外の演算手段のうち１
つからの結果データとを比較してそれら結果データが一
致するか否かを判定するステップとを含む。
【００７９】この発明に係る請求項３６に記載のテスト
方法は、１つの命令に応答して所定の演算処理を行なう
複数の演算手段を備えた半導体集積回路装置のためのも
のであって、内部的にデータを生成するステップと、前
記データを前記複数の演算手段にそれぞれ与えるステッ
プと、前記演算手段の各々において前記データに基づい
て前記演算処理を行なうステップと、前記演算手段の各
々からの結果データをその結果データを生成した演算手
段以外の演算手段のうち１つからの結果データと比較し
てそれら結果データが一致するか否かを判定するステッ
プとを含む。
【００８０】
【作用】この発明に係る請求項１に記載の画像処理回路
によれば、第１の入力ノードからの混合率データと第２
の入力ノードからの現データとは乗算手段によって乗算
され、さらに乗算手段からの結果データと第３の入力ノ
ードからの算術データとが加算手段によって加算されて
その結果データが出力される。したがって、このグラフ
ィックス処理回路は１つの乗算手段だけでα−ブレンド
処理を行なうことができ、しかもそのサイズは小さいも
のとなる。
【００８１】この発明に係る請求項２に記載の画像処理
回路によれば、第２の入力ノードからの現データから第
３の入力ノードからの次データが演算手段によって減算
され第１の入力ノードからの混合率データと演算手段か
らの結果データとが乗算手段によって乗算され、さらに
第３の入力ノードからの次データと乗算手段からの結果
データとが加算手段によって加算されてその結果データ
が出力される。したがって、この画像処理回路は１つの
乗算手段でα−ブレンド処理を行なうことができ、しか
もそのサイズは小さいものとなる。
【００８２】この発明に係る請求項３に記載の画像処理
回路によれば、第４の入力ノードからの維持信号が混合
率データは１であると示すときは第２の入力ノードから
の現データが第１の選択手段によって選択されるため、
次データを現データにブレンド処理したくないときは現
データがそのまま結果データとして出力される。また、
第４の入力ノードからの維持信号が混合率データは１で
ないと示すときは乗算手段からの結果データが第１の選
択手段によって選択されるため、このときは上記請求項
１に記載の画像処理回路と同様に、１つの乗算手段でα
−ブレンド処理を行なうことができ、しかもそのサイズ
は小さいものとなる。
【００８３】この発明に係る請求項４に記載の画像処理
回路によれば、第４の入力ノードからの維持信号が混合
データは１であると示すときは演算手段からの結果デー
タが第１の選択手段によって選択されるため、次データ
を現データにブレンド処理したくないときは現データが
そのまま結果データとして出力される。また、第４の入
力ノードからの維持信号が混合率データは１でないと示
すときは乗算手段からの結果データが第１の選択手段に
よって選択されるため、上記請求項２に記載の画像処理
回路と同様に、１つの乗算手段でα−ブレンド処理を行
なうことができ、しかもそのサイズは小さいものとな
る。
【００８４】この発明に係る請求項５に記載の画像処理
回路によれば、結果データがゼロよりも小さいときはゼ
ロに設定され、加算手段がオーバフローを起こしたとき
は最大値に設定されるため、結果データの値として規定
されていないものが出力されることはない。
【００８５】この発明に係る請求項６に記載の画像処理
回路によれば、第３の入力ノードに次データが入力され
るときはラスタオペレーション手段からの結果データが
選択手段によって選択されて出力されるため、α−ブレ
ンド処理だけでなく、ラスタオペレーションをも選択的
に行なうことができる。
【００８６】この発明に係る請求項７に記載の画像処理
回路によれば、演算手段がラスタオペレーションを行な
うときは演算手段からの結果データが選択手段によって
選択されて出力されるため、α−ブレンド処理だけでな
く、ラスタオペレーションをも選択的に行なうことがで
きる。
【００８７】この発明に係る請求項８に記載の画像処理
回路によれば、第３の入力ノードに次データが入力され
るときはラスタオペレーション手段からの結果データが
第２の選択手段によって選択されて出力されるため、α
−ブレンド処理だけでなく、ラスタオペレーションをも
選択的に行なうことができる。
【００８８】この発明に係る請求項９に記載の画像処理
回路によれば、演算手段がラスタオペレーションを行な
うときは演算手段の結果データが第２の選択手段によっ
て選択されて出力されるため、α−ブレンド処理だけで
なく、ラスタオペレーションをも選択的に行なうことが
できる。
【００８９】この発明に係る請求項１０に記載の画像処
理回路においては、現データが次データに一致するか否
かが判別されるとともに、それらデータの大小関係も判
別される。したがって、Ｚコンペア処理などがフレキシ
ブルに行なわれる。
【００９０】この発明に係る請求項１１に記載の画像処
理回路においては、現データが次データに一致するか否
かが判別されるとともに、それらデータの大小関係が判
別され、さらにそれら判別されるデータの一部がマスク
される。
【００９１】この発明に係る請求項１２に記載の半導体
集積回路装置はワンチップで構成されているため、第１
の記憶手段および第２の記憶手段間のデータ転送、およ
び第２の記憶手段および画像演算手段間のデータ転送が
迅速に行なわれ、より高速にグラフィックス処理を行な
うことができる。
【００９２】この発明に係る請求項１３に記載の半導体
集積回路装置においては、第４記憶手段から読出された
カラーデータが画像演算手段によって処理され、その処
理されたデータは所定の制御信号に応答して第２の記憶
手段に書込まれる。
【００９３】この発明に係る請求項１４に記載の半導体
集積回路装置においては、演算手段の中を通り抜けた第
２のデータは、比較手段からの結果信号に応答して第２
の記憶手段に書込まれる。
【００９４】この発明に係る請求項１５に記載の半導体
集積回路装置においては、第４の転送手段によって転送
された第２のデータは、比較手段からの結果信号に応答
して第２の記憶手段へ書込まれる。
【００９５】この発明に係る請求項１６に記載の半導体
集積回路装置においては、第２の記憶手段を書込み可能
にする所定の制御信号は、信号入力端子を介して外部か
ら供給される。
【００９６】この発明に係る請求項１７に記載の半導体
集積回路装置においては、比較手段からの結果信号は、
信号出力端子を介して外部へ供給される。
【００９７】この発明に係る請求項１８に記載の半導体
集積回路装置においては、第２の記憶手段から読出され
た第１のデータと外部から供給された第２のデータとは
画像処理手段において演算される。また、第１のデータ
は画像比較手段において第２のデータと比較される。画
像処理手段からの結果データは、画像比較手段からの結
果信号に応答して前記第２の記憶手段に書込まれる。
【００９８】この発明に係る請求項１９に記載の半導体
集積回路装置においては、上記請求項１８に記載の半導
体集積回路装置が上記請求項１３に記載の半導体集積回
路装置の機能かあるいは請求項１４に記載の半導体集積
回路装置の機能かに切換えられる。
【００９９】この発明に係る請求項２０に記載の半導体
記憶装置は、所定の制御信号が信号入力端子を介して第
２の記憶手段に供給され、また、比較手段からの結果信
号が信号出力端子を介して外部へ出力される。
【０１００】この発明に係る請求項２１に記載の半導体
集積回路装置においては、第１の転送手段を構成するデ
ータバスの数が第３の転送手段を構成するデータバスの
数よりも多いため、外部から与えられた第２のデータは
第２の記憶手段に記憶されている一部のデータと演算さ
れる。したがって、外部から与えられる第２のデータは
高速に処理される。
【０１０１】この発明に係る請求項２２に記載の半導体
集積回路装置においては、演算手段からの結果データは
比較手段からの結果信号と同時に出力されるので、その
結果信号に対応する結果データが第２の記憶手段に書込
まれる。
【０１０２】この発明に係る請求項２３に記載の半導体
集積回路装置においては、演算時間が比較時間と同じで
あるため、演算手段からの結果データは比較手段からの
結果信号と同時に出力される。したがって、その結果信
号に対応する結果データは第２の記憶手段に書込まれ
る。
【０１０３】この発明に係る請求項２４に記載の半導体
集積回路装置においては、第２の記憶手段および第１の
転送手段が上位および下位の２つのバンクに分割されて
いるため、効率的にデータが転送される。したがって、
より高速でグラフィックス処理が行なわれる。
【０１０４】この発明に係る請求項２５に記載の半導体
集積回路装置は、請求項１に記載の画像処理回路を備え
ているため、１つの乗算手段でα−ブレンド処理を行な
うことができ、しかもそのサイズは小さいものとなる。
【０１０５】この発明に係る請求項２６に記載の半導体
集積回路装置は、請求項２に記載の画像処理回路を備え
ているため、１つの乗算手段でα−ブレンド処理を行な
うことができ、しかもそのサイズは小さいものとなる。
【０１０６】この発明に係る請求項２７に記載の半導体
集積回路装置は、請求項３に記載の画像処理回路を備え
ているため、現データに次データをブレンド処理したく
ないときは、現データをそのまま結果データとして出力
することができる。
【０１０７】この発明に係る請求項２８に記載の半導体
集積回路装置は、請求項４に記載の画像処理回路を備え
ているため、現データに次データをブレンド処理したく
ないときは、現データをそのまま結果データとして出力
することができる。
【０１０８】この発明に係る請求項２９に記載の半導体
集積回路装置は、請求項１０に記載の画像処理回路を備
えているため、たとえばＺコンペア処理などを行なうこ
とができる。
【０１０９】この発明に係る請求項３０に記載の半導体
集積回路装置は、請求項１１に記載の画像処理回路を備
えているため、次データの一部が対応する現データと一
致するか否かが判別され、他の次データと対応する現デ
ータとの大小関係が判別される。
【０１１０】この発明に係る請求項３１に記載の半導体
集積回路装置においては、複数の制御信号が外部から入
力され得るので、これら外部からの制御信号に応答して
演算手段からの結果データは第２の記憶手段に書込まれ
る。
【０１１１】この発明に係る請求項３２に記載の半導体
集積回路装置においては、第１の記憶手段に１フレーム
のデータがすべて記憶され得るとともに、次データと演
算されるべき第１のデータはアクセス速度の速い第２の
記憶手段から読出されるので、現データと次データとを
高速に演算することができる。
【０１１２】この発明に係る請求項３３に記載の半導体
集積回路装置においては、第１の記憶手段がＤＲＡＭで
あるので、ここに１フレームすべてのデータが記憶され
得る。また、第２の記憶手段がＳＲＡＭであるので、次
データと演算されるべき現データはＳＲＡＭから高速で
読出される。したがって、現データと次データとを高速
に演算することができる。
【０１１３】この発明に係る請求項３４に記載の画像記
憶処理システムにおいては、第１の半導体集積回路装置
においてたとえばカラーデータが演算され、第２の半導
体集積回路装置においてたとえばＺデータが比較され
る。第２の半導体集積回路装置から出力されるＺデータ
の比較結果信号は第１の半導体集積回路装置の信号入力
端子を介して第２の記憶手段へ供給される。したがっ
て、第１の半導体集積回路装置は、第２の半導体集積回
路装置からの結果信号に応答して、カラーデータを演算
処理する。
【０１１４】この発明に係る請求項３５に記載のテスト
方法によれば、グラフィックス処理を行なう半導体集積
回路装置を容易かつ的確にテストすることができる。
【０１１５】この発明に係る請求項３６に記載のテスト
方法によれば、グラフィックス処理を行なう半導体集積
回路装置を容易かつ的確にテストすることができるとと
もに、メモリ手段からのデータを用いてテストしていな
いので、メモリ手段に不良がある場合にも確実に演算手
段における不良箇所を同定することができる。
【０１１６】
【実施例】次に、この発明の実施例を図面を参照して詳
しく説明する。なお、図中同一符号は同一または相当部
分を示す。
【０１１７】［実施例１］図１〜図３は、この発明の実
施例１によるフレームバッファメモリの全体構成を示す
ブロック図である。図２は図１と異なる観点から見たブ
ロック図であり、図３はさらに異なる観点から見たブロ
ック図である。
【０１１８】図１を参照して、このフレームバッファメ
モリ１０は、ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）構成のメインメモリ１１と、スタティックラン
ダムアクセスメモリ（ＳＲＡＭ）構成のキャッシュメモ
リ１２と、キャッシュメモリ１２から供給されるデータ
と外部からデータ入出力端子２７を介して供給されるデ
ータＤＱ０〜ＤＱ３１とを演算する演算部２３とを少な
くとも１つの半導体基板上に備える。
【０１１９】メインメモリ１１は、図２および図３にも
示されるように、４つのバンク１１Ａ〜１１Ｄから構成
される。各バンクは（５１２×６４０×８）個のメモリ
セル（図示せず）を備えているので、２．６メガビット
のデータを記憶することができる。したがって、メイン
メモリ１１全体は１０．５メガビットの記憶容量を有
し、ディスプレイ上の１／４フレームの画像データを記
憶することができる。
【０１２０】キャッシュメモリ１２は、図３に示される
ように８つのメモリブロックから構成される。各メモリ
ブロックは、２５６ビットのデータを記憶することがで
きる。したがって、このキャッシュメモリ１２は２キロ
ビットのデータを記憶することができる。
【０１２１】メインメモリ１１とキャッシュメモリ１２
との間には、２５６本のグローバルバス１７が設けられ
ている。グローバルバス１７はメインメモリ１１からキ
ャッシュ１２へデータを２５６ビットごとに転送すると
ともに、キャッシュメモリ１２からメインメモリ１１へ
データを２５６ビットごとに転送する。メインメモリ１
１から転送された２５６ビットのデータによってキャッ
シュメモリ１２の１つのメモリブロックが書換えられ
る。また、キャッシュメモリ１２からメインメモリ１１
へデータが転送されるときは、キャッシュメモリ１２の
１つのメモリブロック内のデータがまとめて転送され
る。
【０１２２】再び図１を参照して、演算部２３は画素処
理ユニット１３と比較ユニット１４とを備える。画素処
理ユニット１３は４つのラスタオペレーション（ＲＯ
Ｐ）／ブレンドユニット１５１〜１５４を備える。画素
処理ユニット１３は、キャッシュメモリ１２からデータ
バス１８を介して与えられた３２ビットのデータと、外
部からデータバス２１を介して与えられた３２ビットの
データＤＱ０〜ＤＱ３１とに基づいて、所定の演算処理
を行なう。この画素処理ユニット１３においてはその演
算処理の結果、３２ビットの結果データが生成される。
この結果データはデータバス１９を介してキャッシュメ
モリ１２に書き戻される。ここで、各ＲＯＰ／ブレンド
ユニットは、キャッシュメモリ１２から与えられた３２
ビットのデータのうち８ビットのデータと、外部から与
えられた３２ビットのデータＤＱ０〜ＤＱ３１のうち８
ビットのデータとを演算する。
【０１２３】比較ユニット１４は、キャッシュメモリ１
２からデータバス１８を介して与えられた３２ビットの
データを、外部からデータバス２１を介して与えられた
３２ビットのデータＤＱ０〜ＤＱ３１と比較し、その比
較結果を示すフラグ信号ＰＡＳＳ−ＯＵＴを生成する。
このフラグ出力信号ＰＡＳＳ−ＯＵＴは制御信号出力端
子２８を介して外部へ出力されるとともに、ＡＮＤゲー
ト２６に与えられる。このＡＮＤゲート２６にはフラグ
入力信号ＰＡＳＳ−ＩＮが制御信号入力端子２９を介し
て与えられる。このＡＮＤゲート２６はそれら信号ＰＡ
ＳＳ−ＩＮ，ＰＡＳＳ−ＯＵＴの論理積信号をライトイ
ネーブル信号ＷＥとしてキャッシュメモリ１２へ供給す
る。このライトイネーブル信号ＷＥがＨ（ハイ）レベル
のとき、画素処理ユニット１３の結果データがキャッシ
ュメモリ１２に書込まれる。
【０１２４】このフレームバッファメモリ１０はさら
に、メインメモリ１１に記憶されている画像をディスプ
レイ上に表示するためのビデオ出力データＶＯを生成す
るシリアルアクセスメモリ（ＳＡＭ）１５を備える。こ
のシリアルアクセスメモリ１５はメインメモリ１１から
データを６４０ビットごとに読出し、その読出されたデ
ータをビデオクロック信号ＶＣに応答して１６ビットご
とにビデオ出力データＶＯとして出力する。
【０１２５】シリアルアクセスメモリ１５はさらに詳し
くは図２および図３に示されるように、２つに分割され
ている。一方のシリアルアクセスメモリ１５Ａはメイン
メモリ１１Ａおよび１１Ｃのどちらか一方からデータを
読出す。他方のシリアルアクセスメモリ１５Ｂは、メイ
ンメモリ１１Ｂおよび１１Ｄのどちらか一方からデータ
を読出す。シリアルアクセスメモリ１５Ａからのデータ
とシリアルアクセスメモリ１５Ｂからのデータとはマル
チプレクサ４２によって交互に選択され、その選択され
たデータはトライステートバッファ４３を介してビデオ
出力データＶＯとして出力される。一方のシリアルアク
セスメモリ１５Ａからデータが出力されている間に他方
のシリアルアクセスメモリ１５Ｂへ対応するメインメモ
リからデータが転送されるので、ビデオ出力データＶＯ
は高速に出力される。
【０１２６】このフレームバッファメモリ１０はさら
に、コントローラ１６を備える。コントローラ１６は、
外部から供給される制御信号ＣＴおよびクロック信号Ｃ
ＬＫに応答して、メインメモリ１１、キャッシュメモリ
１２、シリアルアクセスメモリ１５および演算部２３を
制御するための制御信号を生成する。画素処理ユニット
１３は、コントローラから供給される制御信号ＣＮＴ１
に応答して動作する。比較ユニット１４は、コントロー
ラ１６から供給される制御信号ＣＮＴ２に応答して動作
する。
【０１２７】なお、データ転送バス１８はキャッシュメ
モリ１２から演算部２３へデータを転送するだけでな
く、外部にもデータ入出力端子２７を介してデータを転
送することができる。
【０１２８】また、上述したメインメモリ１１、キャッ
シュメモリ１２、画素処理ユニット１３、比較ユニット
１４、シリアルアクセスメモリ１５、制御レジスタ群お
よびコントローラ１６はすべて、１枚の半導体基板上に
形成されている。
【０１２９】図２において、１１Ａ−１〜１１Ａ−４，
１１Ｂ−１〜１１Ｂ−４，１１Ｃ−１〜１１Ｃ−４，１
１Ｄ−１〜１１Ｄ−４は大容量データメモリであって本
実施例ではＤＲＡＭとしている。
【０１３０】１２Ａ〜１２Ｄはキャッシュメモリであ
る。キャッシュメモリ１２Ａは前記ＤＲＡＭのうち対応
するバンク１１Ａ−１，１１Ｂ−１，１１Ｃ−１，１１
Ｄ−１と接続される。キャッシュメモリ１２Ｂは前記Ｄ
ＲＡＭのうち対応するバンク１１Ａ−２，１１Ｂ−２，
１１Ｃ−２，１１Ｄ−２と接続される。キャッシュメモ
リ１２Ｃは前記ＤＲＡＭのうち対応するバンク１１Ａ−
３，１１Ｂ−３，１１Ｃ−３，１１Ｄ−３と接続され
る。キャッシュメモリ１２Ｄは前記ＤＲＡＭのうち対応
するバンク１１Ａ−４，１１Ｂ−４，１１Ｃ−４，１１
Ｄ−４と接続される。
【０１３１】１４Ａ〜１４Ｄは比較ユニットである。比
較ユニット１４Ａは、対応するキャッシュメモリ１２Ａ
から与えられるデータと外部ピンＤＱ１６〜３１から与
えられるデータのうち所望のビット位置データとの一致
／大小比較を行なう。比較ユニット１４Ｂは、対応する
キャッシュメモリ１２Ｂから与えられるデータと外部ピ
ンＤＱ１６〜３１から与えられるデータのうち所望のビ
ット位置データとの一致／大小比較を行なう。比較ユニ
ット１４Ｃは、対応するキャッシュメモリ１２Ｃから与
えられるデータと外部ピンＤＱ０〜１５から与えられる
データのうち所望のビット位置データとの一致／大小比
較を行なう。比較ユニット１４Ｄは、対応するキャッシ
ュメモリ１２Ｄから与えられるデータと外部ピンＤＱ０
〜１５から与えられるデータのうち所望のビット位置デ
ータとの一致／大小比較を行なう。
【０１３２】１５Ａ−１〜１５Ａ−４は第１のシリアル
アクセスメモリ（ＳＡＭと略す）であり、１５Ｂ−１〜
１５Ｂ−４は第２のＳＡＭである。
【０１３３】第１のＳＡＭの構成要素１５Ａ−１はＤＲ
ＡＭバンク１１Ａ−１，１１Ｃ−１のどちらか一方から
読出されたデータを取込むことができるように構成され
る。第１のＳＡＭの構成要素１５Ａ−２にはＤＲＡＭバ
ンク１１Ａ−２，１１Ｃ−２のどちらか一方から読出さ
れたデータを取込むことができるように構成される。第
１のＳＡＭの構成要素１５Ａ−３は、ＤＲＡＭバンク１
１Ａ−３，１１Ｃ−３のどちらか一方から読出されたデ
ータを取込むことができるように構成される。第１のＳ
ＡＭの構成要素１５Ａ−４は、ＤＲＡＭバンク１１Ａ−
４，１１Ｃ−４のどちらか一方から読出されたデータを
取込むことができるように構成される。第２のＳＡＭの
構成要素１５Ｂ−１は、ＤＲＡＭバンク１１Ｂ−１，１
１Ｄ−１のどちらか一方から読出されたデータを取込む
ことができるように構成される。第２のＳＡＭの構成要
素１５Ｂ−２は、ＤＲＡＭバンク１１Ｂ−２，１１Ｄ−
２のどちらか一方から読出されたデータを取込むことが
できるように構成される。第２のＳＡＭの構成要素１５
Ｂ−３は、ＤＲＡＭバンク１１Ｂ−３，１１Ｄ−３のど
ちらか一方から読出されたデータを取込むことができる
ように構成される。第２のＳＡＭの構成要素１５Ｂ−４
は、ＤＲＡＭバンク１１Ｂ−４，１１Ｄ−４のどちらか
一方から読出されたデータを取込むことができるように
構成される。
【０１３４】外部出力端子ＶＯには、第１のＳＡＭ１５
Ａ−１〜１５Ａ−４出力と第２のＳＡＭ１５Ｂ−１〜１
５Ｂ−４のデータが選択的に出力される。
【０１３５】１５１〜１５４は演算処理ユニットであ
る。演算処理ユニット１５１は、キャッシュメモリ１２
Ａから与えられるデータと、外部データ端子ＤＱ１６〜
３１から与えられるデータのうち所望のビット位置デー
タとを入力とし、その出力はキャッシュメモリ１２Ａに
接続される。演算処理ユニット１５２は、キャッシュメ
モリ１２Ｂから与えられるデータと、外部データ端子Ｄ
Ｑ１６〜３１から与えられるデータのうち所望のビット
位置データとを入力とし、その出力はキャッシュメモリ
１２Ｂに接続される。演算処理ユニット１５３は、キャ
ッシュメモリ１２Ｃから与えられるデータと外部データ
端子ＤＱ０〜１５から与えられるデータのうち所望のビ
ット位置データとを入力とし、その出力はキャッシュメ
モリ１２Ｃに接続される。演算処理ユニット１５４は、
キャッシュメモリ１２Ｄから与えられるデータと外部デ
ータ端子ＤＱ０〜１５から与えられるデータのうち所望
のビット位置データとを入力とし、その出力はキャッシ
ュメモリ１２Ｄに接続される。
【０１３６】９００は、４つの比較ユニット１４Ａ〜１
４Ｄの出力信号からＰＡＳＳ−ＯＵＴ信号を生成するた
めのフラグ発生部である。９０１は、ＬＳＩ９０２内部
で必要となる制御信号を生成するためのコントローラで
ある。５１Ａ〜５１Ｄは制御ユニットである。
【０１３７】図２に示したフレームバッファメモリの動
作を以下に説明する。ここでは、本構成に固有の特徴的
な動作について説明する。
【０１３８】本実施例における演算処理ユニット１５１
〜１５４はそれぞれ図３に示されたＲＯＰ／ブレンドユ
ニットとする。比較ユニット１４Ａ〜１４Ｄは、図３に
示された一致比較ユニット４４と大小比較ユニット４５
の機能を持つとする。
【０１３９】説明のために、ＲＯＰ／ブレンドユニット
１５１〜１５４，比較ユニット１４Ａ〜１４Ｄはそれぞ
れ８ビット幅のデータを処理する機能を有するとする。
本実施例ではこれらユニット１５１〜１５４，１４Ａ〜
１４Ｄは各４個を用いる構成を示しているため、合計３
２ビットのデータを処理する機能を持つ。この並列数は
一例であり、処理すべきデータ単位が３２ビットでない
場合（８ビット×４でないとき）は各ユニットの扱うビ
ット数およびユニットの並列数が変わり得ることはいう
までもない。
【０１４０】説明のために、ＲＯＰ／ブレンドユニット
１５１，比較ユニット１４Ａは、３２ビット中の最上位
バイト２４ビット目〜３１ビット目を処理し、ＲＯＰ／
ブレンドユニット１５２，比較ユニット１４Ｂは、３２
ビット中のその下のバイト１６〜２３ビット目を処理
し、ＲＯＰ／ブレンドユニット１５３，比較ユニット１
４Ｃは、３２ビット中のさらにその下のバイト８〜１５
ビット目を処理し、ＲＯＰ／ブレンドユニット１５４，
比較ユニット１４Ｄは、３２ビット中の最下位バイト０
〜７ビット目を処理するとする。
【０１４１】各ＲＯＰ／ブレンドユニット１５１〜１５
４に対応して設けられたＤＲＡＭバンク１１Ａ−１〜１
１Ａ−４，１１Ｂ−１〜１１Ｂ−４，１１Ｃ−１〜１１
Ｃ−４，１１Ｄ−１〜１１Ｄ−４およびキャッシュメモ
リ１２Ａ〜１２Ｄ，ＳＡＭ１５Ａ−１〜１５Ａ−４，１
５Ｂ−１〜１５Ｂ−４もＲＯＰ／ブレンドユニット１５
１〜１５４のそれぞれと同じ対応するバイトを扱う。
【０１４２】本実施例の最大の特徴は、対応バイト単位
に各機能ユニットを分割配置していることである。上記
３２ビットのデータは、グラフィックスのための各画素
が持つ色データおよび混合率データ（各Ｒ，Ｇ，Ｂ，
α，各８ビット）を表わす。
【０１４３】色要素Ｒが最上位バイトに対応し、Ｇがそ
の１つ下位バイト、ＢはＧ成分バイトの１つ下のバイ
ト、αが最下位バイトに与えられるとする。こうした場
合には、ＲＯＰ／ブレンドユニット１５１はＲ成分を処
理し、ＲＯＰ／ブレンドユニット１５２はＧ成分を処理
し、ＲＯＰ／ブレンドユニット１５３はＢ成分を処理
し、ＲＯＰ／ブレンドユニット１５４はα成分を処理す
る。
【０１４４】他のデータ形式としては、３２ビットのデ
ータに、上記Ｒ，Ｇ，Ｂ，αのうちのある１成分のみを
４画素分格納する場合もある。それ以外にも色々な場合
が考えられるが、ここではＲ，Ｇ，Ｂ，α成分が格納さ
れている場合について説明する。
【０１４５】各ＤＲＡＭバンクには、図７に示されてい
る方法で１フレームもしくはその一部分（格納可能な画
面領域は、色成分のビット数、フレームのサイズ等によ
り決まる。）が格納される。画面上にある画素に対応し
てαブレンド処理を行なう場合には、外部よりＤＲＡＭ
アドレス（図示せず）が入力される。このアドレスによ
りその画素が含まれる頁およびバンク（Ａ，Ｂ，Ｃ，Ｄ
のいずれか）が指定されて、読出される。今、画素がＤ
ＲＡＭバンクＡに格納されているとする。本実施例で
は、図のようにＤＡＲＭバンクＡは、バイト単位に４つ
に分割され、それぞれ対応するＲＯＰ／ブレンドユニッ
ト１５１〜１５４、キャッシュメモリ１２Ａ〜１２Ｄに
隣接して配置されている。
【０１４６】上記アドレスデータにより、分割されたＤ
ＲＡＭのバンク１１Ａ１〜１１Ａ−４から同時に同じ頁
が読出される。そして、次に、画素が含まれるブロック
がキャッシュメモリ１２Ａ〜１２Ｄに同時に転送され、
ＣＡＤ（キャッシュメモリ用アドレスピン）で指定され
るキャッシュメモリ１２Ａ〜１２Ｄ内のアドレスに格納
される。
【０１４７】一般に３Ｄグラフィックス処理は、隣接し
た複数画素からなる領域に対して連続的に同一処理を繰
返すことが多いのが特徴である。そのために、フレーム
バッファ（図中のＤＲＡＭを指す）から一度に隣接した
複数画素領域分のデータを転送することにより、アクセ
ス速度の遅いフレームバッファの読出／書込速度による
処理性能低下を解消できる。しかし、大量データを同時
にＤＲＡＭからキャッシュメモリに転送する必要が生じ
る。
【０１４８】ＤＲＡＭとキャッシュメモリの間に長い多
ビットバスを設けた場合には、長いバス配線の持つ大き
な寄生容量を充放電するために高速バス転送が困難にな
るとともに、消費電力が大きくなってしまうという問題
が生じる。
【０１４９】本実施例では、この問題を解決するため
に、ＤＲＡＭを細分化して、キャッシュメモリ１２Ａ−
１２Ｄに近接配置することで配線長を短くするようにし
て、高速転送と低消費電力化を可能としている。
【０１５０】上記のようにＤＲＡＭ，キャッシュメモリ
を細分化し、分散配置した場合には、ＲＯＰ／ブレンド
ユニット１５１〜１５４の処理は高速化できる。
【０１５１】このとき、３２ビットデータとしてＺ値を
扱うときに問題が生じる。Ｚ値は３２ビットで１単位で
あるからである。そこで、Ｚ値を比較するための比較ユ
ニットも８ビット単位に分割し、対応キャッシュメモリ
に近接配置しなければならない。そして、８ビット単位
に構成された比較ユニット１４Ａ〜１４Ｄにより３２ビ
ット分のデータの大小比較／一致比較を行なう。このよ
うに比較ユニットを分割配置することで、キャッシュメ
モリ１２Ａ〜１２Ｄから読出されたデータを比較ユニッ
トに転送するためのバス配線を短くでき、高速化および
低消費電力が可能である。
【０１５２】大小比較を行なうときは、上位ビット側の
大小比較結果（あるいは上位ビット側では全ビットが一
致しているという情報）を下位ビットを処理する回路へ
伝える手段が必要である。この情報伝達のための信号線
長が長くなってしまうと、結果的に比較処理時間が長く
なり、処理速度の低下を招く。
【０１５３】本実施例では、その問題を解決するため
に、最上位バイトを処理する比較ユニット１４Ａに最も
近い場所に次のバイトを処理する比較ユニット１４Ｂを
配置し、その次のバイトを処理する比較ユニット１４Ｃ
はこの比較ユニット１４Ｂに最も近い場所に配置し、最
下位バイトを処理するユニット１４Ｄはユニット１４Ｃ
に最も近い場所に配置する。ここで、「最も近い」とい
う表現は、実現可能な範囲で近い位置を指すことはいう
までもない。
【０１５４】フレームバッファメモリに格納されている
データ（Ｒ，Ｇ，Ｂ）は表示のためにラスタスキャン方
式に順次読出せる機能を持つことが要求される。そのた
めに、本実施例ではＳＡＭを用いる。上記のようにＤＲ
ＡＭを分割したことにより生ずる他の問題は、ＳＡＭ配
置に関するものである。
【０１５５】ＤＡＲＭに画像データを図７の形式に格納
しているとする。このとき、ラスタスキャン方式でデー
タを読出すためにアクセスされるバンクの順は、Ａ→Ｂ
→Ａ→Ｂ→…→Ａ→Ｂ→Ｃ→Ｄ→Ｃ→Ｄ→…→Ｃ→Ｄ→
Ａ→…（Ａ，Ｂ，Ｄ，Ｄはバンク）である。
【０１５６】ＤＲＡＭのバンクＡがＳＡＭ１５Ａ−１〜
１５Ａ−４にデータを与えるためにアクセスされている
間は、演算のためにバンクＡをアクセスすることができ
ないために演算効率が低下する。バンクＢについても同
じである。バンクＡ，Ｂは交互に読出されるためであ
る。
【０１５７】しかし、この間Ｃ，Ｄは演算に使用可能で
ある。そこで、ＳＡＭ１５Ａ−１〜１５Ａ−４はバンク
ＡとバンクＣで共有し、ＳＡＭ１５Ｂ−１〜１５Ｂ−４
はバンクＢとバンクＤが共有することが回路量を減らす
ために効果がある。
【０１５８】第１のＳＡＭ１５Ａ−１〜１５Ａ−４から
のデータを出力端子ＶＯに出力している間に、第２のＳ
ＡＭ１５Ｂ−１〜１５Ｂ−４にはバンクＢあるいはバン
クＤのいずれかのデータが転送される。第１のＳＡＭ中
のデータ出力が終了すると、絶え間なく次のデータを出
力するために、コントローラ１６から与えられる制御信
号により第２のＳＡＭが選択され、出力される。第２の
ＳＡＭのデータが出力されている間に、第１のＳＡＭへ
バンクＡあるいはバンクＣのいずれかのデータが書込ま
れる。各ＳＡＭのサイズ（ワード数）の最小値は、「一
方のＳＡＭ１５Ａ−１〜１５Ａ−４あるいは１５Ｂ−１
〜１５Ｂ−４中のすべてのデータを出力するために要す
る時間」が「ＳＡＭの全リードにＤＲＡＭからデータを
書込む時間」以上となるように決める必要がある。
【０１５９】図２に示したような構成を取ることによる
効果は、以下のとおりである。ＤＲＡＭの各バンクをデ
ータ処理ユニットが扱うデータに対応付けて分割したこ
とにより、キャッシュメモリとＤＲＡＭ各バンク間を結
ぶバスの配線長を短くできるので、ＤＲＡＭとキャッシ
ュメモリ間の転送の高速化および転送に伴なう消費電力
を低減することが可能となる。
【０１６０】比較ユニットもこれに併わせて分割し、こ
れら分割した比較ユニットを、ユニット間を伝播する信
号の配線長が短くなるように配置することにより、ユニ
ット間の伝播信号の遅延時間を短縮でき、比較処理を高
速化することが可能となる。
【０１６１】このように分散配置したので、単位データ
に対応する構成要素を追加／削除することにより、機能
変更が容易に行なえる。
【０１６２】図４は、図１〜図３に示したフレームバッ
ファメモリ１０における画像処理ユニット１３のＲＯＰ
／ブレンドユニット１５１の構成を示すブロック図であ
る。なお、ＰＯＰ／ブレンドユニット１５２〜１５３も
ＰＯＰ／ブレンドユニット１５１と同様の構成である。
【０１６３】図４を参照して、このＲＯＰ／ブレンドユ
ニット１３は、３つの入力ノード１３１〜１３３と、乗
算器１３４と、加算器１３５と、クランプ回路１３６
と、ラスタオペレーション回路１３７と、マルチプレク
サ（ＭＵＸ）１３８と、出力ノード１３９とを備える。
【０１６４】乗算器１３４は、入力ノード１３１からの
８ビットのデータと入力ノード１３２からの８ビットの
データとを乗算するためのものである。加算器１３５
は、乗算器１３４からの結果データと入力ノード１３３
からのデータとを加算するためのものである。クランプ
回路１３６は、加算器１３５がオーバフローを起こした
ときそのオーバフローフラグ信号ＯＦに応答して加算器
１３５からの結果データを正の最大値に設定するととも
に、加算器１３５がアンダフローを起こしたときそのア
ンダフローフラグ信号ＵＦに応答して加算器１３５から
の結果データをゼロに設定するためのものである。ここ
で、乗算器１３４、加算器１３５およびクランプ回路１
３６は、３つの入力ノードから供給されたデータに基づ
いてα−ブレンド処理を行なうためのものである。
【０１６５】一方、ラスタオペレーション回路１３７
は、入力ノード１３２からの８ビットのデータと入力ノ
ード１３３からの８ビットのデータとに基づいて、後述
する所定の論理演算を行なうためのものである。
【０１６６】マルチプレクサ１３８は、選択信号ＳＬに
応答してクランプ回路１３６からの出力か、またはラス
タオペレーション回路１３７からの出力かを選択して出
力ノード１３９を介して出力するためのものである。
【０１６７】図５は、図４に示したＲＯＰ／ブレンドユ
ニット１５１におけるラスタオペレーション回路１３７
の一部構成を示す回路図である。この図５においては、
入力ノード１３２および１３３から供給される８ビット
のデータＤｏｌｄおよびＤｎｅｗのうち１ビットのデー
タＤｏｌｄ１およびＤｎｅｗ１を処理するための回路が
示されている。残りの７ビットのデータＤｏｌｄおよび
Ｄｎｅｗを処理するための回路も同様の構成になってい
る。
【０１６８】図５を参照して、このラスタオペレーショ
ン回路１３７のＤｏｌｄ１およびＤｎｅｗ１を処理する
ための回路は、インバータ１４０および１４１と、ＮＡ
ＮＤゲート１４２〜１４５と、ＮＡＮＤゲート１４６と
を備える。
【０１６９】入力ノード１３２からの１ビットのデータ
Ｄｏｌｄ１はＮＡＮＤゲート１４３および１４５にそれ
ぞれ入力されるとともに、インバータ１４０を介してＮ
ＡＮＤゲート１４２および１４４にそれぞれ入力され
る。また、入力ノード１３３からの１ビットのデータＤ
ｎｅｗ１はＮＡＮＤゲート１４４および１４５にそれぞ
れ入力されるとともに、インバータ１４１を介してＮＡ
ＮＤゲート１４２および１４３にそれぞれ入力される。
【０１７０】動作選択信号ＯＰＳＥＬ０はＮＡＮＤゲー
ト１４５に入力され、動作選択信号ＯＰＳＥＬ１はＮＡ
ＮＤゲート１４４に入力され、動作選択信号ＯＰＳＥＬ
２はＮＡＮＤゲート１４３に入力され、さらに動作選択
信号ＯＰＳＥＬ３はＮＡＮＤゲート１４２に入力されて
いる。ここで、これら動作選択信号ＯＰＳＥＬ０〜ＯＰ
ＳＥＬ３は、これら１ビットのデータＤｏｌｄ１および
Ｄｎｅｗ１以外の他のビットデータを処理するためのＮ
ＡＮＤゲート（図示せず）にも同様に入力されている。
これらＮＡＮＤゲート１４２〜１４５の出力信号は、す
べてＮＡＮＤゲート１４６に入力されている。
【０１７１】したがって、このラスタオペレーション回
路１３７は、動作選択信号ＯＰＳＥＬ０〜ＯＰＳＥＬ３
に応答して１６種類の論理関数の中から１つを選択し、
その選択された論理関数に従って演算処理を行なうため
のものである。
【０１７２】次の表１は、このラスタオペレーション回
路１３７の真理値表を示す。
【０１７３】
【表１】
【０１７４】表１に示すように、たとえば動作選択信号
ＯＰＳＥＬ０〜ＯＰＳＥＬ３がすべて「０」のとき、入
力されたデータＤｏｌｄおよびＤｎｅｗに関係なく、こ
のラスタオペレーション回路１３７の出力信号は「０」
となる。
【０１７５】また、動作選択信号ＯＰＳＥＬ０だけが
「１」で、他の動作選択信号ＯＰＳＥＬ１〜ＯＰＳＥＬ
３がすべて「０」のとき、このラスタオペレーション回
路１３７は、入力されたデータＤｏｌｄおよびＤｎｅｗ
の論理積を行なう。したがって、入力されたデータＤｏ
ｌｄおよびＤｎｅｗがともに「１」であるときだけ、ラ
スタオペレーション回路１３７の出力信号が「１」とな
る。
【０１７６】また、動作選択信号ＯＰＳＥＬ１だけが
「１」で、他の動作選択信号ＯＰＳＥＬ０，ＯＰＳＥＬ
２およびＯＰＳＥＬ３が「０」のとき、このラスタオペ
レーション回路１３７は入力されたデータＤｎｅｗと入
力されたＤｏｌｄの反転データ／Ｄｏｌｄとの論理積を
行なう。したがって、データＤｎｅｗが「１」で、かつ
データＤｏｌｄが「０」のときだけ、ラスタオペレーシ
ョン回路１３７の出力信号は「１」となる。
【０１７７】また、動作選択信号ＯＰＳＥＬ０およびＯ
ＰＳＥＬ１が「１」で、他の動作選択信号ＯＰＳＥＬ２
およびＯＰＳＥＬ３が「０」のとき、このラスタオペレ
ーション回路１３７は、入力されたデータＤｎｅｗをそ
のまま出力信号として出力する。したがって、入力され
たデータＤｏｌｄに関係なく、入力されたデータＤｎｅ
ｗが「１」のときだけ、ラスタオペレーション回路１３
７の出力信号は「１」となる。
【０１７８】また、動作選択信号ＯＰＳＥＬ１およびＯ
ＰＳＥＬ２が「１」で、かつ他の動作選択信号ＯＰＳＥ
Ｌ０およびＯＰＳＥＬ３が「０」のとき、このラスタオ
ペレーション回路１３７は、入力された２つのデータＤ
ｏｌｄおよびＤｎｅｗの排他的論理和を行なう。したが
って、入力された２つのデータＤｏｌｄおよびＤｎｅｗ
が一致しないときだけ、このラスタオペレーション回路
１３７の出力信号は「１」となる。
【０１７９】また、動作選択信号ＯＰＳＥＬ０およびＯ
ＰＳＥＬ２が「１」で、かつ他の動作選択信号ＯＰＳＥ
Ｌ３が「０」のとき、このラスタオペレーション回路１
３７は、入力された２つのデータＤｏｌｄおよびＤｎｅ
ｗの論理和を行なう。したがって、入力された２つのデ
ータＤｏｌｄおよびＤｎｅｗのうち少なくとも一方が
「１」のとき、このラスタオペレーション回路１３７の
出力信号は「１」となる。
【０１８０】また、動作選択信号ＯＰＳＥＬ０およびＯ
ＰＳＥＬ３がすべて「１」のとき、このラスタオペレー
ション回路１３７は、入力されたデータＤｏｌｄおよび
Ｄｎｅｗに関係なく、「１」の出力信号を出力する。
【０１８１】なお、上記した動作選択信号ＯＰＳＥＬ０
〜ＯＰＳＥＬ３の組合わせ以外は、具体的には表１に示
されるようになっている。
【０１８２】図６は、図１に示されたフレームバッファ
メモリにおける演算部２３の比較ユニット１４の全体構
成を示すブロック図である。図６を参照して、この比較
ユニット１４は、３２ビットのデータＤｎｅｗを３２ビ
ットのデータＤｏｌｄと比較する一致比較回路４４１
と、同様に３２ビットのデータＤｎｅｗを３２ビットの
データＤｏｌｄと比較する大小比較回路４５１とを備え
る。ここで、一致比較回路４４１は、３２個のＥＸ−Ｏ
Ｒゲート４４３と、３２個のＡＮＤゲート４４４と、１
個のＮＯＲゲート４４５とを備える。
【０１８３】この比較ユニット１４はさらに、一致比較
回路４４１における３２ビットのデータのうちマスクす
るデータを特定するためのマスクデータが設定可能な一
致マスクレジスタ２５２を備える。一致マスクレジスタ
２５２のいずれかのビットに「０」が設定されると、そ
のビットに対応する一致比較回路４４１のＡＮＤゲート
４４４の出力は、対応するＥＸ−ＯＲゲート４４３の出
力にかかわらずＬ（論理ロー）レベルになる。したがっ
て、このビットに対応するＥＸ−ＯＲゲート４４３の出
力信号はＮＯＲゲート４４５へ与えられない。このよう
に、一致比較回路４４１においては一致マスクレジスタ
２５２に設定されたマスクデータに応答して３２ビット
のうちいずれかがマスクされる。
【０１８４】大小比較回路４５１は、３２個のＡＮＤゲ
ート４５３と、３２個のＡＮＤゲート４５４と、１個の
大小比較器４５５とを備える。上記一致マスクレジスタ
２５２と同様に、大小比較回路４５１においては、大小
マスクレジスタ２５３に設定されたマスクデータに応答
して３２ビットのうちいずれかがマスクされる。
【０１８５】この比較ユニット１４はさらに、一致比較
回路４４１の出力信号に応答してフラグ信号を生成する
一致フラグコントローラ４４２と、大小比較回路４５１
の出力信号に応答してフラグ信号を生成する大小フラグ
コントローラ４５２とを備える。
【０１８６】一致フラグコントローラ４４２は、４つの
動作モードを有する。第１の動作モードにおいては、デ
ータＤｎｅｗのうち有効なビットおよびＤｏｌｄのうち
有効なビットが互いに一致するか否かにかかわらず常に
「１」のフラグ信号が生成される。第２の動作モードに
おいては、データＤｎｅｗのうち有効なビットおよびＤ
ｏｌｄのうち有効なビットが互いに一致するか否かにか
かわらず常に「０」のフラグ信号が生成される。第３の
動作モードにおいては、データＤｎｅｗのうち有効なビ
ットおよびＤｏｌｄのうち有効なビットが互いに一致す
る場合に「１」のフラグ信号が生成される。第４の動作
モードにおいては、データＤｎｅｗのうち有効なビット
およびＤｏｌｄのうち有効なビットが互いに一致しない
場合に「１」のフラグ信号が生成される。一致フラグコ
ントローラ４４２の動作モードは、比較制御レジスタ２
５５に設定されたデータによって決定される。
【０１８７】大小比較コントローラ４５２は８つの動作
モードを有する。第１の動作モードにおいては、データ
Ｄｎｅｗ″のうち有効なビットおよびＤｏｌｄ″のうち
有効なビットの大小関係にかかわらず常に「１」のフラ
グ信号が生成される。第２の動作モードにおいては、デ
ータＤｎｅｗ″のうち有効なビットがデータＤｏｌｄ″
のうち有効なビットよりも大きい場合に「１」のフラグ
信号が生成される。第３の動作モードにおいては、デー
タＤｎｅｗ″のうち有効なビットおよびＤｏｌｄ″のう
ち有効なビットが互いに等しい場合に「１」のフラグ信
号が生成される。第４の動作モードにおいては、データ
Ｄｎｅｗ″のうち有効なビットがデータＤｏｌｄ″のう
ち有効なビット以上の場合に「１」のフラグ信号が生成
される。第５の動作モードにおいては、データＤｎｅ
ｗ″のうち有効なビットおよびＤｏｌｄ″のうち有効な
ビットの大小関係にかかわず常に「０」のフラグ信号が
生成される。第６の動作モードにおいては、データＤｎ
ｅｗ″のうち有効なビットがデータＤｏｌｄ″のうち有
効なビット以下の場合に「１」のフラグ信号が生成され
る。第７の動作モードにおいては、データＤｎｅｗ″の
うち有効なビットおよびデータＤｏｌｄ″のうち有効な
ビットが互いに一致しない場合に「１」のフラグ信号が
生成される。第８の動作モードにおいては、データＤｎ
ｅｗ″のうち有効なビットがデータＤｏｌｄ″のうち有
効なビットよりも小さい場合に「１」のフラグ信号が生
成される。この大小比較コントローラ４５２の動作モー
ドは、比較制御レジスタ２５５に設定されたデータによ
って決定される。
【０１８８】コントローラ４４２および４５２からのフ
ラグ信号はともにＡＮＤゲート４６に与えられ、その論
理積信号がフラグ出力信号ＰＡＳＳ−ＯＵＴとして出力
される。
【０１８９】この比較ユニット１４において、外部から
供給されたデータＤｎｅｗ０〜Ｄｎｅｗ３１はマルチプ
レクサ４１を介して一致比較回路４４１および大小比較
回路４５１の双方に与えられる。キャッシュメモリ１２
から供給されたデータＤｏｌｄ０〜Ｄｏｌｄ３１は、一
致比較回路４４１および大小比較回路４５１の双方に与
えられる。
【０１９０】また、必要に応じて、データＤｎｅｗ０〜
Ｄｎｅｗ３１の代わりに一定データＫ０〜Ｋ３１がマル
チプレクサ４１を介して一致比較回路４４１および大小
比較回路４５１の双方に与えられる。データＤｎｅｗお
よび一定データＫのいずれが供給されるかは、比較制御
レジスタ２５５に設定されたデータによって決定され
る。この一定データＫ０〜Ｋ３１は、図３に示されたコ
ンスタントソースレジスタ２５１から供給される。
【０１９１】一致マスクレジスタ２５２に設定するため
のマスクデータは、外部から供給されるデータＤｎｅｗ
と時分割されて供給される。大小マスクレジスタ２５３
に設定するためのマスクデータも同様に、外部から供給
されるデータＤｎｅｗと時分割されて供給される。
【０１９２】次に、この実施例１によるフレームバッフ
ァメモリの動作を簡単に説明する。なお、このフレーム
バッファメモリは後述するようにパイプライン化されて
いるが、以下ではパイプライン化されていないものとし
てその動作を説明する。
【０１９３】このフレームバッファメモリ１０において
は、まずメインメモリ１１にディスプレイ上に表示する
ための画像データを書込む必要がある。メインメモリ１
１に書込まれるべきデータは外部データＤＱ０〜ＤＱ３
１として入力され、画素処理ユニット１３およびデータ
バス１９を介して一旦キャッシュメモリ１２にストアさ
れる。キャッシュメモリ１２にストアされたデータはデ
ータバス１７を介して、アドレス信号ＤＡＤによって指
定されるメモリセルに書込まれる。このような動作がメ
インメモリ１１の全てのアドレスについて行なわれる図
７は、ディスプレイ上に表示される画面とメインメモリ
１１のメモリ領域との対応関係を示す図である。図７に
示されるように、１フレームは２５６個のページ群に分
割される。１つのページ群はさらに４つのページに分割
される。各ページ内のデータは、メインメモリ１１の対
応するバンクに格納される。各ページはさらに４０個の
ブロックに分割される。各ブロックは８つのサブブロッ
クに分割される。各頁を矩形としたことによりヒット率
を向上させたグラフィックにおいては、隣接したデータ
を連続して書替えることが多い。たとえば四角形を描画
する場合などである。このため、キャッシュメモリ上の
データは、ディスプレイ上の矩形ブロックに対応させる
のが好ましい。１行単位でキャッシュメモリにデータを
ストアすると、縦方向に線を引く場合に、ＤＲＡＭおよ
びＳＡＭ間の転送が頻繁に行なわれなければならない。
【０１９４】メインメモリ１１に書込まれたデータは、
アドレス信号ＤＡＤに応答して２５６ビットごとにグロ
ーバルバス１７を介してキャッシュメモリ１２へ転送さ
れる。この２５６ビットのデータは、図７に示されたブ
ロックに相当する。演算処理はサブブロック単位（１×
４×８）で行なわれ、ＳＡＭへの転送は頁の１行単位
（１×８０×８）で行なわれる。
【０１９５】図８および図１０は、フレーム内の画像デ
ータとメインメモリのメモリ領域との対応関係を示す図
である。図９は、図８に示されるように画像データが格
納されている場合に、シリアルアクセスメモリ１５によ
ってそのデータが読出されかつその読出されたデータが
シリアルに出力される様子を示すタイミングチャートで
ある。図１１は、図１０に示されるように画像データが
格納されている場合に、シリアルアクセスメモリ１５に
よってそのデータが読出されかつその読出されたデータ
がシリアルに出力される様子を示すタイミングチャート
である。１つのバンク（たとえばＡバンク）に隣接して
同じバンクが配置されないように配列することによっ
て、同じバンクを続けてアクセスしないようにされてい
る。グラフィックスでは、ランダムにデータを書替える
ことは少なく、連続（隣接）したデータをアクセスする
場合が多いため、上記の配列がスピード的に有効であ
る。
【０１９６】図９に示されるように、図８の場合は各バ
ンクからデータがインタリーブされて出力されるので、
その実行時間は、図１１に示されるようにデータがイン
タリーブされずに出力される場合よりも短くなる。縦に
線を引くときがワーストケースとなる。
【０１９７】この実施例１では図８に示されるようにデ
ータが格納されているので、シリアルアクセスメモリ１
５から高速にビデオ出力データＶＯが出力される。デー
タは、Ａ：０，Ｂ：０，Ａ：１，Ｂ：１…，Ｃ：０，
Ｄ：０，Ｃ：１，Ｄ：１…とマルチプレクサ４２により
インタリーブ出力される。
【０１９８】メインメモリ１１に書込まれたデータは、
アドレス信号ＤＡＤに応答して２５６ビットごと一度に
データバス１７を介してキャッシュメモリ１２へ転送さ
れる。
【０１９９】キャッシュメモリ１２へ転送されたデータ
は、アドレス信号ＣＡＤに応答して３２ビットごと同時
にデータバス１８を介して画素処理ユニット１３または
比較ユニット１４へ転送される。
【０２００】一方、画素処理ユニット１３または比較ユ
ニット１４には、新しい画像データＤＱ０〜ＤＱ３１が
与えられる。画素処理ユニット１３においては、キャッ
シュメモリ１２から読出された古い画像データとこの新
しい画像データＤＱ０〜３１とに基づいて、制御信号Ｃ
ＮＴ１によって指定された演算処理が行なわれる。ま
た、比較ユニット１４においては、キャッシュメモリ１
２から読出された古い画像データと新しい画像データＤ
Ｑ０〜ＤＱ３１とに基づいて、制御信号ＣＮＴ２によっ
て指定された比較処理が行なわれる。
【０２０１】ここで、画素処理ユニット１３において
は、３次元グラフィックス処理の基本であるα−ブレン
ド処理、およびラスタオペレーションと呼ばれる画像デ
ータ間の論理演算処理が選択的に行なわれる。また、比
較ユニット１４においては、ＣＲＴ上の奥行き情報を処
理するＺコンペア処理が行なわれる。
【０２０２】（１） α−ブレンド処理 まず画素処理ユニット１３において、α−ブレンド処理
が行なわれる場合について説明する。
【０２０３】α−ブレンド処理は、３次元グラフィック
スがＣＲＴ上に表示されるときにその透明感を表わすた
めに行なわれる。α−ブレンド処理のための演算式は次
の数２で表される。
【０２０４】
【数２】
【０２０５】ここで、ＯＵＴ（Ｒ）は実際にＣＲＴ上に
表示されるべき画素中の赤の色信号成分の出力値を示
し、ＯＵＴ（Ｇ）は実際にＣＲＴ上に表示されるべき画
素中の緑の色信号成分の出力値を示し、ＯＵＴ（Ｂ）は
実際にＣＲＴ上に表示されるべき画素中の青の色信号成
分の出力値を示す。
【０２０６】また、Ｄｎｅｗ（Ｒ）は新たにＣＲＴ上に
表示されるべき画素中の赤の色信号成分の入力値を示
し、Ｄｎｅｗ（Ｇ）は新たにＣＲＴ上に表示されるべき
画素中の緑の色信号成分の入力値を示し、Ｄｎｅｗ
（Ｂ）は新たにＣＲＴ上に表示されるべき画素中の青の
色信号成分の入力値を示す。
【０２０７】また、Ｄｏｌｄ（Ｒ）は既にＣＲＴ上に表
示されている画素中の赤の色信号成分の入力値を示し、
Ｄｏｌｄ（Ｇ）は既にＣＲＴ上に表示されている画素中
の緑の色信号成分の入力値を示し、Ｄｏｌｄ（Ｂ）は既
にＣＲＴ上に表示されている画素中の青の色信号成分の
入力値を示す。
【０２０８】αは既にＣＲＴ上に表示されている画面の
データＤｏｌｄと新たにＣＲＴ上に表示されるべき画面
のデータＤｎｅｗとの混合率を示し、新たにＣＲＴ上に
表示されるべき画面に既にＣＲＴ上に表示されている画
面をどの程度混合するかを示す係数である。
【０２０９】たとえばこの係数αが「０」のとき、ＲＧ
Ｂの各出力値ＯＵＴは新たにＣＲＴ上に表示されるべき
データＤｎｅｗに等しくなる。また、係数αが「１」の
とき、ＲＧＢの各出力値ＯＵＴは既にＣＲＴ上に表示さ
れているデータＤｏｌｄに等しくなる。ＲＧＢの各デー
タが８ビットからなる場合は、１画素において約１６０
０万色（自然色）が表現され得る。
【０２１０】次に、図４のブロック図を参照してα−ブ
レンド処理の動作を説明する。画素処理ユニット１３に
おいてα−ブレンド処理が行なわれるとき、入力ノード
１３１には８ビットの係数αが与えられ、入力ノード１
３２には既にＣＲＴ上に表示されている８ビットの画像
データＤｏｌｄ〈Ｒ〉、Ｄｏｌｄ〈Ｇ〉またはＤｏｌｄ
〈Ｂ〉が与えられる。この画像データＤｏｌｄはキャッ
シュメモリ１２から供給される。また、入力ノード１３
３には（１−α）×Ｄｎｅｗで表されるデータが与えら
れる。このデータ（１−α）×Ｄｎｅｗは、外部ＩＣな
どにおいて係数αおよびデータＤｎｅｗ〈Ｒ〉〈Ｇ〉
〈Ｂ〉に基づいて演算処理により生成されたものであ
る。したがって、入力ノード１３３には、Ｄｏｌｄの
〈Ｒ〉，〈Ｇ〉，〈Ｂ〉のうち対応する１つが入力され
る。
【０２１１】入力ノード１３１に与えられたデータα
と、入力ノード１３２に与えられたデータＤｏｌｄと
は、乗算器１３４によって乗算される。この乗算された
結果データα×Ｄｏｌｄは（２×８）ビットからなる
が、本実施例では各色成分を表わすビット数を８ビット
としているため、そのうち上位８ビットの結果データα
×Ｄｏｌｄだけが加算器１３５に与えられる。下位８ビ
ットは誤差として切り捨てるが、２進数なので、０捨１
入を行なう。
【０２１２】加算器１３５においては、乗算器１３４か
ら与えられた結果データα×Ｄｏｌｄと、入力ノード１
３３に与えられたデータ（１−α）×Ｄｎｅｗとが加算
される。データの減算のため、外部から与えられる（１
−α）Ｄｎｅｗは、「２」の補数をとることも可能であ
る。
【０２１３】加算器１３５からの結果データα×Ｄｏｌ
ｄ＋（１−α）×Ｄｎｅｗの値がマイナスになるときは
加算器１３５からクランプ回路１３６へアンダフローフ
ラグ信号ＵＦが与えられる。また、加算器１３５からの
結果データα×Ｄｏｌｄ＋（１−α）×Ｄｎｅｗの値が
「２５５」を超えるときは、加算器１３５からクランプ
回路１３６へオーバフローフラグ信号ＯＦが与えられ
る。
【０２１４】クランプ回路１３６においては、アンダフ
ローフラグ信号ＵＦが与えられたとき、加算器１３５か
らの結果データが強制的に「０」に設定され、オーバフ
ローフラグ信号ＯＦが与えられたとき、加算器１３５か
らの結果データは強制的に「２５５」に設定される。す
なわち、クランプ回路１３６は、加算器１３５からの結
果データの範囲が「０〜２５５」以外のとき、「０」ま
たは「２５５」にクランプする。
【０２１５】画素処理ユニット１３においてα−ブレン
ド処理が行なわれるとき、「１」の選択信号ＳＬがマル
チプレクサ１３８に与えられるため、クランプ回路１３
６からのデータが選択され、出力ノード１３９を介して
出力される。
【０２１６】（２） ラスタオペレーション 次に、画素処理ユニット１３においてラスタオペレーシ
ョンが行なわれる場合について説明する。
【０２１７】この場合、入力ノード１３２には上記α−
ブレンド処理の場合と同様に、既にＣＲＴ上に表示され
ているデータＤｏｌｄが与えられる。一方、入力ノード
１３３には新たにＣＲＴ上に表示されるべきデータＤｎ
ｅｗが与えられる。このデータＤｎｅｗは外部データＤ
Ｑ０〜ＤＱ３１として与えられたものである。
【０２１８】これらのデータＤｏｌｄおよびＤｎｅｗは
ともにラスタオペレーション回路１３７へ与えられる。
ラスタオペレーション回路１３７においては、これらの
データＤｏｌｄおよびＤｎｅｗに基づいて、動作選択信
号ＯＰＳＥＬ０〜ＯＰＳＥＬ３によって指定された論理
演算処理が行なわれる。動作選択信号ＯＰＳＥＬ０〜Ｏ
ＰＳＥＬ３と論理関数との関係は上記表１で既に示した
とおりである。
【０２１９】画素処理ユニット１３においてラスタオペ
レーションが行なわれるときは、「０」の選択信号ＳＬ
がマルチプレクサ１３８に与えられる。これにより、ラ
スタオペレーション回路１３７からの結果データが選択
され、出力ノード１３９を介して外部に出力される。
【０２２０】（３） Ｚコンペア処理 次に、比較ユニット１４においてＺコンペア処理が行な
われる場合について説明する。
【０２２１】一般に、３次元グラフィックスを表示する
場合、各画素はＲ、Ｇ、Ｂ、α、Ｚからなる５つのデー
タを持っている。ここで、Ｒ、ＧおよびＢは色データを
示し、αは上記α−ブレンド処理における混合率を示
す。この混合率αは新しいデータＤｎｅｗにどの程度古
いデータＤｏｌｄを混合するかを示すものであるから、
透過率を示すものということもできる。さらに、Ｚは奥
行き情報を示し、たとえばその値が大きいほど画面を見
ている人から遠いことを表わし、その値が小さいほど画
面を見ている人から近いことを表わす。
【０２２２】図１２は、Ｚコンペア処理を説明するため
の模式図である。図１２（Ａ）に示すようなＺデータ
（以下「ＺＡ」と表わす）が予めメインメモリ１１にス
トアされているとし、図１２（Ｂ）に示すようなＺデー
タ（以下「ＺＢ」と表わすが外部データＤＱ０〜ＤＱ３
１として与えられるとする。なお、Ｚデータは表示され
ない。
【０２２３】メインメモリ１１にストアされているデー
タＺＡは、データバス１７を介してキャッシュメモリ１
２へ読出される。キャッシュメモリ１２へ読出されたデ
ータＺＡは、さらにデータバス１８を介して比較ユニッ
ト１４へ供給される。一方、外部から図１２（Ｂ）に示
すようなデータＺＢが比較ユニット１４に供給される。
【０２２４】この比較ユニット１４において、キャッシ
ュメモリ１２から供給されたデータＺＡと、外部から供
給されたデータＺＢとが画素ごとに順次比較される。
【０２２５】キャッシュメモリ１２から供給されたデー
タＺＡが外部から供給されたデータＺＢよりも大きいと
きは、その外部から供給されたデータＺＢがキャッシュ
メモリ１２に書込まれる。一方、キャッシュメモリ１２
から供給されたデータＺＡが外部から供給されたデータ
ＺＢよりも小さいときは、キャッシュメモリ１２にスト
アされているデータＺＡはそのまま維持される。その結
果はメインメモリ１１に書き戻される。
【０２２６】以上のような処理が１画面のすべての画素
について行なわれると、図１２（Ｃ）に示すように小さ
なＺ値を持つデータが優先的にメインメモリ１１に書込
まれる。
【０２２７】以上、Ｚ値の比較処理についてのみ説明し
たが、Ｒ，Ｇ，Ｂ，αなどの他のデータは、このフレー
ムバッファメモリ１０のメインメモリ１１にストアされ
たり、あるいは他のフレームバッファメモリのメインメ
モリにストアされたりすることができる。
【０２２８】また、これらＲ，Ｇ，Ｂ，αなどのデータ
もＺ値と同様にＺコンペア処理の結果に従ってメインメ
モリに既にストアされた古いデータと、外部から与えら
れる新しいデータの古いデータとの演算結果とのいずれ
かのデータが選択され、これによりメインメモリにおけ
るデータが更新される必要がある。そのため、比較ユニ
ット１４のフラグ出力信号ＰＡＳＳ−ＯＵＴは外部に出
力されている。このフラグ出力信号ＰＡＳＳ−ＯＵＴは
他のフレームバッファメモリのキャッシュメモリへフラ
グ入力信号ＰＡＳＳ−ＩＮとして与えられる。したがっ
て、このフレームバッファメモリ１０は他のフレームバ
ッファメモリと連動して動作することができる。また、
このように構成されたフレームバッファメモリ１０は単
にＺコンペア処理を行なうＺバッファに対応できるだけ
でなく、ＲＯＰ／ブレンド処理を行なうカラーバッファ
にも対応することができるばかりでなく、表示画面のサ
イズに従ってメモリ領域の割付が自由にできる。ワンチ
ップ内で色データとＺデータとを持つことも可能であ
る。また、色データ処理はバイト単位（ＲＯＰ／ブレン
ドユニット単位）で設定することもできる。さらに、比
較処理は色データのビットをマスクすることによって行
なってもよい。
【０２２９】したがって、このフレームバッファメモリ
１０は非常に高いフレキシビリティを有するものとな
る。
【０２３０】（４） ステンシル動作 ステンシル動作においては、たとえば、表示を書換えた
いところのステンシルビットには「１」が設定され、表
示を書換えたくないところには「０」が設定される。１
画素を特定する３２ビットのデータのうち上位８ビット
はこのようなステンシルデータを表わし、下位２４ビッ
トは奥行き座標（Ｚデータ）を表わすものとし、上記図
６に示された比較ユニット１４の動作を説明する。
【０２３１】図６を参照して、一致比較回路４４１にお
いては下位２４ビットがマスクされる。したがって、こ
の一致比較回路４４１は上位８ビットのデータが互いに
一致するか否かを判別する。一方、大小比較回路４５１
においては上位８ビットがマスクされる。したがって、
大小比較回路４５１は下位２４ビットのデータの大きさ
を比較する。
【０２３２】８ビットのステンシルデータと２４ビット
のＺデータとからなる３２ビットのデータＤｎｅｗおよ
びＤｏｌｄが、一致比較回路４４１および大小比較回路
４５１に与えられる。一致比較回路４４１においては上
位８ビットのステンシルデータのみが比較される。大小
比較回路４５１においては下位２４ビットのＺデータの
みが比較される。
【０２３３】この場合、ステンシルデータが互いに一致
すると、一致フラグコントローラ４４２から「１」のフ
ラグ信号が出力される。一致フラグコントローラはデー
タＤｎｅｗがデータＤｏｌｄに等しいとき「１」のフラ
グ信号を出力し、大小比較フラグコントローラはデータ
ＤｎｅｗよりもデータＤｏｌｄのほうが大きいとき
「１」のフラグ信号を出力するように設定する。
【０２３４】また、Ｄｎｅｗ内のＺデータがデータＤｏ
ｌｄ内のＺデータよりも小さいと、大小フラグコントロ
ーラ４５２から「１」のフラグ信号が生成される。この
とき、フラグ出力信号ＰＡＳＳ−ＯＵＴは「１」とな
り、キャッシュメモリのデータの書替えが必要なことを
示す。
【０２３５】（５） カラーインデックス動作 次に、１画素を表わす３２ビットのデータが、下位８ビ
ットのカラーインデックスデータと上位２４ビットのＺ
データとから構成される場合について図１を参照して説
明する。ここで、８ビットのカラーインデックスデータ
は、予め定められた２５６色の中から１つを特定するた
めのものである。
【０２３６】この場合はまず、ＲＯＰ／ブレンドユニッ
ト１５２，１５３および１５４が外部より入力されたデ
ータＤＱ８〜ＤＱ３１を通過する状態にされる。キャッ
シュメモリ１２から読出されたカラーインデックスデー
タはＲＯＰ／ブレンドユニット１５１に与えられる。こ
のＲＯＰ／ブレンドユニット１５１にはさらに外部から
の８ビットのカラーインデックスデータＤＱ０〜ＤＱ７
が与えられる。
【０２３７】したがって、ＲＯＰ／ブレンドユニット１
５１に与えられたカラーインデックスデータはたとえば
ラスタオペレーション処理がされるが、ＲＯＰ／ブレン
ドユニット１５２〜１５４に与えられた２４ビットの外
部から与えられたＺデータはそのまま通過して出力され
る。
【０２３８】一方、比較ユニット１４においては下位８
ビットがマスクされる。したがって、上位２４ビットの
ＺデータのみがＺコンペア処理（一致比較および大小比
較の両方を含む）される。ここで、新しいデータのほう
が古いデータよりもディスプレイ上の手前にある場合
は、比較ユニット１４から「１」のフラグ出力信号ＰＡ
ＳＳ−ＯＵＴが出力される。制御信号入力端子２９は図
示はされていないが電源電位にプルアップされているの
で、このフラグ出力信号ＰＡＳＳ−ＯＵＴは書込イネー
ブル信号ＷＥとしてキャッシュメモリ１２へ与えられ
る。したがって、α−ブレンド処理された８ビットのカ
ラーインデックスデータと外部から供給された２４ビッ
トのＺデータとが転送バス１９を介してキャッシュメモ
リに書込まれる。
【０２３９】図１３に示されるように、この８ビットの
カラーインデックスデータＣＩＸはフレームバッファメ
モリ１０からＲＡＭＤＡＣ（ランダム・アクセス・メモ
リ・デジタル・アナログ・コンバータ）５５に与えられ
る。ＲＡＭＤＡＣ５５においてそのカラーインデックス
データＣＩＸに応答して予めＲＡＭＤＡＣ内のルークア
ップテーブル中に格納された２５６種類の色の中から１
つが選択される。
【０２４０】以上のように、このフレームバッファメモ
リ１０はラスタオペレーションのみを行なったり、α−
ブレンド処理のみを行なったり、Ｚコンペア処理のみを
行なったり、あるいはその画素処理ユニット１３におい
て色データの処理を行なうと同時に比較ユニット１４に
おいてＺコンペア処理を行なうことができる。
【０２４１】図１４は、このフレームバッファメモリ１
０にどのような処理を行なわせるかを決定するための制
御レジスタ群を示す図である。図１４を参照して、制御
レジスタ群２５は、コンスタントソースレジスタ２５１
と、一致マスクレジスタ２５２と、大小マスクレジスタ
２５３と、ＲＯＰ／ブレンド制御レジスタ２５４と、比
較制御レジスタ２５５とを含む。レジスタへの書込み
は、外部から与えられるレジスタ書込オペレーションコ
ードとアドレス信号ＲＡＤの組合わせによって指定する
レジスタに書込まれる。
【０２４２】次の表２は、制御レジスタ群２５に与えら
れるアドレス信号ＲＡＤとそのアドレス信号に応答して
選択される制御レジスタとの対応関係を示す。たとえ
ば、「０００００１」のアドレス信号ＲＡＤが与えられ
た場合は、コンスタントソースレジスタ２５１が選択さ
れる。
【０２４３】
【表２】
【０２４４】図１４を参照して、コンスタントソースレ
ジスタ２５１がリセットされるときには、「０００００
００００Ｈ」のデータが強制的に設定される。ここで、
「Ｈ」はその前の数字が１６進数であることを示す。ま
た、０〜３１ビットにはデータ入力端子２７から与えら
れた３２ビットのデータＤＱが設定される。３２〜３５
ビットには４ビットのＤＸ端子に与えられるデータが設
定される。ここで、ＤＸ端子は、第４の入力ノード（α
が「１」を表わす）に対応する。ＤＱ２４〜３１は３５
ビット目に対応し、ＤＱ１６〜２３は３４ビット目に対
応し、ＤＱ８〜１５は３３ビット目に対応し、ＤＱ０〜
７は３２ビット目に対応する。
【０２４５】一致マスクレジスタ２５２がリセットされ
るときは、「００００００００Ｈ」のデータが強制的に
設定される。その０〜３１ビットにはデータ入力端子２
７に与えられた３２ビットのデータが設定される。ここ
で、各ビットの値が「０」の場合は対応するビットがマ
スクされ、各ビットの値が「１」のときは対応するビッ
トがマスクされない。したがって、一致マスクレジスタ
２５２がリセットされたときはすべてのビットがマスク
される。
【０２４６】大小比較レジスタ２５３がリセットされる
ときは、「００００００００Ｈ」のデータが強制的に設
定される。その他は、上記一致マスクレジスタ２５２と
同様である。
【０２４７】ＲＯＰ／ブレンド制御レジスタ２５４の第
０〜第７ビットはＲＯＰ／ブレンドユニット１５１を制
御する。第８〜第１５ビットはＲＯＰ／ブレンドユニッ
ト１５２を制御する。第１６〜第２３ビットはＲＯＰ／
ブレンドユニット１５３を制御する。第２４〜第３１ビ
ットはＲＯＰ／ブレンドユニット１５４を制御する。Ｒ
ＯＰ／ブレンド制御ユニット２４がリセットされるとき
には、「０３０３０３０３Ｈ」のデータが強制的に設定
される。外部から入力されたデータが通過状態のモード
に設定される。次の表３は各ユニットを制御する８ビッ
トのデータの役割を示す。
【０２４８】
【表３】
【０２４９】比較制御レジスタ２５５はリセットされる
ときは、「００００００００Ｈ」のデータが強制的に設
定される。第０〜第２ビットは大小フラグコントローラ
４５２を制御する。第８および第９ビットは一致フラグ
コントローラ４４２を制御する。第１６ビットはデータ
入力端子２７から供給されるデータＤＱかコンスタント
ソースレジスタ２５１にストアされている一定データＫ
かを選択する。次の表４は、第０〜第２，第８，第９お
よび第１６ビットの役割を示す。
【０２５０】
【表４】
【０２５１】図１５は、パイプライン化された演算部を
示す。なお、図中箱内の数字はパイプラインのステージ
数を示す。図１６は、図１５のパイプライン化された演
算部２３をさらに詳細に示すブロック図である。図１７
は、図１６に示された４つのＲＯＰ−ブレンドユニット
のみを示すブロック図である。図１８は、図１６に示さ
れた比較ユニット１４のみを示すブロック図である。
【０２５２】図１５〜図１８から明らかなように、この
フレームバッファメモリ１０は７つのパイプラインステ
ージから構成される。各パイプラインステージの間には
パイプラインレジスタＰＲが設けられている。
【０２５３】図１９は、図１７に示されたＲＯＰ／ブレ
ンドユニットのパイプライン動作を示すタイミングチャ
ートである。図１９を参照して、ＲＯＰ／ブレンドユニ
ット１３による演算処理は第３〜第６ステージにおいて
行なわれる。
【０２５４】図２０は、図１８に示された比較ユニット
１４のパイプライン動作を示すタイムチャートである。
図２０を参照して、比較ユニット１４による比較動作は
第３〜第６ステージにおいて行なわれる。
【０２５５】上記のように、ＲＯＰ／ブレンドユニット
における演算処理と比較ユニットにおける比較動作はと
もに４サイクルで行なわれるので、画素処理ユニット１
３からの結果データは比較ユニット１４からの結果デー
タと同時に出力される。
【０２５６】この実施例１においては、占有面積が小さ
いにもかかわらず大量のデータを記憶できるメインメモ
リ１１が設けられているので、１フレームに相当する１
０．５メガビットのデータすべてをこのメインメモリ１
１にストアすることができる。このメインメモリ１１に
ストアされているデータは、３２ビットごとに外部から
供給される３２ビットのデータと演算されるが、その演
算対象となる３２ビットの８倍のデータが一旦キャッシ
ュメモリ１２の８ユニットのうちの１ユニットにストア
される。すなわち、メインメモリ１１からキャッシュメ
モリ１２へ２５６ビットのデータがまとめて転送され
る。このキャッシュメモリ１２は記憶容量は小さいが、
アクセス速度の速いＳＲＡＭで構成されているため、演
算対象となる３２ビットのデータを高速で供給すること
ができる。
【０２５７】また、このフレームバッファメモリ１０は
ワンチップで構成され、その２５６ビットのデータを転
送するためのデータバス１７が非常に長くなることもな
いため、データ転送速度が遅くなったり、あるいはデー
タを転送するときの消費電力が大きくなることもない。
すなわち、この実施例１は、メインメモリが本来持って
いる「多ビットを同時にアクセスすることができる」と
いう利点を十分に活用することができる。そのため、こ
れら多ビットのデータをインタリーブして処理すること
により、見かけ上メインメモリを高速に動作させること
ができる。
【０２５８】この実施例１においては、４つのＲＯＰ／
ブレンドユニット１５１〜１５４および比較ユニット１
４Ａ〜１４Ｄは、８ビットデータ処理単位に分割された
ユニット構造としている。また、メインメモリ１１が複
数のバンクに分割されているため、ワード線およびビッ
ト線の長さを短くすることができる。ワード線およびビ
ット線の長さが短いと、それらの持つ寄生容量が小さい
ため、メインメモリ１１Ａ〜１１Ｄのアクセス時間が短
くなるとともに、キャッシュメモリ１２Ａ〜１２Ｄは高
速に動作することができる。
【０２５９】また、これらバンク数を増減することによ
ってこのフレームバッファメモリ１０の機能を容易に拡
張等することができる。そのため、種々のフレームバッ
ファメモリを短時間で設計することができる。
【０２６０】また、上記のようにキャッシュメモリ１２
は１リード／１ライト／１リード・ライトの３ポート構
成を取るため、演算部への読出し、演算結果の書込み、
ならびにメインメモリ１１とのデータ転送を同時に実行
することができる。また、キャッシュメモリ１２は、図
示はされていないが、画素データを保持するブロック以
外にキャッシュメモリ１２内にあるいずれのデータが新
たに書込まれたものであるかを示すフラグデータをも保
持するように構成されている。このフラグは、キャッシ
ュメモリ１２に演算結果データの書込みを行なったと
き、そのデータに対応するビットがセットされ、キャッ
シュメモリ１２からメインメモリ１１ヘデータを書き戻
すとき、フラグビットがセットされているデータのみを
書込み、フラグビットはリセットされているものはデー
タが書込まれない。これにより、不必要な書込バッファ
の動作を取除くことができ、消費電力を小さくすること
ができる。なお、このフラグによるメインメモリ１１へ
の書込制御は外部制御信号によって指定することができ
る。このフラグのリセットは、データをメインメモリ１
１からキャッシュメモリ１２へ転送したとき、あるいは
外部からの制御信号によって行なわれる。
【０２６１】［実施例２］図２１は、この発明の実施例
２によるフレームバッファメモリの全体構成を示すブロ
ック図である。なお、図中同一符号で示される部分は同
一または相当部分を示す。
【０２６２】図２１を参照して、このフレームバッファ
メモリ３０は、メインメモリ１１と、２つのキャッシュ
メモリ３１Ａおよび３１Ｂと、画素処理ユニット１３
と、比較ユニット１４と、シリアルアクセスメモリ（Ｓ
ＡＭ）１５と、コントローラ３２とを備える。これらは
すべて１枚の半導体基板上に形成されている。
【０２６３】このフレームバッファメモリ３０はさら
に、メインメモリ１１から読出されたデータをキャッシ
ュメモリ３１Ａおよび３１Ｂに分配して供給するデマル
チプレクサ（ＤＭＵＸ）３３と、キャッシュメモリ３１
Ａから読出されたデータとキャッシュメモリ３１Ｂから
読出されたデータとを選択してメインメモリ１１に供給
するマルチプレクサ（ＭＵＸ）３４とを備える。
【０２６４】このフレームバッファメモリ３０はさら
に、キャッシュメモリ３１Ａから読出されたデータとキ
ャッシュメモリ３１Ｂから読出されたデータとを選択し
て画素処理ユニット１３に供給するマルチプレクサ３５
と、画素処理ユニット１３からの結果データをレジスタ
ファイル３１Ａおよび３１Ｂに分配して供給するデマル
チプレクサ３６とを備える。マルチプレクサ３５からの
データは比較ユニット１４および外部へも供給される。
【０２６５】キャッシュメモリ３１Ａにおいては、外部
から供給されるアドレス信号ＲＦ１ＡＤに応答してデー
タが読出され、または書込まれる。キャッシュメモリ３
１Ｂにおいては、アドレス信号ＡＦ２ＡＤに応答してデ
ータが読出され、または書込まれる。比較ユニット１４
の出力信号ＰＡＳＳ−ＯＵＴは外部に出力されるととも
に、キャッシュメモリ３１Ａおよび３１Ｂに供給され
る。
【０２６６】また、別のフレームバッファメモリにおけ
る比較ユニットのフラグ出力信号はフラグ入力信号ＰＡ
ＳＳ−ＩＮとして外部からキャッシュメモリ３１Ａおよ
び３１Ｂに供給される。コントローラ３２は、外部から
供給される制御信号ＣＴに応答してメインメモリ１１、
キャッシュレジスタ３１Ａおよび３１Ｂ、画素処理ユニ
ット１３および比較ユニット１４など制御するための制
御信号を生成するためのものである。
【０２６７】次に、この実施例２によるフレームバッフ
ァメモリ３０の動作について説明する。 基本的な動作
は上記実施例１と同様であるので、異なる動作だけを詳
しく説明する。
【０２６８】上記実施例１では、キャッシュメモリ２の
機能としてリードモディファイライトが必要な場合があ
る。ここで、リードモディファイライトとは、同一アド
レスに対してリード動作とライト動作とが同一マシンサ
イクル内に生じたときリード動作を行なった後ライト動
作を行なうことである。同一マシンサイクル内でリード
動作とライト動作とを行なうことは、キャッシュメモリ
２が高速で動作する場合は非常に困難である。
【０２６９】これに対し、この実施例２においては、た
とえばキャッシュメモリ３１Ａを読出動作だけに用い、
キャッシュメモリ３１Ｂを書込動作だけに用いることに
よって、これらキャッシュメモリ３１Ａおよび３１Ｂの
動作速度を低下させることなく、同一アドレス（つまり
アドレス信号ＲＦ１ＡＤおよびＲＦ２ＡＤが同一）に対
してリード動作とライト動作とが同一マシンサイクル内
で行なわれ得る。
【０２７０】また、キャッシュメモリ３１Ａをデータ処
理に用い、キャッシュメモリ３１Ｂをメインメモリ１１
とのデータ転送に用いることによって、いわゆるバンク
インタリーブが可能となる。このことは、画素処理ユニ
ット１３がさらに高速化される場合に問題となる、メイ
ンメモリ１１へのアクセス時間と画素処理ユニット１３
の処理時間とのギャップを解消するためにも有効であ
る。
【０２７１】［実施例３］図２２は、この発明の実施例
３によるフレームバッファメモリ６０の全体構成を示す
ブロック図である。
【０２７２】図２２を参照して、このフレームバッファ
メモリ６０は４つのマクロセルブロック６１Ａないし６
１Ｄを備える。たとえばマクロセルブロック６１Ａは、
メインメモリ１１Ａと、キャッシュメモリ１２Ａと、画
素処理ユニット１３Ａと、比較ユニット１４Ａとを備え
る。他のマクロセルブロック６１Ｂないし６１Ｄも同様
である。
【０２７３】このフレームバッファメモリ６０はさら
に、フラグ発生器６２を備える。フラグ発生器６２は、
マクロセルブロック６１Ａないし６１Ｄにおける比較ユ
ニットによる比較結果を示す４つのフラグ信号ＦＡない
しＦＤに応答して１つのフラグ出力信号ＰＡＳＳ−ＯＵ
Ｔを生成するためのものである。
【０２７４】図２３は、図２２に示されたマクロセルブ
ロック６１Ａないし６１Ｄの比較ユニット１４Ａないし
１４Ｄ（マクロセルブロック６１Ｂないし６１Ｄの比較
ユニット１４Ｂないし１４Ｄは図２２に示されていな
い。）の構成をさらに詳細に示すブロック図である。
【０２７５】図２３を参照して、各比較ユニット１４Ａ
ないし１４Ｄは、８ビットの比較回路６４Ａ〜６４Ｄ
と、マルチプレクサ（ＭＵＸ）６５Ａ〜６５Ｄおよび６
６Ａ〜６６Ｄと、インバータ６７Ａ〜６７Ｄおよび６８
Ａ〜６８Ｄとを備える。
【０２７６】比較回路６４Ａ〜６４Ｄは、８ビットの入
力データＡ２４〜３１と８ビットの入力データＢ２４〜
３１とを比較するためのものである。比較ユニット１４
Ａにおけるマルチプレクサ６５Ａの出力信号は、インバ
ータ６７Ａを介して比較ユニット１４Ｂにおけるマルチ
プレクサ６５Ｂおよび６６Ｂに与えられる。比較ユニッ
ト１４Ｂにおけるマルチプレクサ６５Ｂの出力信号は、
インバータ６７Ｂを介して比較ユニット１４Ｃにおける
マルチプレクサ６５Ｃおよび６６Ｃに与えられる。比較
ユニット１４Ｃにおけるマルチプレクサ６５Ｃの出力信
号は、インバータ６７Ｃを介して比較ユニット１４Ｄに
おけるマルチプレクサ６５Ｄおよび６６Ｄに与えられ
る。
【０２７７】各比較ユニット１４Ａ〜１４Ｄにおけるマ
ルチプレクサ６６Ａ〜６６Ｄの出力信号は、１つの４入
力ＮＡＮＤゲート６９に与えられる。このＮＡＮＤゲー
ト６９の出力信号ＤＦＬＡＧはフラグ発生器６２に与え
られる。また、比較ユニット１４Ｄにおけるマルチプレ
クサ６５Ｄの出力信号は、インバータ６７Ｄを介してフ
ラグ信号ＥＦＬＡＧとしてフラグ発生器６２に与えられ
る。
【０２７８】図２４は、図２３に示された比較回路６４
Ａの構成をさらに詳細に示すブロック図である。なお、
他の比較回路６４Ｂないし６４Ｄもこの比較回路６４Ａ
と同様に構成されている。
【０２７９】図９を参照して、この比較回路６４Ａは、
４ビットの比較回路６４１Ａおよび６４１Ｂと、２入力
ＮＯＲゲート６４２と、マルチプレクサ６４３と、イン
バータ６４４とを備える。
【０２８０】比較回路６４１Ａは、１ビットの比較回路
６４２Ａないし６４５Ａと、４入力ＮＯＲゲート６４６
Ａと、４入力ＮＡＮＤゲート６４７Ａとを備える。各比
較回路６４２Ａ〜６４５Ａ、１ビットの入力データＡ２
８〜Ａ３１と、１ビットの入力データＢ２８〜Ｂ３１と
比較して出力信号ＤＯおよびＢＯを生成する。各比較回
路６４２Ａ〜６４５Ａの一方の出力信号ＤＯはＮＯＲゲ
ート６４６Ａに入力される。各比較回路６４２Ａの他方
の出力信号ＰＯはＮＡＮＤゲート６４７Ａに入力され
る。比較回路６４１Ｂも上記比較回路６４１Ａと同様に
構成されている。
【０２８１】各比較回路６４１ＡにおけるＮＯＲゲート
６４６Ａの出力信号はマルチプレクサの一方に入力さ
れ、比較回路６４１ＢにおけるＮＯＲゲート（図示せ
ず）の出力信号はマルチプレクサ６４３の他方に入力さ
れる。
【０２８２】比較回路６４１ＡにおけるＮＡＮＤゲート
６４７Ａの出力信号はＮＯＲゲート６４２の一方に入力
され、比較回路６４１ＢにおけるＮＡＮＤゲート（図示
せず）の出力信号はＮＯＲゲート６４２の他方に入力さ
れる。ＮＯＲゲート６４２の出力信号はフラグ信号ＥＦ
ＬＧとして出力される。マルチプレクサ６４３の出力信
号はインバータ６４４を介してフラグ信号ＤＦＬＧとし
て出力される。
【０２８３】図２５は、図２４に示された比較回路６４
３Ａまたは６４５Ａの構成をさらに詳細に示す回路図で
ある。
【０２８４】図２５を参照して、この比較回路６４３Ａ
または６４５Ａは、インバータ６５０および６５１と、
ＮチャネルＭＯＳトランジスタ６５２と、ＮチャネルＭ
ＯＳトランジスタおよびＰチャネルＭＯＳトランジスタ
からなる転送ゲート６５３ないし６５５と、インバータ
６５６ないし６５９と、ＰチャネルＭＯＳトランジスタ
６６０と、ＮチャネルＭＯＳトランジスタおよびＰチャ
ネルＭＯＳトランジスタからなる転送ゲート６６１と、
ＰチャネルＭＯＳトランジスタ６６２と、ＮチャネルＭ
ＯＳトランジスタおよびＰチャネルＭＯＳトランジスタ
からなる転送ゲート６６３と、インバータ６６４ないし
６６６とを備える。
【０２８５】入力信号ＡＩは転送ゲート６５３および６
５４に供給されるとともに、インバータ６５１を介して
転送ゲート６５５に供給される。入力信号ＢＩはトラン
ジスタ６５２のゲート電極および転送ゲート６５３を構
成するＰチャネルＭＯＳトランジスタのゲート電極に供
給されるとともに、転送ゲート６５４を構成するＮチャ
ネルＭＯＳトランジスタのゲート電極および転送ゲート
６５５を構成するＰチャネルＭＯＳトランジスタのゲー
ト電極に供給される。この入力信号ＢＩはまた、インバ
ータ６５０を介して転送ゲート６５３を構成するＮチャ
ネルＭＯＳトランジスタのゲート電極および転送ゲート
６５４を構成するＰチャネルＭＯＳトランジスタのゲー
ト電極に供給されるとともに、転送ゲート６５５を構成
するＮチャネルＭＯＳトランジスタのゲート電極に供給
される。
【０２８６】トランジスタ６５２および転送ゲート６５
３の出力信号は、インバータ６５７を介して転送ゲート
６６１に供給される。転送ゲート６５４および６５５の
出力信号は、インバータ６５８を介して転送ゲート６６
３を構成するＰチャネルＭＯＳトランジスタのゲート電
極に供給される。さらに、このインバータ６５８の出力
信号は、インバータ６５９を介してトランジスタ６６２
のゲート電極および転送ゲート６６３を構成するＮチャ
ネルＭＯＳトランジスタのゲート電極に供給される。こ
のインバータ６５８の出力信号はまた、インバータ６６
６を介して出力信号ＰＯとして出力される。
【０２８７】図２４に示されている隣接する比較回路６
４２Ａまたは６４４Ａからの出力信号ＥＯＢ（図２５の
ＦＩＢ）は、転送ゲート６６１を構成するＰチャネルＭ
ＯＳトランジスタのゲート電極に供給されるとともに転
送ゲート６６３に供給される。この信号ＥＩＢはまた、
インバータ６５６を介してトランジスタ６６０のゲート
電極および転送ゲート６６１を構成するＮチャネルＭＯ
Ｓトランジスタのゲート電極に供給される。トランジス
タ６６０および転送ゲート６６１の出力信号はインバー
タ６６４を介して出力信号ＤＯとして出力される。トラ
ンジスタ６６２および転送ゲート６６３の出力信号はイ
ンバータ６６５を介して出力信号ＥＯとして出力され
る。
【０２８８】次の表５は、この比較回路６４３Ａまたは
６４５Ａの動作を示す真理値表である。
【０２８９】
【表５】
【０２９０】図２６は、図２４に示された比較回路６４
２Ａまたは６４４Ａの構成をさらに詳細に示す回路図で
ある。
【０２９１】図２６を参照して、この比較回路６４２Ａ
または６４４Ａは、上記比較回路６４３Ａまたは６４５
Ａと同様に、インバータ６５０および６５１と、トラン
ジスタ６５２と、転送ゲート６５３ないし６５５と、イ
ンバータ６５７ないし６５９および６６６とを備える。
この比較回路６４２Ａまたは６４４Ａは、上記比較器６
４３Ａまたは６４５Ａと異なり、インバータ６６７と、
ＰチャネルＭＯＳトランジスタ６６８と、転送ゲート６
６９および６７０と、ＮチャネルＭＯＳトランジスタ６
７１と、インバータ６７２および６７３とを備える。
【０２９２】トランジスタ６５２および転送ゲート６５
３の出力信号は、インバータ６５７を介して転送ゲート
６６９に供給される。入力信号ＥＩは、トランジスタ６
６８のゲート電極および転送ゲート６６９を構成するＮ
チャネルＭＯＳトランジスタのゲート電極に供給される
とともに、転送ゲート６７０に供給される。この入力信
号ＥＩはまたは、インバータ６６７を介して転送ゲート
６６９を構成するＰチャネルＭＯＳトランジスタのゲー
ト電極に供給される。
【０２９３】トランジスタ６６８および転送ゲート６６
９の出力信号は、インバータ６７２を介して出力信号Ｄ
Ｏとして出力される。インバータ６５８の出力信号は転
送ゲート６７０を構成するＰチャネルＭＯＳトランジス
タのゲート電極およびトランジスタ６７１のゲート電極
に供給される。このインバータ６５８の出力信号はま
た、インバータ６５９を介して転送ゲート６７０を構成
するＮチャネルＭＯＳトランジスタのゲート電極に供給
されるとともに、インバータ６６６を介して出力信号Ｐ
Ｏとして出力される。転送ゲート６７０およびトランジ
スタ６７１の出力信号は、インバータ６７３を介して出
力信号ＥＯＢとして出力される。
【０２９４】次の表６は、この比較回路６４３Ａまたは
６４５Ａの動作を示す真理値表である。
【０２９５】
【表６】
【０２９６】図２７は、図２２に示されたフラグ発生器
６２の構成を示す回路図である。図２７を参照して、こ
のフラグ発生器６２は、インバータ６２１および６２２
と、ＮＡＮＤゲート６２３および６２５と、インバータ
６２４および６２６とを備える。
【０２９７】この実施例３において、比較回路１４Ａ〜
１４Ｄは、２つの３２ビットの入力データＡ０〜３１お
よびＢ０〜３１を比較してそれらのいずれが大きいか、
またはそれが一致するか否かを判定する。また、比較回
路１４Ａ〜１４Ｄは、３２ビットの入力データを８ビッ
トずつ４つに分割してそれらを並列に処理することがで
きるので、高速で比較処理を行なうことができる。
【０２９８】さらに、８ビットの比較回路１４Ａ〜１４
Ｄの構成はマルチプレクサの入力信号と選択信号のみ異
なるだけであるため、設計時間は大幅に短縮される。
【０２９９】さらに、８ビットの比較回路６４Ａは２つ
の４ビットの比較回路６４１Ａおよび６４１Ｂから構成
され、これら２つの４ビットの比較回路６４１Ａおよび
６４１Ｂの構成も全く同一であるため、設計時間はさら
に大幅に短縮される。また、これら４ビットの比較回路
６４１Ａおよび６４１Ｂも並列に処理を行なうことがで
きるので、処理時間がさらに高速化される。
【０３００】次に、図２５に示された１ビットの比較回
路６４３Ａまたは６４５Ａの動作について説明する。
【０３０１】図２５において、入力データＡＩおよびＢ
Ｉは、比較されるべき入力データのうちの第ｍビット目
のデータである。入力信号ＥＩＢは、上位ビットが比較
された結果、第（ｍ＋１）ビット目の入力データＡＩ
（ｍ＋１）が第（ｍ＋１）ビット目の入力データＢＩ
（ｍ＋１）に等しければ「０」にセットされ、入力デー
タＡＩ（ｍ＋１）が入力データＢＩ（ｍ＋１）に等しく
なければ「１」にセットされる。入力信号ＢＩＢが
「０」のときだけ入力データＡＩ（ｍ）およびＢＩ
（ｍ）の比較結果が有効となり、入力信号ＥＩＢが
「１」のときは、より上位ビットが比較されることによ
って入力データＡＩおよびＢＩの大小は決定されている
ため、下位ビットの判定結果は無効となる。すなわち、
入力信号ＥＩＢが「１」のとき、入力データＡＩ（ｍ）
ＢＩ（ｍ）に関係なく、出力信号ＤＯは「０」となる。
【０３０２】また、入力データＡＩ（ｍ）が入力データ
ＢＩ（ｍ）に等しいとき、出力信号ＤＯは「０」とな
り、出力信号ＥＯは「１」となる。また、入力データＡ
Ｉ（ｍ）が入力データＢＩ（ｍ）よりも大きいとき、出
力信号ＤＯは「１」となり、出力信号ＥＯは「０」とな
る。さらに、入力データＡＩ（ｍ）が入力データＢＩ
（ｍ）よりも小さいとき、出力信号ＤＯは「０」とな
り、出力信号ＥＯは「０」となる。
【０３０３】入力信号ＥＩＢが「０」のとき、出力信号
ＤＯおよびＥＯの値に基づいて、入力データＡＩ（ｍ）
およびＢＩ（ｍ）の大小を比較した結果を知ることがで
きる。このように、大小比較を行なう場合、上位ビット
から順に比較が行なわれる。したがって、入力データＡ
Ｉが入力データＢＩに等しいことが判明するのに最も時
間がかかる。そのため、入力データＡＩが入力データＢ
Ｉに等しい場合に、出力信号ＰＯを採用することによっ
て処理時間が短縮される。
【０３０４】この出力信号ＰＯは、入力データＡＩ
（ｍ）が入力データＢＩ（ｍ）に等しいとき、「１」に
セットされるが、この出力信号ＰＯは出力信号ＥＯに比
べて通過するゲートの数が少ないため、その少ない分だ
け早く確定する。出力信号ＰＯは入力データＡＩ（ｍ）
およびＢＩ（ｍ）という２つの信号の値によってのみ決
定されるため、上位側ビットの状態を知る必要がなく、
すべてのビットは同時に確定される。そのため、その出
力信号ＰＯが「１」にセットされているビットでは、そ
の値が等しいという情報が得られる。
【０３０５】図２６に示される１ビットの比較回路６４
２Ａまたは６４４Ａは、図２６に示される１ビットの比
較回路６４３Ａまたは６４５Ａとペアで用いられる。図
２５に示される比較回路６４３Ａまたは６４５Ａは正論
理の出力信号ＥＯを出力するため、この比較回路６４２
Ａまたは６４４Ａには上記入力信号ＥＩＢの代わりに正
論理の入力信号ＥＩが入力され、上記出力信号ＥＯの反
転信号である負論理の出力信号ＥＯＢが出力される。
【０３０６】このように、図２５に示された比較回路６
４３Ａまたは６４５Ａと図２６に示された比較回路６４
２Ａまたは６４４Ａとを交互に用いることによって、出
力信号ＥＯの伝達経路上にインバータを挿入することを
回避することができる。これは前述のように、出力信号
ＥＯの伝達経路がこの比較回路６４２Ａまたは６４４Ａ
のクリティカル経路だからである。
【０３０７】なお、図２６に示された比較回路６４２Ａ
または６４４Ａの動作は、図２５に示された比較回路６
４３Ａまたは６４５Ａの動作と基本的には同一である。
【０３０８】次に、図２４に示された４ビットの比較回
路６４１Ａの動作について説明する。今、入力データＡ
２８〜３１が入力データＢ２８〜３１に等しいとき、比
較回路６４２Ａないし６４５Ａの出力信号ＰＯはすべて
「１」となる。したがって、これらの出力信号ＰＯが入
力されるＮＡＮＤゲート６４７Ａは「０」を出力する。
【０３０９】このとき、入力データＡ２４〜２７が入力
データＢ２４〜２７に等しければ、ＮＯＲゲート６４２
の入力信号がともに「０」となるため、フラグ信号ＥＦ
ＬＧは「１」にセットされる。そのため、図８に示され
るマルチプレクサ６５Ａにおいて「１」が選択されて出
力され、比較回路１４Ｂにおけるマルチプレクサ６６Ｂ
に与えられる。したがって、さらに下位８ビットの入力
データＡ１６〜２３およびＢ１６〜２３が比較された結
果であるフラグ信号ＤＦＬＡＧが、マルチプレクサ６６
Ｂによって選択される。
【０３１０】もしも入力データＤ２４〜３１が入力デー
タＢ２４〜３１に等しくなく、フラグ信号ＥＦＬＡＧが
「０」のときは、マルチプレクサ６５Ａは「０」を出力
する。そのため、マルチプレクサ６６Ｂは「０」を選択
して出力するので、入力データＤ１６〜２３およびＢ１
６〜２３の比較結果は無効となる。このように、入力デ
ータの上位ビットで既にいずれが大きいかが判明したと
きは、速やかに最終的な出力信号であるフラグ信号（４
入力ＮＡＮＤ６９の出力）ＤＦＬＡＧが出力される。
【０３１１】もしも比較回路６４５Ａの出力信号ＥＯが
「１」であれば、入力データＡ２８〜３１は入力データ
Ｂ２８〜３１に等しいため、マルチプレクサ６４３は下
位４ビットの比較回路６４１ＢにおけるＮＯＲゲートの
出力信号を選択して出力する。
【０３１２】次に、図２７および図４２に示される３２
ビットの比較回路１４Ａ〜１４Ｄの動作について説明す
る。
【０３１３】いま、入力データＡ２４〜３１が入力デー
タＢ２４〜３１に等しければ、マルチプレクサ６５Ａは
「１」を選択して出力する。そのため、マルチプレクサ
６６Ｂは入力データＡ１６〜２３およびＢ１６〜２３の
比較結果であるフラグ信号ＤＦＬＡＧ（比較回路６４Ｂ
の出力）を選択して出力する。
【０３１４】ここで、入力データＡ１６〜２３が入力デ
ータＢ１６〜２３よりも大きいとすると、マルチプレク
サ６６Ｂの出力信号は「１」となり、ＮＡＮＤゲート６
９の出力信号ＤＦＬＡＧは「１」となる。さらに、８ビ
ットの比較回路６４Ｂのフラグ信号ＥＦＬＡＧは「０」
となるため、マルチプレクサ６５Ｂは「０」を選択して
出力する。したがって、マルチプレクサ６６Ｃおよび６
６Ｄは「０」を選択して出力する。これにより、インバ
ータ６８Ｃおよび６８Ｄの出力信号は「１」となり、ま
たフラグ信号ＥＦＬＡＧは「０」となる。
【０３１５】この実施例３において重要なことは、デー
タが４ビット単位および８ビット単位で並列に処理され
るという点である。これにより、３２ビットのデータの
比較処理は大幅に高速化される。さらに、これら比較回
路の構成は規則的であるため、回路設計および／または
レイアウト設計のための時間を大幅に短縮することがで
きる。
【０３１６】［実施例４］図２８は、この発明の実施例
４によるフレームバッファメモリにおける画素処理ユニ
ット１３のＲＯＰ／ブレンドユニット１５１の構成を示
すブロック図である。画素処理ユニット１３の他のＲＯ
Ｐ／ブレンドユニット１５２〜１５４もＲＯＰ／ブレン
ドユニット１５１と同様の構成である。
【０３１７】図２８を参照して、このＲＯＰ／ブレンド
ユニット１５１は、α−ブレンド処理における定数αを
入力するための入力ノード２０１と、現在画面に表示さ
れている画像データＤｏｌｄを入力するための入力ノー
ド２０２と、次に画面に表示されるべきデータＤｎｅｗ
を入力するための入力ノード２０３とを備える。
【０３１８】このＲＯＰ／ブレンドユニット１５１はさ
らに、算術論理演算器（ＡＬＵ）２０４と、乗算器２０
５と、算術演算器（ＡＵ）２０６と、クランプ回路２０
７と、マルチプレクサ２０８とを備える。
【０３１９】算術論理演算器２０４は、入力ノード２０
２から与えられたデータＤｏｌｄから入力ノード２０３
から与えられたデータＤｎｅｗを減算するか、またはこ
れらデータＤｏｌｄおよびＤｎｅｗに基づいてラスタオ
ペレーションを行なう。
【０３２０】乗算器２０５は、算術論理演算器２０４の
結果データと、入力ノード２０１から与えられた係数デ
ータαとを乗算する。算術演算器２０６は、乗算器２０
５の結果データα×（Ｄｏｌｄ−Ｄｎｅｗ）と、入力ノ
ード２０３から与えられたデータＤｎｅｗとを加算す
る。クランプ回路２０７が算術演算器２０６がオーバフ
ローまたはアンダフローを起こしたとき、算術演算器２
０６の結果データを強制的に所定の値にクランプする。
【０３２１】マルチプレクサ２０８は選択信号ＳＬに応
答して算術論理演算器２０４の結果データか、またはク
ランプ回路２０７の出力データのいずれかを選択して出
力ノード２０９を介して出力する。
【０３２２】この実施例４によるＲＯＰ／ブレンドユニ
ット１５１は、上記数２で表されるα−ブレンド処理を
行なうことができる。すなわち、上記数２は、次の数３
のように変形することができる。
【０３２３】
【数３】
【０３２４】この実施例４によるＲＯＰ／ブレンドユニ
ット１５１は、上記数３に従ってα−ブレンド処理を行
なうことができる。すなわち、このＲＯＰ／ブレンドユ
ニット１５１においては、１つの乗算器２０５が設けら
れているだけであるが、完全なα−ブレンド処理が行な
われる。
【０３２５】また、この実施例４によれば、上記実施例
１のように外部ＩＣなどによって予め演算処理されたデ
ータ（１−α）×Ｄｎｅｗを与えなくても、完全なα−
ブレンド処理が行なわれる。実施例４の回路によれば、
ＡＬＵ２０４にＲＯＰ処理に必要な論理演算機能を持た
せているので、ＲＯＰ処理も行なうことが可能である。
【０３２６】［実施例５］図２９は、この発明の実施例
５によるフレームバッファメモリにおけるＲＯＰ／ブレ
ンドユニットの構成を示すブロック図である。
【０３２７】図２９を参照して、このＲＯＰ／ブレンド
ユニット２２は、図４に示されたＲＯＰ／ブレンドユニ
ット１５１が改良されたものである。このＲＯＰ／ブレ
ンドユニット１５１が上記ＲＯＰ／ブレンドユニット１
５１と異なるところは、入力ノード２２１にα−ブレン
ド処理における８ビットの係数αに１ビットのデータを
加えたデータ＊αが与えられている点と、マルチプレク
サ２２２を備えている点である。マルチプレクサ２２２
は、係数αに追加された１ビットの２値信号ＣＮに応答
して乗算器１３４の結果データおよび入力ノード１３２
のデータＤｏｌｄを選択して出力する。
【０３２８】一般に、グラフィックス処理ＬＳＩにおい
て画素データは固定小数点で表される。そのため、α−
ブレンド処理を行なう場合において、次の新しい画像デ
ータＤｎｅｗを全くブレンドせず、現在の古い画像デー
タＤｏｌｄをそのまま維持したいとき、つまり係数αを
「１」（１０進法）としたいとき、演算誤差が発生する
という問題があった。たとえばＮビットでα＝１（１０
進法）を表わすと、実際の係数αは１−１／２N とな
る。したがって、α＝１であっても乗算器１３４の出力
データはＤｏｌｄにはならず、古い画像データＤｏｌｄ
をそのまま維持することができない。
【０３２９】この実施例５による画素処理ユニット３２
は、少ないハードウェアの追加によって、α＝１のとき
に上述のようなＤｏｌｄの変化を起こすことなく、α−
ブレンド処理を行なうことができ、色の劣化を防ぐこと
ができる。
【０３３０】入力ノード２２１から入力される係数デー
タ＊αは、その最上位に１ビットの維持データＣと、そ
の下位側に８ビットの係数データαとを備える。最上位
ビット（ＭＳＢ）が「１」（２進法）となるのは、係数
αが「１」（１０進法）のときだけであり、このとき下
位側の８ビットはすべて「０」とみなし無視される。一
方、係数αが「１」（１０進法）よりも小さいときは、
ＭＳＢは「０」となり、下位側の８ビットは係数αの値
を表わす。
【０３３１】この係数データ＊αのＭＳＢである維持デ
ータＣＮは、マルチプレクサ２２２へ与えられる。この
維持データＣＮが「１」のとき、入力ノード１３２から
の古い画像データＤｏｌｄが選択されて出力される。し
たがって、古い画像データＤｏｌｄがそのまま出力され
る。
【０３３２】なお、維持データが「０」のときは、乗算
器１３４の結果データが選択されて出力されるため、上
記実施例１と同様に、通常通りα−ブレンド処理が行な
われる。
【０３３３】［実施例６］図３０は、この発明の実施例
６によるフレームバッファメモリにおけるＲＯＰ／ブレ
ンドユニットの構成を示すブロック図である。この実施
例６によるＲＯＰ／ブレンドユニット１５１は、上記実
施例４によるＲＯＰ／ブレンドユニット１５１が改良さ
れたものである。
【０３３４】図３０を参照して、この画素処理ユニット
１５１は、上記実施例４と同様に、算術論理演算器２０
４と、乗算器２０５と、算術演算器２０６と、クランプ
回路２０７と、マルチプレクサ２０８とを備え、さらに
上記実施例４と異なりマルチプレクサ２４２を備える。
【０３３５】すなわち、この実施例６が上記実施例４と
異なるところは、入力ノード２４１に、ブレンド処理に
おける係数データαに１ビットの維持データＣＮが追加
された係数データ＊αが入力されている点と、この維持
データＣＮに応答してマルチプレクサ２４２が乗算器２
０５の結果データと算術論理演算器２０４の結果データ
とを選択して算術演算器２０６へ供給している点であ
る。
【０３３６】上記実施例５と同様に、係数αが「１」
（１０進法）のとき、「１」のＭＳＢを持つ係数データ
＊αが入力ノード２４１に与えられる。この係数データ
＊αのＭＳＢは維持データＣＮとしてマルチプレクサ２
４２へ供給される。マルチプレクサ２４２は、維持デー
タＣＮが「１」であるため、算術論理演算器２０４の結
果データを選択して算術演算器２０６へ供給する。した
がって、データＤｎｅｗの値によらず、加算器２０６の
出力は古い画像データＤｏｌｄがそのまま出力される。
【０３３７】なお、係数データαが「１」（１０進法）
よりも小さいときは、その係数データ＊αのＭＳＢは
「０」となるため、「０」の維持データＣＮがマルチプ
レクサ２４２へ供給される。したがってマルチプレクサ
２４２は乗算器２０５の結果データを選択して算術演算
器２０６へ供給するので、上記実施例４と同様に、通常
通りα−ブレンド処理が行なわれる。
【０３３８】［実施例７］図３１は、この発明の実施例
７による画像記憶処理システムの全体構成を示すブロッ
ク図である。図３１を参照して、この画像記憶処理シス
テムは２つのフレームバッファメモリ１０，７０を備え
る。
【０３３９】この画像記憶処理システムは、上記実施例
１によるフレームバッファメモリを２つ用いて画素当た
り６４ビットのデータを処理するものである。フレーム
バッファメモリ１０のデータ入力端子２７には、３２ビ
ットのカラーデータＣＤＱ０〜ＣＤＱ３１が与えられ
る。このカラーデータＣＤＱは、たとえば８ビットのＲ
（赤）データと８ビットのＧ（緑）データと８ビットの
Ｂ（青）データと８ビットのα（透過係数）データとか
ら構成される。一方、フレームバッファメモリ７０のデ
ータ入力端子２７には、３２ビットのＺデータＺＤＱ０
〜ＺＤＱ３１が与えられる。
【０３４０】上記のように２つのフレームバッファメモ
リのうち一方をカラーデータの処理専用に用い、他方を
Ｚデータの処理専用に用いる場合は、図３１および図３
２に示されるように、フレームバッファメモリ７０の制
御信号出力端子２８はフレームバッファメモリ１０の制
御信号入力端子２９に接続され、フレームバッファメモ
リ１０および７０のキャッシュメモリの書込みを制御す
る。フレームバッファメモリ７０の制御信号入力端子２
９は電源電位にプルアップされる。また、双方のメイン
メモリ１１には同一のアドレス信号ＤＡＤが与えられ、
フレームバッファメモリ１０，７０の同じＤＲＡＭのア
ドレスに１つのピクセルに対応するデータが格納され
る。双方のコントローラ１６には同一のクロック信号Ｃ
ＬＫが与えられる。
【０３４１】また、フレームバッファメモリ１０の制御
レジスタ群２５には所定のデータが与えられ、それによ
りこのフレームバッファメモリ１０はカラーデータの処
理専用に設定される。具体的には、比較ユニット１４か
らのフラグ出力信号ＰＡＳＳ−ＯＵＴが「１」に固定さ
れる。さらにＲＯＰ／ブレンドユニットの動作モードが
設定される。一方、フレームバッファメモリ７０の制御
レジスタ群２５にも所定データＲＡＤが与えられ、それ
によりこのフレームバッファメモリ７０はＺデータの処
理専用に設定される。具体的には、４つのＲＯＰ／ブレ
ンドユニット１５１〜１５４のすべてが与えられたデー
タを通過させるように設定される。
【０３４２】次の表７はフラグ入力信号ＰＡＳＳ−ＩＮ
およびフラグ出力信号ＰＡＳＳ−ＯＵＴの真理値表を示
す。
【０３４３】
【表７】
【０３４４】上記の表７を参照して、フレームバッファ
メモリ１０においては「１」のフラグ出力信号ＰＡＳＳ
−ＯＵＴがＡＮＤゲート２６に与えられているので、フ
レームバッファメモリ７０から供給されるフラグ入力信
号ＰＡＳＳ−ＩＮが「１」のときキャッシュメモリ１２
は書込可能になり、そのフラグ入力信号ＰＡＳＳ−ＩＮ
が「０」のときそのキャッシュメモリ１２は書込不能に
なる。
【０３４５】一方、フレームバッファメモリ７０におい
ては、「１」のフラグ入力信号ＰＡＳＳ−ＩＮがＡＮＤ
ゲート２６に与えられているので、比較ユニット１４か
らのフラグ出力信号ＰＡＳＳ−ＯＵＴが「１」のときキ
ャッシュメモリ１２は書込可能になり、そのフラグ出力
信号ＰＡＳＳ−ＯＵＴが「０」のときそのキャッシュメ
モリ１２は書込不能になる。
【０３４６】フレームバッファメモリ１０のデータ入力
端子２７に与えられた３２ビットのカラーデータＣＤＱ
０〜ＣＤＱ３１は、データバス２１を介してＲＯＰ／ブ
レンドユニット１５１〜１５４および比較ユニット１４
に与えられる。一方、フレームバッファメモリ７０にお
いて、キャッシュメモリ１２から読出された３２ビット
のカラーデータはデータバス１８を介して比較ユニット
１４に与えられる。外部から与えられたＺデータＺＤＱ
０〜ＺＤＱ３１はＲＯＰ／ブレンドユニット１５１〜１
５４にも与えられるが、予め制御レジスタ群２５に設定
された情報に従って何らの処理もされずに通り抜ける。
【０３４７】フレームバッファ７０内の比較ユニット１
４においてはキャッシュメモリ１２から与えられた３２
ビットのＺデータと外部から与えられた３２ビットのＺ
データＺＤＱ０〜ＺＤＱ３１とが比較される。ここで、
現在表示されている画面のほうが次に表示される画面よ
りもディスプレイ上で手前にある（キャッシュメモリ１
２から与えられたＺデータのほうが外部から与えられた
Ｚデータよりも小さい）は、比較ユニット１４は「０」
のフラグ出力信号ＰＡＳＳ−ＯＵＴを生成する。比較処
理と並列にＲＯＰ／ブレンドユニットで処理されたデー
タのキャッシュメモリへの書込みを禁止する。一方、次
に表示される画面のほうが現在表示されている画面より
も手前にある（外部から与えられるＺデータのほうがキ
ャッシュメモリ１２から与えられるＺデータよりも小さ
い）場合は、比較ユニット１４は「１」のフラグ出力信
号ＰＡＳＳ−ＯＵＴを生成する。比較処理と並列にＲＯ
Ｐ／ブレンドユニットで処理されたデータのキャッシュ
メモリへの書込みをイネーブルにする。
【０３４８】図３４はＺデータ用のフレームバッファメ
モリ７０におけるパイプライン動作を示すタイミングチ
ャートである。図３４に示されるように、このフレーム
バッファメモリ７０は７つのパイプラインステージから
構成される場合を示している。ＲＯＰ／ブレンドユニッ
ト１５１〜１５４および比較ユニット１４の各動作は、
第３〜第６ステージにおいて行なわれる。したがって、
外部から与えられたＺデータＺＤＱ０〜ＺＤＱ３１がＲ
ＯＰ／ブレンドユニット１５１〜１５４の中を通り抜け
てそのＲＯＰ／ブレンドユニット１５１〜１５４から出
力されるのと同時に、フラグ出力信号ＰＡＳＳ−ＯＵＴ
が比較ユニット１４から出力される。
【０３４９】上述したように、ＲＯＰ／ブレンドユニッ
ト１５１〜１５４および比較ユニット１４はともに４つ
のパイプラインステージから構成されているので、フレ
ームバッファメモリ１０に与えられたカラーデータＣＤ
Ｑ０〜ＣＤＱ３１がＲＯＰ／ブレンドユニット１５１〜
１５４において第６ステージ目の処理をしているときに
フレームバッファメモリ７０に与えられたＺデータＺＤ
Ｑ０〜ＺＤＱ３１がキャッシュメモリ１２から与えられ
たＺデータとは比較ユニット１４において比較されてそ
の比較結果がフラグ出力信号ＰＡＳＳ−ＯＵＴとして出
力される。
【０３５０】このフラグ出力信号ＰＡＳＳ−ＯＵＴはフ
レームバッファメモリ１０のＰＡＳＳ−ＩＮ端子を通っ
てフレームバッファメモリ１０に与えられ、キャッシュ
メモリに対する書込許可信号が生成される。この書込許
可信号の生成は第７ステージにて行なわれる。したがっ
て、フラグ出力信号ＰＡＳＳ−ＯＵＴが「１」の場合
は、フレームバッファメモリ１０のＲＯＰ／ブレンドユ
ニット１５１〜１５４から出力された結果データはキャ
ッシュメモリ１２に書込まれる。これと同時に、フレー
ムバッファメモリ７０のＲＯＰ／ブレンドユニット１５
１〜１５４から出力されたＺデータＺＤＱ０〜ＺＤＱ３
１は対応するキャッシュメモリ１２に書込まれる。
【０３５１】一方、フラグ出力信号ＰＡＳＳ−ＯＵＴが
「０」の場合は、フレームバッファメモリ１０および７
０のいずれにおいてもそれらＲＯＰ／ブレンドユニット
１５１〜１５４から出力された結果データはキャッシュ
メモリ１２に書込まれない。
【０３５２】上記のように次に表示されるべき画面が現
在表示されている画面よりも手前にある場合はカラーデ
ータおよびＺデータともに書換えられるが、現在表示さ
れている画面が次に表示されるべき画面よりも手前にあ
る場合はカラーデータおよびＺデータともに書換えられ
ない。
【０３５３】この実施例７によれば、フレーム当たりの
データ量が大きく、（Ｒ，Ｇ，Ｂ，α）とＺ値を１つの
フレームバッファに格納できないときに、Ｚ値と（Ｒ，
Ｇ，Ｂ，α）を別々のチップの入れるようにしても、同
一チップ内にすべてのデータを格納していても同じ性能
で処理を行なうことができる。複数チップ構成にしても
ＰＡＳＳ−ＯＵＴ信号をＰＡＳＳ−ＩＮに接続すること
によりＺコンペアの結果を伝達できるので、負荷回路が
少なくてかつ容易に複数チップ構成を取ることができ
る。
【０３５４】図３１に示された画像記憶処理システムで
はフレームバッファメモリ１０の制御信号出力端子２８
には何も接続されず、かつフレームバッファメモリ７０
の制御信号入力端子２９には電源電位が与えられている
が、図３５に示されるように、フレームバッファメモリ
１０の制御信号出力端子２８がフレームバッファメモリ
７０の制御信号入力端子２９に接続されてもよい。この
場合は、フレームバッファメモリ１０の比較ユニット１
４によって生成された「１」のフラグ出力信号ＰＡＳＳ
−ＯＵＴがフレームバッファメモリ７０のＡＮＤゲート
２６に与えられる。
【０３５５】また、フラグ入力信号ＰＡＳＳ−ＩＮおよ
びフラグ出力信号ＰＡＳＳ−ＯＵＴは、高速化およびノ
イズ対策のためにディファレンシャル構成にしてもよ
い。
【０３５６】［実施例８］図３６は、この発明の実施例
８による画像記憶処理システムの全体構成を示すブロッ
ク図である。図３６を参照して、この画像記憶処理シス
テムは、３つのフレームバッファメモリ７１〜７３を備
える。このシステム全体には９６ビットの画像データが
与えられ、各フレームバッファメモリには３２ビットの
画像データが与えられる。
【０３５７】このフレームバッファメモリ７１は２つの
制御信号入力端子７５，７６と、比較ユニット１４から
与えられるフラグ出力信号ＰＡＳＳ−ＯＵＴ、制御信号
入力端子７５に与えられるフラグ入力信号ＰＡＳＳ−Ｉ
Ｎ１および制御信号入力端子７６に与えられるフラグ入
力信号ＰＡＳＳ−ＩＮ２を受ける３入力ＡＮＤゲート７
４とを備える。
【０３５８】次の表８は、フラグ入力信号ＰＡＳＳ−Ｉ
Ｎ１、ＰＡＳＳ−ＩＮ２およびフラグ出力信号ＰＡＳＳ
−ＯＵＴの真理値表である。
【０３５９】
【表８】
【０３６０】なお、図３６に示されたフレームバッファ
メモリ７１には図示はされていないが、上記実施例１に
よるフレームバッファメモリ１０と同様に、メインメモ
リ１１、ＲＯＰ／ブレンドユニット１５１〜１５４、シ
リアルアクセスメモリ１５なども設けられている。
【０３６１】この実施例８のように、１つのフレームバ
ッファメモリに複数の制御入力端子が設けられていても
よい。図３６に示されるように、２つの制御信号入力端
子７５，７６が設けられている場合は、他の２つのフレ
ームバッファメモリ７２，７３のフラグ出力信号ＰＡＳ
Ｓ−ＩＮ１およびＰＡＳＳ−ＩＮ２がそれら制御信号入
力端子７５および７６に与えればよい。１つのフレーム
バッファメモリのＰＡＳＳ−ＯＵＴ信号が他の２つのフ
レームバッファメモリのＰＡＳＳ−ＩＮ端子のいずれか
に与えられており、１つのＰＡＳＳ−ＩＮ端子に複数の
信号を与えることはない。
【０３６２】この実施例８においては、各フラグ出力信
号ＰＡＳＳ−ＯＵＴが他の２つのフレームバッファメモ
リにおけるキャッシュメモリの書込みを制御している。
【０３６３】なお、制御信号入力端子７５および７６
は、上記実施例７と同様に必要に応じてプルアップされ
てもよく、あるいはプルダウンされてもよい。
【０３６４】［実施例９］図３７は、この発明の実施例
９によるフレームバッファメモリの全体構成を示すブロ
ック図である。このフレームバッファメモリ８０におい
ては、この発明によるテスト方法を実施することができ
る。この実施例９では、フレームバッファメモリの場合
を説明したが、本発明の効果は一般的なＳＩＭＤ／ＭＩ
ＭＤ型アーキテクチャあるいはＳＩＭＤ型処理を行なえ
る構成のものにも適用しても同様の効果が得られること
はいうまでもない。
【０３６５】図３７を参照して、このフレームバッファ
メモリ８０はテストが容易に行なえるように設計された
ＳＩＭＤアーキテクチャを採用するＬＳＩであって、４
つのＳＩＭＤ型データ処理ブロック８１Ａないし８１Ｄ
と、フラグ発生器８９とを備える。
【０３６６】たとえばＳＩＭＤ型データ処理ブロック８
１Ａは、データメモリ８２Ａと、データ処理ユニット８
３Ａとを備える。データメモリ８２Ａにおけるデータは
データバス８４Ａを介してデータ処理ユニット８３Ａに
転送され、データ処理ユニット８３Ａにおけるデータ
は、データバス８５Ａを介してデータメモリ８２Ａに転
送される。また、データ処理ユニット８３Ａにおけるデ
ータは、データバス８６Ａを介して外部に出力され、か
つデータ処理ユニット８３Ａには外部からデータＤＩ０
〜１５がデータバス８６Ａを介して与えられる。他のデ
ータ処理ブロック８１Ｂないし８１Ｄも、このデータ処
理ブロック８１Ａと同一構成である。
【０３６７】また、データ処理ユニット８３Ａの処理結
果は、データバス８７Ａを介してデータ処理ブロック８
１Ｂにおけるデータ処理ユニット（図示せず）へ供給さ
れる。データ処理ブロック８１Ｂにおけるデータ処理ユ
ニットの処理結果は、データバス８７Ｂを介してデータ
処理ブロック８１Ｄにおけるデータ処理ユニット（図示
せず）へ供給される。データ処理ブロック８１Ｄにおけ
るデータ処理ユニットの処理結果は、データバス８７Ｄ
を介してデータ処理ブロック８１Ｃにおけるデータ処理
ユニット（図示せず）へ供給される。さらにデータ処理
ブロック８１Ｃにおけるデータ処理ユニットの処理結果
は、データバス８７Ｃを介してデータ処理ブロック８１
Ａにおけるデータ処理ユニット８３Ａへ供給される。
【０３６８】外部データＤＩ０〜１５はまた、データバ
ス８６Ｃを介してデータ処理ブロック８１Ｃにおけるデ
ータ処理ユニットへ供給されるとともに、そのデータ処
理ユニットにおけるデータはデータバス８６Ｃを介して
外部に出力される。
【０３６９】また、外部から入力されるデータＤＩ１６
〜３１はデータバス８６Ｂを介してデータ処理ブロック
８１Ｂにおけるデータ処理ユニットへ供給されるととも
に、データバス８６Ｄを介してデータ処理ブロック８１
Ｄにおけるデータ処理ユニットへ供給される。一方、デ
ータ処理ブロック８１Ｂにおけるデータ処理ユニットの
データはデータバス８６Ｂを介して外部へ出力され、ま
たデータ処理ブロック８１Ｄにおけるデータ処理ユニッ
トのデータはデータバス８６Ｄを介して外部に出力され
る。
【０３７０】データ処理ユニット８３Ａはテスト回路
（図示せず）を備え、そのテスト回路からの結果データ
はデータバス８８Ａを介してフラグ発生器８９に供給さ
れる。他のデータ処理ブロック８１Ｂないし８１Ｄにお
いても同様に、データ処理ユニットにおけるテスト回路
からの結果データはそれぞれデータバス８８Ｂないし８
８Ｃを介してフラグ発生器８９に供給される。フラグ発
生器８９はこれらの結果データに応答してフラグ信号Ｆ
ＬＧを生成する。
【０３７１】図３８は、図３７に示されたデータ処理ユ
ニット８３Ａの構成を示すブロック図である。
【０３７２】図３８を参照して、このデータ処理ユニッ
ト８３Ａは、データ処理回路９１Ａと一致検出回路９２
Ａとを備える。データ処理回路９１Ａは、たとえば図４
に示されたＲＯＰ／ブレンドユニット１５１などを備え
る。
【０３７３】次に、このフレームバッファメモリ８０を
テストする方法について説明する。まずテストを行なう
前に、予めテストデータをデータメモリ８２Ａに外部か
ら書込んでおく。次に、データメモリ８２Ａからテスト
データを読出し、データバス８４Ａを介してデータ処理
回路９１Ａに入力する。
【０３７４】一方、外部データＤＩ０〜１５をデータバ
ス８６Ａを介してデータ処理回路９１Ａに入力する。デ
ータ処理回路９１Ａにおいては、これら２つのデータが
処理され、その処理結果はデータバス８５Ａを介してデ
ータメモリ８２Ａに転送される。この処理結果はまた、
一致検出回路９２Ａへ供給されるとともに、データバス
８７Ａを介してデータ処理ブロック８１Ｂにおけるデー
タ処理ユニットの一致検出回路（図示せず）へも供給さ
れる。他のデータ処理ブロック８１Ｂないし８１Ｄにお
いても、フレームバッファメモリ８０および外部データ
としてデータ処理回路９１Ａに与えるのと同じデータを
与える。したがって、データ処理ブロック８１Ａないし
８１Ｄにおけるデータ処理回路の処理結果は、本来的に
すべて一致するはずである。
【０３７５】データ処理ブロック８３Ａにおいては、デ
ータ処理回路９１Ａの処理結果と、隣接するデータ処理
ブロック８１Ｃにおけるデータ処理回路の処理結果とが
一致検出回路９２Ａに与えられる。同様にして他のデー
タ処理ブロック８１Ｂないし８１Ｄにおいても、それ自
身のデータ処理回路の処理結果と、隣接するデータ処理
ブロックにおけるデータ処理回路の処理結果とがそれ自
身の一致検出回路に与えられる。したがって、すべての
データ処理ブロック８１Ａ〜８１Ｄにおける一致検出回
路は、隣接するデータ処理ブロックとの間でその処理結
果が一致するか否かを判定する。もしもそれら処理結果
が一致しなければ、「１」の判定結果がフラグ発生器８
９に与えられる。これら判定結果のうち少なくとも１つ
が「１」であれば、フラグ発生器８９は「１」のフラグ
信号ＦＬＧをデータバス９０を介して出力する。これに
より、このフレームバッファメモリ８０が不良であるこ
とが判明する。
【０３７６】なお、フラグ発生器８９はラッチ機能を備
えているため、フラグ信号ＦＬＧは一旦「１」にセット
されると、すべてのテストが終了するまでそのまま維持
される。
【０３７７】この実施例９によるフレームバッファメモ
リ８０は簡単な回路構成ではあるが、それら回路に異常
があるか否かを容易かつ迅速にテストすることができ
る。また、複数のデータ処理ブロック８１Ａないし８１
Ｄを同時にテストすることができるため、テスト時間は
大幅に短縮される。さらに、データメモリ８２Ａに予め
テストデータを書込むため、ＬＳＩを実装状態でテスト
を行なうことが容易である。この実施例９では、データ
のビット数を指定しているが、本発明の効果はビット数
に依らない。本実施例では、テスト対象となるデータ処
理ユニットの数が「４」の場合を示しているが、それ以
外（たとえば２以上）であっても同様の効果が得られる
ことはいうまでもない。
【０３７８】［実施例１０］図３９は、この発明の実施
例１０によるフレームバッファメモリにおけるデータ処
理ユニットの構成を示すブロック図である。このデータ
処理ユニット９３Ａは、上記実施例９におけるデータ処
理ユニット８３Ａに代わるものである。
【０３７９】図３９を参照して、このデータ処理ユニッ
ト９３Ａは、上記実施例９と同様にデータ処理回路９１
Ａと、一致検出回路９２Ａとを備え、さらに上記実施例
９と異なり疑似乱数データを発生するためのＬＦＳＲ
（Ｌｉｎｅａｒ Ｆｅｅｄｈａｃｋ Ｓｈｉｆｔ Ｒｅ
ｇｉｓｔｅｒ）９４Ａと、２つのマルチプレクサ９５Ａ
および９６Ａとを備える。
【０３８０】マルチプレクサ９５Ａは、データメモリ８
２Ａからデータバス８４Ａを介して読出されたデータ
と、ＬＦＳＲ９４Ａからの乱数データのうちいずれか一
方を選択してデータ処理回路９１Ａに与えるためのもの
である。このマルチプレクサ９５Ａにおいては、テスト
モード信号ＳＬ１が「１」のとき、データメモリ８２Ａ
から読出されたデータが選択され、テストモード信号Ｓ
Ｌ１が「０」のとき、ＬＦＳＲ９４Ａからの乱数データ
が選択される。
【０３８１】マルチプレクサ９６Ａは外部からデータバ
ス８６Ａを介して入力されたデータＤＩ０〜１５と、Ｌ
ＦＳＲ９４Ａからの乱数データのうちいずれか一方を選
択してデータ処理回路９１Ａに与えるためのものであ
る。このマルチプレクサ９６Ａにおいては、テストモー
ド信号ＳＬ２が「１」のとき、ＬＳＦＲ９４Ａからの乱
数データが選択され、テストモード信号ＳＬ２が「０」
のとき、外部からのデータＤＩ０〜１５が選択される。
【０３８２】この実施例１０においては、テスト時にデ
ータ処理回路９１Ａに与えられる２つのデータの組合わ
せは、次の４通りがある。
【０３８３】すなわち、（１）データメモリ８２Ａから
読出されたデータと外部から入力されたデータＤＩ０〜
１５とがデータ処理回路９１Ａに与えられる場合と、
（２）データメモリ８２Ａから読出されたデータとＬＦ
ＳＲ９４Ａからの乱数データとがデータ処理回路９１Ａ
に与えられる場合と、（３）ＬＦＳＲ９４Ａからの乱数
データと外部から入力されたデータＤＩ０〜１５とがデ
ータ処理回路９１Ａに与えられる場合と、（４）ＬＦＳ
Ｒ９４Ａからの乱数データとＬＦＳＲ９４Ａからの乱数
データとがデータ処理回路９１Ａに与えられる場合とが
ある。
【０３８４】いずれの組合せに従って２つのデータがデ
ータ処理回路９１Ａに与えられるかは、マルチプレクサ
９５Ａおよび９６Ａに与えられるテストモード信号ＳＬ
１およびＳＬ２によって設定することができる。
【０３８５】上記実施例９と同様に、一致検出回路９２
Ａにおいては、データ処理回路９１Ａの処理結果と、隣
接するデータ処理ブロックにおけるデータ処理回路の処
理結果とが比較され、それらの処理結果が一致しないと
きフラグ信号ＦＬＧが「１」にセットされる。
【０３８６】この実施例１０によるフレームバッファメ
モリは、乱数データを発生するためのＬＦＳＲ９４Ａを
備えている。したがって、データメモリ８２Ａの記憶容
量が大きくてデータメモリ８２Ａに故障が発生する確率
が高い場合においても、データ処理回路９１Ａに故障が
発生していることを正確に判別することができる。すな
わち、上記実施例９においては、データメモリ８２Ａに
故障が発生している場合は、データメモリ８２Ａに故障
が発生しているのか、データ処理回路９１Ａに故障が発
生しているのか判別することができないが、この実施例
１０においては、データメモリ８２Ａを用いることなく
テストが行なわれるため、確実にデータ処理回路９１Ａ
に故障が発生していることを判別することができる。
【０３８７】なお、上記実施例１０においては１つのデ
ータ処理ユニットが１つのＬＦＳＲを備えているが、フ
レームバッファメモリ８０全体が１つのＬＦＳＲを備え
ていてもよい。この場合は、そのＬＦＳＲからの乱数デ
ータは各データ処理ブロック８１Ａないし８１Ｄにおけ
るデータ処理回路に供給される。
【０３８８】また、ＬＦＳＲは、テストが行なわれてい
ないときデータレジスタとして使用するようにしてもよ
い。すなわち、ＬＦＳＲと他のデータレジスタとを兼用
するように構成してもよい。また、実施例８および９に
おける一致検出回路９２Ａは、ＥＸＯＲゲートにより構
成されていてもよい。さらに、上記実施例９および１０
における一致検出回路９２Ａは、一致検出機能を有する
比較回路により構成されていてもよい。本実施例も、実
施例９と同様に、一般的なＳＩＭＤ／ＭＩＭＤ型アーキ
テクチャあるいはＳＩＭＤ型処理を行なえる構成のもの
を適用しても同様の効果が得られる。本実施例はテスト
対象となるデータ処理ユニットの数が２以上であれば、
ここに述べた同様の効果が得られる。
【０３８９】
【発明の効果】この発明に係る請求項１に記載のグラフ
ィックス処理回路は、１つの乗算手段を用いることによ
ってα−ブレンド処理を行なうことができ、しかもその
サイズは小さいものとなる。
【０３９０】この発明に係る請求項２に記載のグラフィ
ックス処理回路は、１つの乗算手段を用いることによっ
てα−ブレンド処理を行なうことができ、しかもそのサ
イズは小さいものとなる。
【０３９１】この発明に係る請求項３に記載のグラフィ
ックス処理回路は、次データを現データにブレンド処理
したくないときは、現データをそのまま結果データとし
て出力することができる。また、上記請求項１と同様
に、１つの乗算手段を用いることによってα−ブレンド
処理を行なうことができ、しかもそのサイズは小さいも
のとなる。
【０３９２】この発明に係る請求項４に記載のグラフィ
ックス処理回路は、次データを現データにブレンド処理
したくないときは、現データをそのまま結果データとし
て出力することができる。また、上記請求項２と同様
に、１つの乗算手段を用いることによってα−ブレンド
処理を行なうことができ、しかもそのサイズは小さいも
のとなる。
【０３９３】この発明に係る請求項５に記載のグラフィ
ックス処理回路は、結果データの値として規定されてい
ないものを出力することはない。
【０３９４】この発明に係る請求項６に記載のグラフィ
ックス処理回路は、α−ブレンド処理だけでなく、ラス
タオペレーションも選択的に行なうことができる。
【０３９５】この発明に係る請求項７に記載のグラフィ
ックス処理回路は、α−ブレンド処理だけでなく、ラス
タオペレーションをも選択的に行なうことができる。
【０３９６】この発明に係る請求項８に記載のグラフィ
ックス処理回路は、α−ブレンド処理だけでなくラスタ
オペレーションも選択的に行なうことができる。
【０３９７】この発明に係る請求項９に記載のグラフィ
ックス処理回路は、α−ブレンド処理だけでなく、ラス
タオペレーションも選択的に行なうことができる。
【０３９８】この発明に係る請求項１０に記載の画像処
理回路は、現データが次データと一致するか否かを判別
できるとともに、それらデータの大小関係も判別するこ
とができる。したがって、Ｚコンペア処理などを行なう
ことができるとともに、種々のグラフィックス処理をフ
レキシブルに行なうことができる。
【０３９９】この発明に係る請求項１１に記載の画像処
理回路は、現データの一部を対応する次データと比較す
ることができるので、上記請求項１０よりもさらにフレ
キシブルに種々のグラフィックス処理を行なうことがで
きる。
【０４００】この発明に係る請求項１２に記載の半導体
集積回路装置は、第１および第２の記憶手段ならびに演
算手段などがワンチップで構成されているため、より高
速にグラフィックス処理を行なうことができる。
【０４０１】この発明に係る請求項１３に記載の半導体
集積回路装置は、現データと次データとに基づいて、ラ
スタオペレーション、α−ブレンド処理などを行なうこ
とができる。
【０４０２】この発明に係る請求項１４に記載の半導体
集積回路装置は、現データおよび次データに基づいて、
Ｚコンペア処理などを行なうことができる。
【０４０３】この発明に係る請求項１５に記載の半導体
集積回路装置は、現データおよび次データに基づいて、
Ｚコンペア処理などを行なうことができる。
【０４０４】この発明に係る請求項１６に記載の半導体
集積回路装置は、別の半導体集積回路装置からのＺコン
ペア処理の結果信号に応答して、ラスタオペレーショ
ン、α−ブレンド処理などを行なうことができる。
【０４０５】この発明に係る請求項１７に記載の半導体
集積回路装置は、現データおよび次データに基づいてＺ
コンペア処理などを行なうことができるとともに、その
Ｚコンペア処理の結果信号を他の半導体集積回路装置に
供給し、それにより他の半導体集積回路装置における演
算処理の化データの第２の記憶手段への書込みを制御す
ることができる。
【０４０６】この発明に係る請求項１８に記載の半導体
集積回路装置は、ラスタオペレーション、α−ブレンド
処理などを行なうことができるとともに、Ｚコンペア処
理なども行なうことができる。
【０４０７】この発明に係る請求項１９に記載の半導体
集積回路装置は、ラスタオペレーション、α−ブレンド
処理などのカラーデータの処理か、Ｚコンペア処理など
の比較処理かを選択的に行なうことができる。
【０４０８】この発明に係る請求項２０に記載の半導体
集積回路装置は、外部からの制御信号に応答してラスタ
オペレーション、α−ブレンド処理などを行なうことが
できるとともに、Ｚコンペア処理の結果信号を他の半導
体集積回路装置に供給し、それにより、他の半導体集積
回路装置における演算処理の結果データの第２の記憶手
段への書込みを制御することができる。
【０４０９】この発明に係る請求項２１に記載の半導体
集積回路装置は、現データが大量に第２の記憶手段に記
憶されているので、外部から供給される次データを現デ
ータと高速に処理することができる。
【０４１０】この発明に係る請求項２２に記載の半導体
集積回路装置は、演算手段からの結果データが比較手段
からの結果信号と同時に出力されるので、その結果信号
に対応するデータ信号を確実に第２の記憶手段へ書込む
ことができる。
【０４１１】この発明に係る請求項２３に記載の半導体
集積回路装置は、演算時間が比較時間と同じであるの
で、その比較手段からの結果信号に対応する演算手段か
らの結果データを第２の記憶手段に確実に書込むことが
できる。
【０４１２】この発明に係る請求項２４に記載の半導体
集積回路装置は、第２の記憶手段が２つのバンクから構
成されているため、効率的にデータを転送することがで
き、より高速にグラフィックス処理を行なうことができ
る。
【０４１３】この発明に係る請求項２５に記載の半導体
集積回路装置は、１つの乗算手段を用いることによって
α−ブレンド処理を行なうことができ、しかもそのサイ
ズは小さいものとなる。
【０４１４】この発明に係る請求項２６に記載の半導体
集積回路装置は、１つの乗算手段を用いることによって
α−ブレンド処理を行なうことができ、しかもそのサイ
ズは小さいものとなる。
【０４１５】この発明に係る請求項２７に記載の半導体
集積回路装置は、現データに次データをブレンド処理し
たくないときは、現データをそのまま結果データとして
出力することができる。
【０４１６】この発明に係る請求項２８に記載の半導体
集積回路装置は、現データに次データをブレンド処理し
たくないときは、現データをそのまま結果データとして
出力することができる。
【０４１７】この発明に係る請求項２９に記載の半導体
集積回路装置は、請求項１０に記載の画像処理回路が用
いられているので、たとえばＺコンペア処理などを行な
うことができる。
【０４１８】この発明に係る請求項３０に記載の半導体
集積回路装置は、請求項１１に記載の画像処理回路が用
いられているので、現データの一部を対応する次データ
と比較することができるなど、請求項２９よりもさらに
フレキシブルにグラフィックス処理を行なうことができ
る。
【０４１９】この発明に係る請求項３１に記載の半導体
集積回路装置は、複数の信号入力端子が設けられている
ので、複数の半導体集積回路装置におけるＺコンペア処
理などの結果信号に応答してラスタオペレーション、α
−ブレンド処理などを行なうことができる。
【０４２０】この発明に係る請求項３２に記載の半導体
集積回路装置は、第１の記憶手段に１フレームすべての
データを記憶することができるとともに、第２の記憶手
段から高速に読出された現データを外部から供給された
次データと高速に演算することができる。
【０４２１】この発明に係る請求項３３に記載の半導体
集積回路装置は、ＤＲＡＭに大量の描画データを格納で
きるとともに、アクセス時間がＤＲＡＭよりも短くする
ことが容易なＳＲＡＭにＤＲＡＭからの読出データをバ
ッファリングし、そのＳＲＡから読出された現データを
外部から供給された次データと高速に処理することがで
きる。
【０４２２】この発明に係る請求項３４に記載の画像記
憶処理システムは、第１の半導体集積回路装置において
ラスタオペレーション、α−ブレンド処理を行ない、第
２の記憶手段においてＺコンペア処理などを行なうこと
ができる。
【０４２３】この発明に係る請求項３５に記載のテスト
方法によれば、同一演算ユニットを複数備えて並列処理
を行なうことができる半導体集積回路装置を容易かつ的
確にテストすることができる。
【０４２４】この発明に係る請求項３６に記載のテスト
方法によれば、同一演算ユニットを複数備えて並列処理
を行なうことができる半導体集積回路装置を容易かつ的
確にテストすることができるとともに、メモリ手段に不
良がある場合も、確実に演算手段における不良箇所を同
定することができる。
【図面の簡単な説明】
【図１】 この発明の実施例１による半導体集積回路装
置の全体構成を示すブロック図である。
【図２】 図１に示された半導体集積回路装置の全体構
成を示すもう１つのブロック図である。
【図３】 図１および図２に示された半導体集積回路装
置の全体構成を示すさらにもう１つのブロック図であ
る。
【図４】 図１〜図３に示された半導体集積回路装置に
おけるＲＯＰ／ブレンドユニットの構成を示すブロック
図である。
【図５】 図４に示されたＲＯＰ／ブレンドユニットに
おけるラスタオペレーション回路の構成を示す回路図で
ある。
【図６】 図１に示された半導体集積回路装置における
比較ユニットの構成を示すブロック図である。
【図７】 １フレームの画像データの取扱い方法を示す
図である。
【図８】 メインメモリのバンクがインタリーブされる
場合において画像データがメインメモリに格納される様
子を示す図である。
【図９】 図８に示された場合のバンクインタリーブ動
作を示すタイミングチャートである。
【図１０】 メインメモリのバンクがインタリーブされ
ていない場合において画像データがメインメモリに格納
される様子を示す図である。
【図１１】 図１０に示される場合においてバンクのノ
ンインタリーブ動作を示すタイミングチャートである。
【図１２】 図１に示された半導体集積回路装置による
Ｚコンペア処理を説明するための模式図である。
【図１３】 図１に示された半導体集積回路装置におい
て８ビットのカラーインデックスデータを含む３２ビッ
トのデータを処理するためのシステム構成を示すブロッ
ク図である。
【図１４】 図１に示された制御レジスタ群の構成を示
す図である。
【図１５】 図１〜図３に示された半導体集積回路装置
のパイプライン構成を示すブロック図である。
【図１６】 図１５に示されたパイプライン構成をさら
に詳細に示すブロック図である。
【図１７】 図１６に示されたＲＯＰ／ブレンドユニッ
トのパイプライン構成を示すブロック図である。
【図１８】 図１６に示された比較ユニットのパイプラ
イン構成を示すブロック図である。
【図１９】 図１７に示されたＲＯＰ／ブレンドユニッ
トのパイプライン動作を示すタイミングチャートであ
る。
【図２０】 図１８に示された比較ユニットのパイプラ
イン動作を示すタイミングチャートである。
【図２１】 この発明の実施例２による半導体集積回路
装置の全体構成を示すブロック図である。
【図２２】 この発明の実施例３による半導体集積回路
装置の全体構成を示すブロック図である。
【図２３】 図２２に示された半導体集積回路装置にお
ける比較ユニットの構成を示すブロック図である。
【図２４】 図２３に示された比較ユニットにおける比
較回路の構成を示すブロック図である。
【図２５】 図２４に示された比較回路における１ビッ
トの比較回路の構成を示す回路図である。
【図２６】 図２４に示された比較回路におけるもう１
つの１ビットの比較回路の構成を示す回路図である。
【図２７】 図２２に示された半導体集積回路装置にお
けるフラグ発生器の構成を示す回路図である。
【図２８】 この発明の実施例４による半導体集積回路
装置におけるＲＯＰ／ブレンドユニットの構成を示すブ
ロック図である。
【図２９】 この発明の実施例５による半導体集積回路
装置におけるＲＯＰ／ブレンドユニットの構成を示すブ
ロック図である。
【図３０】 この発明の実施例６による半導体集積回路
装置におけるＲＯＰ／ブレンドユニットの構成を示すブ
ロック図である。
【図３１】 この発明の実施例７による画像記憶処理シ
ステムの全体構成を示すブロック図である。
【図３２】 図３１に示された画像記憶処理システムに
おける具体的な配線方法を示すブロック図である。
【図３３】 図３１に示されたカラーデータを処理する
フレームバッファメモリのパイプライン動作を示すタイ
ミングチャートである。
【図３４】 図３１に示されたＺコンペア処理を行なう
フレームバッファメモリのパイプライン動作を示すタイ
ミングチャートである。
【図３５】 図３１に示された配線方法と異なる配線方
法を示すブロック図である。
【図３６】 この発明の実施例８による画像記憶処理シ
ステムの全体構成を示すブロック図である。
【図３７】 この発明の実施例９による半導体集積回路
装置の全体構成を示すブロック図である。
【図３８】 図３７に示された半導体集積回路装置にお
けるデータ処理ユニットの構成を示すブロック図であ
る。
【図３９】 この発明の実施例１０による半導体集積回
路装置におけるデータ処理ユニットの構成を示すブロッ
ク図である。
【図４０】 従来のグラフィックス処理システムの構成
を示すブロック図である。
【図４１】 図４０に示されたグラフィックス処理シス
テムにおけるフレームバッファメモリであるメインメモ
リの構成を示すブロック図である。
【図４２】 図２２に示された半導体集積回路装置にお
けるフラグ発生器の構成を示す回路図である。
【符号の説明】
１０，３０，６０，７０〜７３，８０ フレームバッフ
ァメモリ、１１，１１Ａ〜１１Ｄ メインメモリ（ＤＲ
ＡＭ）、１２，１２Ａ〜１２Ｄ，３１Ａ，３１Ｂ キャ
ッシュメモリ（ＳＲＡＭ）、１３，１３Ａ〜１３Ｄ 画
素処理ユニット、１４，１４Ａ〜１４Ｄ 比較ユニッ
ト、１５，１５Ａ，１５Ｂ シリアルアクセスメモリ
（ＳＡＭ）、１７ グローバルバス、１８，１９，２１
データバス、２３ 演算部、２７ データ入力端子、
２８ 制御信号出力端子、２９，７５，７６ 制御信号
入力端子、４４ 一致比較部、４５ 大小比較部、１３
１〜１３３，２０１〜２０３，２２１，２４１ 入力ノ
ード、１３４，２０５ 乗算器、１３５ 加算器、１３
６，２０７ クランプ回路、１３７ ラスタオペレーシ
ョン回路、２０４ 算術論理演算器（ＡＬＵ）、２０６
算術演算器（ＡＵ）、８２Ａ データメモリ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/36 ５３０ Ｄ 9471−5Ｇ (72)発明者 中村 尚 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内

Claims (36)

    【特許請求の範囲】
  1. 【請求項１】 現在表示されている画面の現データＤｏ
    ｌｄと次に表示されるべき画面の次データＤｎｅｗとの
    混合率データαを入力するための第１の入力ノードと、 前記現データＤｏｌｄを入力するための第２の入力ノー
    ドと、 （１−α）×Ｄｎｅｗで表される算術データを入力する
    ための第３の入力ノードと、 前記第１の入力ノードからの前記混合率データと前記第
    ２の入力ノードからの前記現データとを乗算する乗算手
    段と、 前記乗算手段からの結果データと前記第３の入力ノード
    からの前記算術データとを加算する加算手段とを備え
    る、画像処理回路。
  2. 【請求項２】 現在表示されている画面の現データと次
    に表示されるべき画面の次データとの混合率データを入
    力するための第１の入力ノードと、 前記現データを入力するための第２の入力ノードと、 前記次データを入力するための第３の入力ノードと、 前記第２の入力ノードからの前記現データから前記第３
    の入力ノードからの前記次データを減算する演算手段
    と、 前記第１の入力ノードからの前記混合率データと前記演
    算手段からの結果データとを乗算する乗算手段と、 前記第３の入力ノードからの前記次データと前記乗算手
    段からの結果データとを加算する加算手段とを備える、
    画像処理回路。
  3. 【請求項３】 現在表示されている画面の現データＤｏ
    ｌｄと次に表示されるべき画面の次データＤｎｅｗとの
    混合率データαを入力するための第１の入力ノードと、 前記現データＤｏｌｄを入力するための第２の入力ノー
    ドと、 （１−α）×Ｄｎｅｗで表される算術データを入力する
    ための第３の入力ノードと、 前記混合率データが１であるか否かを示す維持信号を入
    力するための第４の入力ノードと、 前記第１の入力ノードからの前記混合率データと前記第
    ２の入力ノードからの前記現データとを乗算する乗算手
    段と、 前記第４の入力ノードからの前記維持信号が前記混合率
    データは１であると示すときは前記第２の入力ノードか
    らの前記現データを選択し、前記第４の入力ノードから
    の前記維持信号が前記混合率データは１でないと示すと
    きは前記乗算手段からの結果データを選択する第１の選
    択手段と、 前記第１の選択手段によって選択されたデータと前記第
    ３の入力ノードからの前記算術データとを加算する加算
    手段とを備える、画像処理回路。
  4. 【請求項４】 現在表示されている画面の現データと次
    に表示されるべき画面の次データとの混合率データを入
    力するための第１の入力ノードと、 前記現データを入力するための第２の入力ノードと、 前記次データを入力するための第３の入力ノードと、 前記混合率データが１であるか否かを示す維持信号を入
    力するための第４の入力ノードと、 前記第２の入力ノードからの前記現データから前記第３
    の入力ノードからの前記次データを減算する演算手段
    と、 前記第１の入力ノードからの前記混合率データと前記演
    算手段からの結果データとを乗算する乗算手段と、 前記第４の入力ノードからの前記維持信号が前記混合率
    データは１であると示すときは前記演算手段からの結果
    データを選択し、前記第４の入力ノードからの前記維持
    信号が前記混合率データは１でないと示すときは前記乗
    算手段からの結果データを選択する第１の選択手段と、 前記第１の選択手段によって選択された結果データと前
    記第３の入力ノードからの前記次データとを加算する加
    算手段とを備える、画像処理回路。
  5. 【請求項５】 前記加算手段からの結果データがゼロよ
    りも小さいときは前記加算手段からの結果データをゼロ
    に設定し、前記加算手段がオーバフローを起こしたとき
    は前記加算手段からの結果データをその最大値に設定す
    るクランプ手段をさらに備える、請求項１から請求項４
    までのいずれかに記載の画像処理回路。
  6. 【請求項６】 前記第３の入力ノードはさらに、前記次
    データを入力するためのものであり、 前記第２の入力ノードからの前記現データと前記第３の
    入力ノードからの前記次データとに基づいてラスタオペ
    レーションを行なうラスタオペレーション手段と、 前記第３の入力ノードに前記算術データが入力されると
    きは前記加算手段からの結果データを選択して出力し、
    前記第３の入力ノードに前記次データが入力されるとき
    は前記ラスタオペレーション手段からの結果データを選
    択して出力する選択手段とをさらに備える、請求項１ま
    たは請求項５に記載の画像処理回路。
  7. 【請求項７】 前記演算手段は、前記第２の入力ノード
    からの前記現データと前記第３の入力ノードからの前記
    次データとに基づいてラスタオペレーションを行なう手
    段を含み、 前記演算手段が減算するときは前記加算手段からの結果
    データを選択し、前記演算手段がラスタオペレーション
    を行なうときは前記演算手段からの結果データを選択す
    る選択手段をさらに備える、請求項２または請求項５に
    記載の画像処理回路。
  8. 【請求項８】 前記第３の入力ノードはさらに、前記次
    データを入力するためのものであり、 前記第２の入力ノードからの前記現データと前記第３の
    入力ノードからの前記次データとに基づいてラスタオペ
    レーションを行なうラスタオペレーション手段と、 前記第３の入力ノードに前記算術データが入力されると
    きは前記加算手段からの結果データを選択し、前記第３
    の入力ノードに前記次データが入力されるときは前記ラ
    スタオペレーション手段からの結果データを選択する第
    ２の選択手段とをさらに備える、請求項３または請求項
    ５に記載の画像処理回路。
  9. 【請求項９】 前記演算手段は、前記第２の入力ノード
    からの前記現データと前記第３の入力ノードからの前記
    次データとに基づいてラスタオペレーションを行なう手
    段を含み、 前記演算手段が減算するときは前記加算手段からの結果
    データを選択し、前記演算手段がラスタオペレーション
    を行なうときは前記演算手段からの結果データを選択す
    る第２の選択手段をさらに備える、請求項４または請求
    項５に記載の画像処理回路。
  10. 【請求項１０】 現在表示されている画面の現データを
    次に表示されるべき画面の次データと比較し、前記現デ
    ータが前記次データに一致するか否かを判別する一致比
    較手段と、 前記現データを前記次データと比較し、前記現データお
    よび前記次データの大小関係を判別する大小比較手段
    と、 前記一致比較手段および前記大小比較手段の結果に応じ
    て１つの制御信号を生成する手段とを備える、画像処理
    回路。
  11. 【請求項１１】 現在表示されている画面の現データを
    次に表示されるべき画面の次データと比較し、前記現デ
    ータが前記次データに一致するか否かを判別する一致比
    較手段と、 前記一致比較手段において前記現データのうち所定ビッ
    トだけが前記次データのうち対応するビットに一致する
    か否かが判別されるように制御する一致制御手段と、 前記現データを前記次データと比較し、前記現データお
    よび前記次データの大小関係を判別する大小比較手段
    と、 前記大小比較手段において前記現データのうち前記所定
    ビット以外のビットだけと前記次データのうち対応する
    ビットとの大小関係が判別されるように制御する大小制
    御手段と、 前記一致比較手段および前記大小比較手段の結果に応じ
    て１つの制御信号を生成する手段とを備える、画像処理
    回路。
  12. 【請求項１２】 半導体基板と、 前記半導体基板上に形成されかつ複数のデータを記憶す
    る第１の記憶手段と、 前記半導体基板上に形成されかつ複数のデータを記憶す
    る第２の記憶手段と、 前記半導体基板上に形成され前記第１および第２の記憶
    手段の間でデータを相互に転送する第１の転送手段と、 前記半導体基板上に形成されかつ前記第２の記憶手段か
    ら転送された第１のデータと外部から転送された第２の
    データとを演算する画像演算手段と、 前記半導体基板上に形成されかつ前記第２の記憶手段か
    ら前記画像演算手段へ前記第１のデータを転送する第２
    の転送手段と、 前記半導体基板上に形成されかつ外部から前記画像演算
    手段へ前記第２のデータを転送する第３の転送手段と、 前記半導体基板上に形成されかつ前記画像演算手段から
    の結果データを前記第２の記憶手段へ転送する第４の転
    送手段とを備える、半導体集積回路装置。
  13. 【請求項１３】 前記半導体基板上に形成され前記第１
    の記憶手段からデータを読出しかつその読出されたデー
    タをシリアルに外部へ出力するシリアルアクセスメモリ
    手段をさらに備え、 前記第２の記憶手段は、所定の制御信号に応答して前記
    第４の転送手段によって転送された前記結果データの書
    込みが可能になる、請求項１２に記載の半導体集積回路
    装置。
  14. 【請求項１４】 前記画像演算手段は、 前記第１のデータを前記第２のデータと比較する比較手
    段と、 前記第２のデータを通過させる通過手段とを備え、 前記第２の記憶手段は、前記比較手段からの結果信号に
    応答して前記通過手段から前記第４の転送手段によって
    転送された前記第２のデータの書込みが可能になる、請
    求項１２に記載の半導体集積回路装置。
  15. 【請求項１５】 半導体基板と、 前記半導体基板上に形成されかつ複数のデータを記憶す
    る第１の記憶手段と、 前記半導体基板上に形成されかつ複数のデータを記憶す
    る第２の記憶手段と、 前記半導体基板上に形成されかつ前記第１および第２の
    記憶手段の間でデータを相互に転送する第１の転送手段
    と、 前記半導体基板上に形成されかつ前記第２の記憶手段か
    ら転送された前記第１のデータを外部から転送された前
    記第２のデータと比較する比較手段と、 前記半導体基板上に形成されかつ前記第２の記憶手段か
    ら前記比較手段へ前記第１のデータを転送する第２の転
    送手段と、 前記半導体基板上に形成されかつ外部から前記比較手段
    へ前記第２のデータを転送する第３の転送手段と、 前記半導体基板上に形成されかつ前記第２のデータを前
    記第２の記憶手段へ転送する第４の転送手段とを備え、 前記第２の記憶手段は、前記比較手段からの結果信号に
    応答して前記第４の転送手段によって転送された前記第
    ２のデータの書込みが可能になる、半導体集積回路装
    置。
  16. 【請求項１６】 前記所定の制御信号を外部から入力す
    るための信号入力端子をさらに備える、請求項１３に記
    載の半導体集積回路装置。
  17. 【請求項１７】 前記比較手段からの結果信号を外部へ
    出力するための信号出力端子をさらに備える、請求項１
    ４または請求項１５に記載の半導体集積回路装置。
  18. 【請求項１８】 半導体基板と、 前記半導体基板上に形成されかつ複数のデータを記憶す
    る第１の記憶手段と、 前記半導体基板上に形成されかつ複数のデータを記憶す
    る第２の記憶手段と、 前記半導体基板上に形成されかつ前記第１および第２の
    記憶手段の間でデータを相互に転送する第１の転送手段
    と、 前記半導体基板上に形成されかつ前記第２の記憶手段か
    ら転送された第１のデータと外部から転送された第２の
    データと演算する演算手段と、 前記半導体基板上に形成されかつ前記第２の記憶手段か
    ら転送された前記第１のデータを外部から転送された前
    記第２のデータと比較する比較手段と、 前記半導体基板上に形成されかつ前記第２の記憶手段か
    ら前記演算手段および前記比較手段へ前記第１のデータ
    を転送する第２の転送手段と、 前記半導体基板上に形成されかつ外部から前記演算手段
    および前記比較手段へ前記第２のデータを転送する第３
    の転送手段と、 前記半導体基板上に形成されかつ前記演算手段からの結
    果データを前記第２の記憶手段へ転送する第４の転送手
    段と、 前記半導体基板上に形成され前記第１の記憶手段からデ
    ータを読出しかつその読出されたデータをシリアルに外
    部へ出力するシリアルアクセスメモリ手段と、 所定の外部制御信号および前記比較手段からの結果信号
    のうちいずれかを内部制御信号として前記第２の記憶手
    段へ供給する供給手段とを備え、 前記第２の記憶手段は、前記内部制御信号に応答して前
    記第４の転送手段によって転送された前記演算手段から
    の結果データの書込みが可能になる、半導体集積回路装
    置。
  19. 【請求項１９】 前記供給手段が前記所定の外部制御信
    号を前記内部制御信号として前記第２の記憶手段へ供給
    するようにか、あるいは前記供給手段が前記比較手段か
    らの結果信号を前記内部制御信号として前記第２の記憶
    手段へ供給しかつ前記演算手段が前記第２のデータを通
    過させて前記結果データとして出力するように制御する
    制御手段をさらに備える、請求項１８に記載の半導体集
    積回路装置。
  20. 【請求項２０】 前記所定の外部制御信号を外部から入
    力するための信号入力端子と、 前記比較手段からの結果信号を外部へ出力するための信
    号出力端子とをさらに備える、請求項１８または請求項
    １９に記載の半導体集積回路装置。
  21. 【請求項２１】 前記第１の転送手段は所定数のバスを
    含み、 前記第３の転送手段は前記所定数よりも少ない数のバス
    を含む、請求項１２から請求項２０までのいずれかに記
    載の半導体集積回路装置。
  22. 【請求項２２】 前記演算手段からの結果データおよび
    前記比較手段からの結果信号はそれぞれから同時に出力
    される、請求項１８から請求項２０までのいずれかに記
    載の半導体集積回路装置。
  23. 【請求項２３】 前記演算手段における演算時間は前記
    比較手段における比較時間と同じである、請求項１８か
    ら請求項２０までのいずれかに記載の半導体集積回路装
    置。
  24. 【請求項２４】 前記第２の記憶手段は、 それらデータのうち半数を記憶する上位記憶手段と、 それらデータのうち残り半数を記憶する下位記憶手段と
    を含み、 前記第１の転送手段は、 前記第２の記憶手段からのデータを半数ずつ前記上位記
    憶手段および前記下位記憶手段へ交互に転送する手段
    と、 前記上位記憶手段および前記下位記憶手段からのデータ
    を前記第１の記憶手段へ交互に転送する手段とを含み、 前記第２の転送手段は、前記上位記憶手段および前記下
    位記憶手段からのデータを交互に前記演算手段へ転送す
    る手段を含み、 前記第４の転送手段は、前記結果データを半数ずつ前記
    上位記憶手段および前記下位記憶手段へ交互に転送する
    手段を含む、請求項１２から請求項２３までのいずれか
    に記載の半導体集積回路装置。
  25. 【請求項２５】 前記画像演算手段は、 現在表示されている画面の現データＤｏｌｄと次に表示
    されるべき画面の次データＤｎｅｗとの混合率データα
    を入力するための第１の入力ノードと、 前記現データＤｏｌｄを入力するための第２の入力ノー
    ドと、 （１−α）×Ｄｎｅｗで表される算術データを入力する
    ための第３の入力ノードと、 前記第１の入力ノードからの前記混合率データと前記第
    ２の入力ノードからの前記現データとを乗算する乗算手
    段と、 前記乗算手段からの結果データと前記第３の入力ノード
    からの前記算術データとを加算する加算手段とを備え
    る、請求項１２に記載の半導体集積回路装置。
  26. 【請求項２６】 前記画像演算手段は、 現在表示されている画面の現データと次に表示されるべ
    き画面の次データとの混合率データを入力するための第
    １の入力ノードと、 前記現データを入力するための第２の入力ノードと、 前記次データを入力するための第３の入力ノードと、 前記第２の入力ノードからの前記現データから前記第３
    の入力ノードからの前記次データを減算する演算手段
    と、 前記第１の入力ノードからの前記混合率データと前記演
    算手段からの結果データとを乗算する乗算手段と、 前記第３の入力ノードからの前記次データと前記乗算手
    段からの結果データとを加算する加算手段とを備える、
    請求項１２に記載の半導体集積回路装置。
  27. 【請求項２７】 前記画像演算手段は、 現在表示されている画面の現データＤｏｌｄと次に表示
    されるべき画面の次データＤｎｅｗとの混合率データα
    を入力するための第１の入力ノードと、 前記現データＤｏｌｄを入力するための第２の入力ノー
    ドと、 （１−α）×Ｄｎｅｗで表される算術データを入力する
    ための第３の入力ノードと、 前記混合率データが１であるか否かを示す維持信号を入
    力するための第４の入力ノードと、 前記第１の入力ノードからの前記混合率データと前記第
    ２の入力ノードからの前記現データとを乗算する乗算手
    段と、 前記第４の入力ノードからの前記維持信号が前記混合率
    データは１であると示すときは前記第２の入力ノードか
    らの前記現データを選択し、前記第４の入力ノードから
    の前記維持信号が前記混合率データは１でないと示すと
    きは前記乗算手段からの結果データを選択する選択手段
    と、 前記選択手段によって選択されたデータと前記第３の入
    力ノードからの前記算術データとを加算する加算手段と
    を備える、請求項１２に記載の半導体集積回路装置。
  28. 【請求項２８】 前記画像演算手段は、 現在表示されている画面の現データと次に表示されるべ
    き画面の次データとの混合率データを入力するための第
    １の入力ノードと、 前記現データを入力するための第２の入力ノードと、 前記次データを入力するための第３の入力ノードと、 前記混合率データが１であるか否かを示す維持信号を入
    力するための第４の入力ノードと、 前記第２の入力ノードからの前記現データから前記第３
    の入力ノードからの前記次データを減算する演算手段
    と、 前記第１の入力ノードからの前記混合率データと前記演
    算手段からの結果データとを乗算する乗算手段と、 前記第４の入力ノードからの前記維持信号が前記混合率
    データは１であると示すときは前記演算手段からの結果
    データを選択し、前記第４の入力ノードからの前記維持
    信号が前記混合率データは１でないと示すときは前記乗
    算手段からの結果データを選択する選択手段と、 前記選択手段によって選択された結果データと前記第３
    の入力ノードからの前記次データとを加算する加算手段
    とを備える、請求項１２に記載の半導体集積回路装置。
  29. 【請求項２９】 前記画像演算手段は、 現在表示されている画面の現データを次に表示されるべ
    き画面の次データと比較し、前記現データが前記次デー
    タに一致するか否かを判別する一致比較手段と、 前記現データを前記次データと比較し、前記現データお
    よび前記次データの大小関係を判別する大小比較手段
    と、 前記一致比較手段および前記大小比較手段の結果に応じ
    て１つの制御信号を生成する手段とを備える、請求項１
    ２に記載の半導体集積回路装置。
  30. 【請求項３０】 前記画像演算手段は、 現在表示されている画面の現データを次に表示されるべ
    き画面の次データと比較し、前記現データが前記次デー
    タに一致するか否かを判別する一致比較手段と、 前記一致比較手段において前記現データのうち所定ビッ
    トだけが前記次データのうち対応するビットに一致する
    か否かが判別されるように制御する一致制御手段と、 前記現データを前記次データと比較し、前記現データお
    よび前記次データの大小関係を判別する大小比較手段
    と、 前記大小比較手段において前記現データのうち前記所定
    ビット以外のビットだけと前記次データのうち対応する
    ビットとの大小関係が判別されるように制御する大小制
    御手段と、 前記一致比較手段および前記大小比較手段の結果に応じ
    て１つの制御信号を生成する手段とを備える、請求項１
    ２に記載の半導体集積回路装置。
  31. 【請求項３１】 半導体基板と、 前記半導体基板上に形成されかつ複数のデータを記憶す
    る第１の記憶手段と、 前記半導体基板上に形成されかつ複数のデータを記憶す
    る第２の記憶手段と、 前記半導体基板上に形成されかつ前記第１および第２の
    記憶手段の間でデータを相互に転送する第１の転送手段
    と、 前記半導体基板上に形成されかつ前記第２の記憶手段か
    ら転送された第１のデータと外部から転送された第２の
    データとを演算する演算手段と、 前記半導体基板上に形成されかつ前記第２の記憶手段か
    ら転送された前記第１のデータを外部から転送された前
    記第２のデータと比較する比較手段と、 前記半導体基板上に形成されかつ前記第２の記憶手段か
    ら前記演算手段および前記比較手段へ前記第１のデータ
    を転送する第２の転送手段と、 前記半導体基板上に形成されかつ外部から前記演算手段
    および前記比較手段へ前記第２のデータを転送する第３
    の転送手段と、 前記半導体基板上に形成されかつ前記演算手段からの結
    果データを前記第２の記憶手段へ転送する第４の転送手
    段と、 前記半導体基板上に形成され前記第１の記憶手段からデ
    ータを読出しかつその読出されたデータをシリアルに外
    部へ出力するシリアルアクセスメモリ手段と、 各々が複数の外部制御信号のうち対応する１つを入力す
    るための複数の信号入力端子と、 前記比較手段からの結果信号を外部へ出力するための信
    号出力端子と、 前記複数の外部制御信号および前記比較手段からの結果
    信号のうちいずれかを内部制御信号として前記第２の記
    憶手段へ供給する供給手段とを備え、 前記第２の記憶手段は前記内部制御信号に応答して前記
    第４の転送手段によって転送された前記演算手段からの
    結果データの書込みが可能になる、半導体集積回路装
    置。
  32. 【請求項３２】 前記第１の記憶手段の記憶容量は前記
    第２の記憶手段の記憶容量よりも大きく、前記第２の記
    憶手段のアクセス速度は前記第１の記憶手段のアクセス
    速度よりも速い、請求項１２から請求項３１までのいず
    れかに記載の半導体集積回路装置。
  33. 【請求項３３】 前記第１の記憶手段はダイナミックラ
    ンダムアクセスメモリであり、前記第２の記憶手段はス
    タティックランダムアクセスメモリである、請求項１２
    から請求項３１までのいずれかに記載の半導体集積回路
    装置。
  34. 【請求項３４】 第１の半導体基板、 前記第１の半導体基板上に形成されかつ複数のデータを
    記憶する第１の記憶手段、 前記第１の半導体基板上に形成されかつ複数のデータを
    記憶する第２の記憶手段、 前記第１の半導体基板上に形成されかつ前記第１および
    第２の記憶手段の間でデータを相互に転送する第１の転
    送手段、 前記第１の半導体基板上に形成されかつ前記第２の記憶
    手段から転送された第１のデータと外部から転送された
    第２のデータとを演算する演算手段、 前記第１の半導体基板上に形成されかつ前記第２の記憶
    手段から前記演算手段へ前記第１のデータを転送する第
    ２の転送手段、 前記第１の半導体基板上に形成されかつ外部から前記演
    算手段へ前記第２のデータを転送する第３の転送手段、 前記第１の半導体基板上に形成されかつ前記演算手段か
    らの結果データを前記第２の記憶手段へ転送する第４の
    転送手段、 前記第１の半導体基板上に形成され前記第１の記憶手段
    からデータを読出しかつその読出されたデータをシリア
    ルに外部へ出力するシリアルアクセスメモリ手段、およ
    び所定の制御信号を外部から入力するための信号入力端
    子を備え、 前記第２の記憶手段は前記所定の制御信号に応答して前
    記第４の転送手段によって転送された前記演算手段から
    の結果データの書込みが可能になる、第１の半導体集積
    回路装置と、 第２の半導体基板、 前記第２の半導体基板上に形成されかつ複数のデータを
    記憶する第３の記憶手段、 前記第２の半導体基板上に形成されかつ複数のデータを
    記憶する第４の記憶手段、 前記第２の半導体基板上に形成されかつ前記第３および
    第４の記憶手段の間でデータを相互に転送する第５の転
    送手段、 前記第２の半導体基板上に形成されかつ前記第３の記憶
    手段から転送された第３のデータを外部から転送された
    第４のデータと比較する比較手段、 前記第２の半導体基板上に形成されかつ前記第４の記憶
    手段から前記比較手段へ前記第１のデータを転送する第
    ６の転送手段、 前記第２の半導体基板上に形成されかつ外部から前記比
    較手段へ前記第４のデータを転送する第７の転送手段、 前記第２の半導体基板上に形成されかつ前記第４のデー
    タを前記第４の記憶手段へ転送する第８の転送手段、お
    よび前記第１の半導体集積回路装置における前記信号入
    力端子と接続されかつ前記比較手段からの結果信号を外
    部へ出力するための信号出力端子を備え、 前記第４の記憶手段は前記比較手段からの結果信号に応
    答して前記第８の転送手段によって転送された前記第４
    のデータの書込みが可能になる、第２の半導体集積回路
    装置とを備える、画像記憶処理システム。
  35. 【請求項３５】 複数のデータを記憶するための記憶手
    段と、１つの命令に応答して所定の演算処理を行なう複
    数の演算手段とを備えた半導体集積回路装置のためのテ
    スト方法であって、 前記記憶手段からデータを読出すステップと、 前記読出されたデータを前記複数の演算手段にそれぞれ
    与えるステップと、 前記演算手段の各々において前記与えられたデータに基
    づいて前記演算処理を行なうステップと、 前記演算手段の各々からの結果データとその結果データ
    を生成した演算手段以外の演算手段のうち１つからの結
    果データとを比較してそれら結果データが互いに一致す
    るか否かを判定するステップとを含む、半導体集積回路
    装置のためのテスト方法。
  36. 【請求項３６】 １つの命令に応答して所定の演算処理
    を行なう複数の演算手段を備えた半導体集積回路装置の
    ためのテスト方法であって、 内部的にデータを生成するステップと、 前記データを前記複数の演算手段にそれぞれ与えるステ
    ップと、 前記演算手段の各々において前記データに基づいて前記
    演算処理を行なうステップと、 前記演算手段の各々からの結果データとその結果データ
    を生成した演算手段以外の演算手段のうち１つからの結
    果データとを比較してそれら結果データが互いに一致す
    るか否かを判定するステップとを含む、半導体集積回路
    装置ためのテスト方法。
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