JP3075280B2 - 情報処理システム - Google Patents
情報処理システムInfo
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- JP3075280B2 JP3075280B2 JP11113180A JP11318099A JP3075280B2 JP 3075280 B2 JP3075280 B2 JP 3075280B2 JP 11113180 A JP11113180 A JP 11113180A JP 11318099 A JP11318099 A JP 11318099A JP 3075280 B2 JP3075280 B2 JP 3075280B2
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、記憶装置（Memor
y）を有する情報処理システムに関する。 【０００２】 【従来の技術】図１、図２に示す様な画像処理を例に取
り、従来技術の説明を行なう。図１において、Ｍ１はＣ
ＲＴ（Cathode Ray Tube）画面と１対１に対応する画像
エリア、Ｍ２は合成する画像データが格納してある格納
エリア、ＦＣは画像エリアＭ１のデータと格納エリアＭ
２のデータの合成を行なうためのModify機能である。ま
た図２において、Ｓ１は画像エリアＭ１からデータをRe
adする処理ステップ、Ｓ２は格納エリアＭ２からデータ
をReadする処理ステップ、Ｓ３はReadした画像エリアＭ
１と格納エリアＭ２のデータを合成するための処理ステ
ップ、Ｓ４はステップＳ３で得られた合成データを画像
エリアＭ１へのWrite処理ステップである。 【０００３】図１で示した画像処理の例では、単なる合
成のため、図２における処理ステップは論理和機能とな
る。 【０００４】一方、対象となる画像エリアＭ１のデータ
量は、通常１００Ｋ〜数ＭByteと大容量となる。従って
図２で示した一連の処理は、データをByte単位で処理し
た場合でも、その繰返し回数は１０の６乗のオーダとな
る。 【０００５】このため、従来では、下記のような欠点を
生じている。即ち、 (1)図２に示した様に本処理ではその殆んどがバスを使
用するバスサイクル（Ｓ１，Ｓ２，Ｓ４）で占められて
いる。従って、バスの占有率が高くなり、バス負荷が増
大する。 【０００６】(2)また、低速バスであったり、バスの占
有制御等のオーバヘッドにより、実際の処理時間が大き
い。 【０００７】(3)更に、図２の例では静的なステップ数
は４ステップと少ないが、扱うデータ量が非常に多いた
め、動的なステップ数が膨大な量となり、処理時間が大
きい。 【０００８】なお、この種の処理を行なう記憶回路とし
て関連するものには、例えば、特公昭５９−２６０３１
号公報が挙げられる。 【０００９】 【発明が解決しようとする課題】本発明の目的は、メモ
リデバイス内部の記憶素子に対するデータの書き換えが
容易にかつ高速で行うことができるようにした情報処理
システムを提供することにある。 【００１０】 【課題を解決するための手段】本発明は、上記目的を達
成するために、プロセッサと、前記プロセッサから供給
される複数の異なったモードから任意の一つのモードを
選択するための制御信号を入力する複数の端子と、半導
体記憶装置と、前記複数の端子と前記半導体記憶装置に
接続され、前記プロセッサから供給される複数ビットの
コードデータである制御信号によって選択された一つの
モードにおいては、前記プロセッサから供給されるデー
タとは無関係である予め定めた一つの論理レベルに前記
半導体記憶装置装置の素子をビット設定し、前記プロセ
ッサから供給される複数ビットのコードデータである制
御信号によって選択された他の一つのモードにおいて、
前記プロセッサから供給された前記制御信号に従って、
前記プロセッサから入力される前記データの前記記憶素
子への書き込む制御部を有する記憶装置とを有し、前記
プロセッサは、前記制御部による前記プロセッサから供
給されるデータとは無関係である予め定めた一つの論理
レベルの前記半導体記憶装置装置の素子へのビット設
定、または、前記プロセッサから供給された前記制御信
号に従って前記プロセッサから入力される前記データを
前記記憶素子に書き込に先立って、前記複数の端子への
前記制御信号の供給を行うことを特徴とする情報処理シ
ステムである。 【００１１】 【実施例】以下、本発明の一実施例を図３〜図１１を用
いて説明する。図３はタイムチャートである。図4は、
本発明の一実施例を示すブロック図、図５は図４に示し
た実施例の動作原理図の説明図、図6は図5に示した動作
原理を実現した回路例を示す図、図７は図６の動作の詳
細を説明する図である。 【００１２】図４において、１は制御回路、２は記憶素
子、３はＤ−ＲＡＭコントローラ、Ｘ，Ｙは例えば、プ
ロセッサ等の外部からのデータ、Ｚは記憶素子へのライ
トデータ、ＤＯは記憶素子からのリードデータ、Ａ、Ｃ
ＡＳ，ＲＡＳ，ＷＥ，ＡＤＲ，ＷＲは図３と同種の信号
であり、Ａは列及び行アドレスが時分割に発生されるア
ドレス信号、ＣＡＳは列アドレスストローブ、ＲＡＳは
行アドレスストローブ、ＷＥはライトイネーブル、ＡＤ
Ｒは外部からのアドレス、ＷＲは外部からのライトリク
エストで、これら２つの信号（ＡＤＲ，ＷＲ）は例えば
マイクロプロセッサから与えられるものとする。なお、
図３で示した外部データＺを、ここでは（図４）制御回
路１を介した記憶素子２へのライトデータＺに書換えて
いる。 【００１３】図４に示した様に本発明は、制御回路１に
おいて、リードデータＤＯを外部データＸ，Ｙで制御、
修正して記憶素子２に書込む。この制御動作を図５に示
す。図５において、モードＩは外部データＹをライトデ
ータＺとするモード、モードIIはリードデータＤＯをラ
イトデータＺとするモードである。図５に示す様に外部
データＸ，Ｙによって、すなわち外部からの制御で記憶
素子２のリードデータＤＯを修正、書込み（モードI
I）、或いは外部データＹの書込み処理（モードＩ）、
の２つのモードを制御することができる。この２つのモ
ードの制御は、(ｉ)モードＩ，IIの指定を外部データＸ
で行ない、(ii)モードIIにおけるリードデータＤＯの非
反転、反転の指定（修正）は外部データで行なう。 【００１４】上記した動作と実現する具体的な回路例を
図６に示す。また、その動作の詳細を図７に示す。図
６、図７に示す様に、本発明は２つの論理の組合わせに
よって実現できる。 【００１５】また、上記した動作は、図３に示した如く
１メモリサイクルの間に実行完了することができる。一
方、図６に示した回路は次の論理式（１）で表わされ
る。 【００１６】 Ｚ＝（ＮＯＴ Ｘ）・Ｙ＋Ｘ・（Ｙ ＥＯＲ ＤＯ）……（１） 但し、（ＮＯＴ Ｘ）はＸの反転を示し、ＥＯＲは排他
的論理和を示す。 【００１７】また、外部から制御可能なデータＸ，Ｙの
取り得る値として（１）式に、信号“０”，信号
“１”，例えばマイクロプロセッサからのバスデータＤ
ｉ，その反転データ（ＮＯＴ Ｄｉ）を割当て、整理す
ると、図８に示す如き二項論理演算結果が得られる。但
し、図８において上記ＮＯＴはオーバーラインにて表現
している。 【００１８】これを実際の回路にして図４と組合わせた
ものを図９に示す。図９において、ＳＥＬ０，１は４入
力のセレクタ、Ｓ０，Ｓ１はセレクタＳＥＬ０の入力選
択信号、Ｓ２，Ｓ３はセレクタＳＥＬ１の入力選択信
号、ＩＮＶは反転素子である。以下、図１、図８、図
９、図１０を用いて、具体的に動作例を説明する。図８
に示す様に、入力選択信号Ｓ０，Ｓ１はセレクタＳＥＬ
０の制御信号であり、この信号Ｓ０，Ｓ１によってデー
タＸの値を決定する。同様に入力選択信号Ｓ２，Ｓ３に
よって、データＹが決定される。これらのデータＸ，Ｙ
の取り得る値としては、前述の如く、内部で発生した信
号“０”，信号“１”，マイクロプロセッサからのバス
データＤｉ，その反転データ（Ｄｉ‘）とし、図９に示
した様に入力選択信号Ｓ０，Ｓ１，Ｓ２，Ｓ３により、
各セレクタＳＥＬ０，１はそれぞれ上記４つの信号のう
ちの１つが選択される。図８には、入力選択信号Ｓ０，
Ｓ１，Ｓ２，Ｓ３とセレクタＳＥＬ０，１の出力である
データＸ，Ｙとの関係を示し、更に前記数１式で表わせ
る制御回路１の動作（ライトデータＺの値）を表わして
いる。例えば、図１に示した様な画像処理（ＯＲ演算：
Ｃａｓｅ１）では、入力選択信号Ｓ０，Ｓ１＝（１
１），Ｓ２，３＝（１０）とすることでデータＸ，Ｙは
それぞれＸ＝（反転 Ｄｉ），Ｙ＝Ｄｉが選択される。
これらデータＸ，Ｙの値を前記制御回路１の動作を表わ
す（数１）式に代入すると、Ｚ＝Ｄｉ＋ＤｏのＯＲ演算
が実行できることがわかる。従って、本発明によれば図
１の画像処理は図１０に示した様に、最初の１ステップ
で入力選択信号Ｓ０，１，２，３を指定（Functionの指
定）して、動作モードを事前設定し、その後は合成した
い画像データを格納エリアＭ２からReadし、画像エリア
Ｍ１への単なるWrite動作だけで図１に示した画像処理
が実行できる。また、本発明は図８に示した様に多種の
論理機能が実行可能である。 【００１９】従って、図１１に示した様に例えば任意に
移動するマウスカーソルの描画等も容易に可能になる。
図１１に示した様にマウスカーソル（Ｍ２）は、画像エ
リアＭ１内の画像と重なった場合でも、そのカーソルを
表示しなければならないため、FunctionとしてはＥＯＲ
機能が必要になる。すなわち、このカーソル表示では、
入力選択信号Ｓ０，１＝（０１），Ｓ２，３＝（１０）
として前述した画像の合成（図１）の場合と同様に図１
０の如く処理を行なうことができる。従って、外部（プ
ロセッサ）から入力される入力選択信号Ｓ０，１，２，
３の値を変えることにより、図８に示した様な多種の論
理機能が容易に実行でき、更に単なるWrite動作のみで
記憶素子２とのリード、モディファイ、ライトが実行で
きる。 【００２０】この様に図９の如き構成をとることで、マ
イクロプロセッサからのデータＤｉと記憶素子２のリー
ドデータＤｏとのModifyとして図８に示した二項論理演
算を行なうことができる。なお、二項論理演算は入力選
択信号Ｓ０〜Ｓ３によって指定する。 【００２１】更に、例えば、入力選択信号Ｓ０，Ｓ１＝
（００），Ｓ２，Ｓ３＝（００）または（１０）を指定
することにより、データＸ，Ｙとして内部で発生した信
号“０”または“1”を選択してＺ＝０または1トシテ記憶
素子に書込むことができる。 【００２２】以上述べたように実施例を用いることによ
り、図１、図２を用いた従来の画像の合成処理は、図１
０に示した様に処理を簡素化できる。なお、上述した実
施例は、図９に示した様に３つの機能、すなわち記憶素
子２で構成される記憶部、制御回路１で構成される制御
部、及びセレクタＳＥＬ０，１で構成されるセレクタ部
に分けられる。しかし、上記制御とセレクタ部の組合わ
せにより実現している機能は、図８に示した二項論理演
算機能であり、この機能は、他の手段でも容易に達成で
きる。 【００２３】以上説明したごとく、本実施例によれば、
次の効果が得られる。 【００２４】(1)図１に示した様な処理を行なった場
合、図１０の如く、メモリサイクルを減少できるため、
前述した従来における欠点を無くすことができる。 【００２５】(2)また、マイクロプロセッサは、１回の
ライトサイクルで、リード、モディファイ、ライトの３
つの処理を実行できるため、更に大きな処理時間の高速
化が図れる。 【００２６】(3)記憶素子群と比べて、本発明による回
路全体に占める比率が少ないため、容易にＬＳＩ化する
ことが可能である。 【００２７】(4)現在市販している６４Ｋ×４ｂｉｔの
Ｄ-ＲＡＭの多くは、１つのＰｉｎがＮｏ-Connectionと
なっており、図１０に示したｂ点まで、すなわち記憶素
子２及び制御回路１をＬＳＩ化した場合でもＰｉｎ数の
増加にならず、極めてＬＳＩ化には有利となる。 【００２８】 【発明の効果】本発明によれば、記憶素子への書込みを
行う期間に先立つモード設定期間により、複数のモード
の内一つのモードを指示するので、複数のモードの内か
ら一つのモードを指示でき、複数のモードで動作させる
ことができる。また、指示される一つのモードでは、メ
モリデバイス内に記憶素子へ書き込み信号（“１”又は
“０”）を発生し、この書き込み信号を用いて記憶素子
のデータを書換えるように構成されているので、外部デ
バイスからのデータとは無関係にメモリデバイス内部の
記憶素子に対するデータ書換えを容易にかつ高速に行う
ことができ、指示 される他のモードでは、プロセッサか
らのデータを指示されたモードに従って記憶素子に書込
むことができる効果を奏する。
y）を有する情報処理システムに関する。 【０００２】 【従来の技術】図１、図２に示す様な画像処理を例に取
り、従来技術の説明を行なう。図１において、Ｍ１はＣ
ＲＴ（Cathode Ray Tube）画面と１対１に対応する画像
エリア、Ｍ２は合成する画像データが格納してある格納
エリア、ＦＣは画像エリアＭ１のデータと格納エリアＭ
２のデータの合成を行なうためのModify機能である。ま
た図２において、Ｓ１は画像エリアＭ１からデータをRe
adする処理ステップ、Ｓ２は格納エリアＭ２からデータ
をReadする処理ステップ、Ｓ３はReadした画像エリアＭ
１と格納エリアＭ２のデータを合成するための処理ステ
ップ、Ｓ４はステップＳ３で得られた合成データを画像
エリアＭ１へのWrite処理ステップである。 【０００３】図１で示した画像処理の例では、単なる合
成のため、図２における処理ステップは論理和機能とな
る。 【０００４】一方、対象となる画像エリアＭ１のデータ
量は、通常１００Ｋ〜数ＭByteと大容量となる。従って
図２で示した一連の処理は、データをByte単位で処理し
た場合でも、その繰返し回数は１０の６乗のオーダとな
る。 【０００５】このため、従来では、下記のような欠点を
生じている。即ち、 (1)図２に示した様に本処理ではその殆んどがバスを使
用するバスサイクル（Ｓ１，Ｓ２，Ｓ４）で占められて
いる。従って、バスの占有率が高くなり、バス負荷が増
大する。 【０００６】(2)また、低速バスであったり、バスの占
有制御等のオーバヘッドにより、実際の処理時間が大き
い。 【０００７】(3)更に、図２の例では静的なステップ数
は４ステップと少ないが、扱うデータ量が非常に多いた
め、動的なステップ数が膨大な量となり、処理時間が大
きい。 【０００８】なお、この種の処理を行なう記憶回路とし
て関連するものには、例えば、特公昭５９−２６０３１
号公報が挙げられる。 【０００９】 【発明が解決しようとする課題】本発明の目的は、メモ
リデバイス内部の記憶素子に対するデータの書き換えが
容易にかつ高速で行うことができるようにした情報処理
システムを提供することにある。 【００１０】 【課題を解決するための手段】本発明は、上記目的を達
成するために、プロセッサと、前記プロセッサから供給
される複数の異なったモードから任意の一つのモードを
選択するための制御信号を入力する複数の端子と、半導
体記憶装置と、前記複数の端子と前記半導体記憶装置に
接続され、前記プロセッサから供給される複数ビットの
コードデータである制御信号によって選択された一つの
モードにおいては、前記プロセッサから供給されるデー
タとは無関係である予め定めた一つの論理レベルに前記
半導体記憶装置装置の素子をビット設定し、前記プロセ
ッサから供給される複数ビットのコードデータである制
御信号によって選択された他の一つのモードにおいて、
前記プロセッサから供給された前記制御信号に従って、
前記プロセッサから入力される前記データの前記記憶素
子への書き込む制御部を有する記憶装置とを有し、前記
プロセッサは、前記制御部による前記プロセッサから供
給されるデータとは無関係である予め定めた一つの論理
レベルの前記半導体記憶装置装置の素子へのビット設
定、または、前記プロセッサから供給された前記制御信
号に従って前記プロセッサから入力される前記データを
前記記憶素子に書き込に先立って、前記複数の端子への
前記制御信号の供給を行うことを特徴とする情報処理シ
ステムである。 【００１１】 【実施例】以下、本発明の一実施例を図３〜図１１を用
いて説明する。図３はタイムチャートである。図4は、
本発明の一実施例を示すブロック図、図５は図４に示し
た実施例の動作原理図の説明図、図6は図5に示した動作
原理を実現した回路例を示す図、図７は図６の動作の詳
細を説明する図である。 【００１２】図４において、１は制御回路、２は記憶素
子、３はＤ−ＲＡＭコントローラ、Ｘ，Ｙは例えば、プ
ロセッサ等の外部からのデータ、Ｚは記憶素子へのライ
トデータ、ＤＯは記憶素子からのリードデータ、Ａ、Ｃ
ＡＳ，ＲＡＳ，ＷＥ，ＡＤＲ，ＷＲは図３と同種の信号
であり、Ａは列及び行アドレスが時分割に発生されるア
ドレス信号、ＣＡＳは列アドレスストローブ、ＲＡＳは
行アドレスストローブ、ＷＥはライトイネーブル、ＡＤ
Ｒは外部からのアドレス、ＷＲは外部からのライトリク
エストで、これら２つの信号（ＡＤＲ，ＷＲ）は例えば
マイクロプロセッサから与えられるものとする。なお、
図３で示した外部データＺを、ここでは（図４）制御回
路１を介した記憶素子２へのライトデータＺに書換えて
いる。 【００１３】図４に示した様に本発明は、制御回路１に
おいて、リードデータＤＯを外部データＸ，Ｙで制御、
修正して記憶素子２に書込む。この制御動作を図５に示
す。図５において、モードＩは外部データＹをライトデ
ータＺとするモード、モードIIはリードデータＤＯをラ
イトデータＺとするモードである。図５に示す様に外部
データＸ，Ｙによって、すなわち外部からの制御で記憶
素子２のリードデータＤＯを修正、書込み（モードI
I）、或いは外部データＹの書込み処理（モードＩ）、
の２つのモードを制御することができる。この２つのモ
ードの制御は、(ｉ)モードＩ，IIの指定を外部データＸ
で行ない、(ii)モードIIにおけるリードデータＤＯの非
反転、反転の指定（修正）は外部データで行なう。 【００１４】上記した動作と実現する具体的な回路例を
図６に示す。また、その動作の詳細を図７に示す。図
６、図７に示す様に、本発明は２つの論理の組合わせに
よって実現できる。 【００１５】また、上記した動作は、図３に示した如く
１メモリサイクルの間に実行完了することができる。一
方、図６に示した回路は次の論理式（１）で表わされ
る。 【００１６】 Ｚ＝（ＮＯＴ Ｘ）・Ｙ＋Ｘ・（Ｙ ＥＯＲ ＤＯ）……（１） 但し、（ＮＯＴ Ｘ）はＸの反転を示し、ＥＯＲは排他
的論理和を示す。 【００１７】また、外部から制御可能なデータＸ，Ｙの
取り得る値として（１）式に、信号“０”，信号
“１”，例えばマイクロプロセッサからのバスデータＤ
ｉ，その反転データ（ＮＯＴ Ｄｉ）を割当て、整理す
ると、図８に示す如き二項論理演算結果が得られる。但
し、図８において上記ＮＯＴはオーバーラインにて表現
している。 【００１８】これを実際の回路にして図４と組合わせた
ものを図９に示す。図９において、ＳＥＬ０，１は４入
力のセレクタ、Ｓ０，Ｓ１はセレクタＳＥＬ０の入力選
択信号、Ｓ２，Ｓ３はセレクタＳＥＬ１の入力選択信
号、ＩＮＶは反転素子である。以下、図１、図８、図
９、図１０を用いて、具体的に動作例を説明する。図８
に示す様に、入力選択信号Ｓ０，Ｓ１はセレクタＳＥＬ
０の制御信号であり、この信号Ｓ０，Ｓ１によってデー
タＸの値を決定する。同様に入力選択信号Ｓ２，Ｓ３に
よって、データＹが決定される。これらのデータＸ，Ｙ
の取り得る値としては、前述の如く、内部で発生した信
号“０”，信号“１”，マイクロプロセッサからのバス
データＤｉ，その反転データ（Ｄｉ‘）とし、図９に示
した様に入力選択信号Ｓ０，Ｓ１，Ｓ２，Ｓ３により、
各セレクタＳＥＬ０，１はそれぞれ上記４つの信号のう
ちの１つが選択される。図８には、入力選択信号Ｓ０，
Ｓ１，Ｓ２，Ｓ３とセレクタＳＥＬ０，１の出力である
データＸ，Ｙとの関係を示し、更に前記数１式で表わせ
る制御回路１の動作（ライトデータＺの値）を表わして
いる。例えば、図１に示した様な画像処理（ＯＲ演算：
Ｃａｓｅ１）では、入力選択信号Ｓ０，Ｓ１＝（１
１），Ｓ２，３＝（１０）とすることでデータＸ，Ｙは
それぞれＸ＝（反転 Ｄｉ），Ｙ＝Ｄｉが選択される。
これらデータＸ，Ｙの値を前記制御回路１の動作を表わ
す（数１）式に代入すると、Ｚ＝Ｄｉ＋ＤｏのＯＲ演算
が実行できることがわかる。従って、本発明によれば図
１の画像処理は図１０に示した様に、最初の１ステップ
で入力選択信号Ｓ０，１，２，３を指定（Functionの指
定）して、動作モードを事前設定し、その後は合成した
い画像データを格納エリアＭ２からReadし、画像エリア
Ｍ１への単なるWrite動作だけで図１に示した画像処理
が実行できる。また、本発明は図８に示した様に多種の
論理機能が実行可能である。 【００１９】従って、図１１に示した様に例えば任意に
移動するマウスカーソルの描画等も容易に可能になる。
図１１に示した様にマウスカーソル（Ｍ２）は、画像エ
リアＭ１内の画像と重なった場合でも、そのカーソルを
表示しなければならないため、FunctionとしてはＥＯＲ
機能が必要になる。すなわち、このカーソル表示では、
入力選択信号Ｓ０，１＝（０１），Ｓ２，３＝（１０）
として前述した画像の合成（図１）の場合と同様に図１
０の如く処理を行なうことができる。従って、外部（プ
ロセッサ）から入力される入力選択信号Ｓ０，１，２，
３の値を変えることにより、図８に示した様な多種の論
理機能が容易に実行でき、更に単なるWrite動作のみで
記憶素子２とのリード、モディファイ、ライトが実行で
きる。 【００２０】この様に図９の如き構成をとることで、マ
イクロプロセッサからのデータＤｉと記憶素子２のリー
ドデータＤｏとのModifyとして図８に示した二項論理演
算を行なうことができる。なお、二項論理演算は入力選
択信号Ｓ０〜Ｓ３によって指定する。 【００２１】更に、例えば、入力選択信号Ｓ０，Ｓ１＝
（００），Ｓ２，Ｓ３＝（００）または（１０）を指定
することにより、データＸ，Ｙとして内部で発生した信
号“０”または“1”を選択してＺ＝０または1トシテ記憶
素子に書込むことができる。 【００２２】以上述べたように実施例を用いることによ
り、図１、図２を用いた従来の画像の合成処理は、図１
０に示した様に処理を簡素化できる。なお、上述した実
施例は、図９に示した様に３つの機能、すなわち記憶素
子２で構成される記憶部、制御回路１で構成される制御
部、及びセレクタＳＥＬ０，１で構成されるセレクタ部
に分けられる。しかし、上記制御とセレクタ部の組合わ
せにより実現している機能は、図８に示した二項論理演
算機能であり、この機能は、他の手段でも容易に達成で
きる。 【００２３】以上説明したごとく、本実施例によれば、
次の効果が得られる。 【００２４】(1)図１に示した様な処理を行なった場
合、図１０の如く、メモリサイクルを減少できるため、
前述した従来における欠点を無くすことができる。 【００２５】(2)また、マイクロプロセッサは、１回の
ライトサイクルで、リード、モディファイ、ライトの３
つの処理を実行できるため、更に大きな処理時間の高速
化が図れる。 【００２６】(3)記憶素子群と比べて、本発明による回
路全体に占める比率が少ないため、容易にＬＳＩ化する
ことが可能である。 【００２７】(4)現在市販している６４Ｋ×４ｂｉｔの
Ｄ-ＲＡＭの多くは、１つのＰｉｎがＮｏ-Connectionと
なっており、図１０に示したｂ点まで、すなわち記憶素
子２及び制御回路１をＬＳＩ化した場合でもＰｉｎ数の
増加にならず、極めてＬＳＩ化には有利となる。 【００２８】 【発明の効果】本発明によれば、記憶素子への書込みを
行う期間に先立つモード設定期間により、複数のモード
の内一つのモードを指示するので、複数のモードの内か
ら一つのモードを指示でき、複数のモードで動作させる
ことができる。また、指示される一つのモードでは、メ
モリデバイス内に記憶素子へ書き込み信号（“１”又は
“０”）を発生し、この書き込み信号を用いて記憶素子
のデータを書換えるように構成されているので、外部デ
バイスからのデータとは無関係にメモリデバイス内部の
記憶素子に対するデータ書換えを容易にかつ高速に行う
ことができ、指示 される他のモードでは、プロセッサか
らのデータを指示されたモードに従って記憶素子に書込
むことができる効果を奏する。
【図面の簡単な説明】
【図１】画像処理を例にとり従来技術を説明するための
図である。 【図２】図１のフローチャートである。 【図３】Ｄ−ＲＡＭへのデータ書込み処理におけるタイ
ムチャートである。 【図４】本発明の一実施例を示すブロック図である。 【図５】図４の動作原理を説明するための図である。 【図６】図５の動作原理を実現する回露呈を示す図であ
る。 【図７】図６の動作を説明するための図である。 【図８】入力選択信号とセレクタ出力との関係を示す図
である。 【図９】図８を実現するための回路図である。 【図１０】本発明を画像処理に適用した場合のフローチ
ャートである。 【図１１】本発明の別の適用例を説明するための図であ
る。 【符号の説明】 １…制御回路、 ２…記憶素子、
図である。 【図２】図１のフローチャートである。 【図３】Ｄ−ＲＡＭへのデータ書込み処理におけるタイ
ムチャートである。 【図４】本発明の一実施例を示すブロック図である。 【図５】図４の動作原理を説明するための図である。 【図６】図５の動作原理を実現する回露呈を示す図であ
る。 【図７】図６の動作を説明するための図である。 【図８】入力選択信号とセレクタ出力との関係を示す図
である。 【図９】図８を実現するための回路図である。 【図１０】本発明を画像処理に適用した場合のフローチ
ャートである。 【図１１】本発明の別の適用例を説明するための図であ
る。 【符号の説明】 １…制御回路、 ２…記憶素子、
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 青津 広明
神奈川県横浜市戸塚区吉田町292番地
株式会社日立製作所マイクロエレクトロ
ニクス機器開発研究所内
(72)発明者 池上 充
神奈川県秦野市堀山下１番地 株式会社
日立製作所神奈川工場内
(56)参考文献 特開 昭59−188764（ＪＰ，Ａ)
実開 昭59−58843（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/00 - 12/06
Claims (1)
- (57)【特許請求の範囲】 １．プロセッサと、 前記プロセッサから供給される複数の異なったモードか
ら任意の一つのモードを選択するための制御信号を入力
する複数の端子と、半導体記憶装置と、前記複数の端子
と前記半導体記憶装置に接続され、前記プロセッサから
供給される複数ビットのコードデータである制御信号に
よって選択された一つのモードにおいては、前記プロセ
ッサから供給されるデータとは無関係である予め定めた
一つの論理レベルに前記半導体記憶装置装置の素子をビ
ット設定し、前記プロセッサから供給される複数ビット
のコードデータである制御信号によって選択された他の
一つのモードにおいて、前記プロセッサから供給された
前記制御信号に従って、前記プロセッサから入力される
前記データを前記記憶素子に書き込む制御部を有する記
憶装置とを有し、 前記プロセッサは、前記制御部による前記プロセッサか
ら供給されるデータとは無関係である予め定めた一つの
論理レベルの前記半導体記憶装置装置の素子へのビット
設定、または、前記プロセッサから供給された前記制御
信号に従って前記プロセッサから入力される前記データ
の前記記憶素子への書き込に先立って、前記複数の端子
への前記制御信号の供給を行うことを特徴とする情報処
理システム。 ２．前記複数の端子は前記プロセッサから入力される前
記制御信号が入力される外部端子であることを特徴とす
る特許請求の範囲第１項に記載の情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11113180A JP3075280B2 (ja) | 1999-04-21 | 1999-04-21 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11113180A JP3075280B2 (ja) | 1999-04-21 | 1999-04-21 | 情報処理システム |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8306163A Division JP3036441B2 (ja) | 1996-11-18 | 1996-11-18 | １チップメモリデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000029770A JP2000029770A (ja) | 2000-01-28 |
| JP3075280B2 true JP3075280B2 (ja) | 2000-08-14 |
Family
ID=14605593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11113180A Expired - Lifetime JP3075280B2 (ja) | 1999-04-21 | 1999-04-21 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3075280B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10027092B2 (en) | 2009-12-15 | 2018-07-17 | Federal-Mogul Ignition Company | Spark ignition device for an internal combustion engine and central electrode assembly therefore |
-
1999
- 1999-04-21 JP JP11113180A patent/JP3075280B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10027092B2 (en) | 2009-12-15 | 2018-07-17 | Federal-Mogul Ignition Company | Spark ignition device for an internal combustion engine and central electrode assembly therefore |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000029770A (ja) | 2000-01-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |