JP2003050737A - 情報処理システム - Google Patents
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- JP2003050737A JP2003050737A JP2002219054A JP2002219054A JP2003050737A JP 2003050737 A JP2003050737 A JP 2003050737A JP 2002219054 A JP2002219054 A JP 2002219054A JP 2002219054 A JP2002219054 A JP 2002219054A JP 2003050737 A JP2003050737 A JP 2003050737A
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Abstract
(57)【要約】
【課題】本発明は、入力されるデータとは無関係にメモ
リデバイス内部の記憶素子に対するデータの書換えが容
易に且つ高速で行なうことができるようした情報処理シ
ステムを提供することにある。 【解決手段】本発明は、本発明は、プロセッサと、記憶
素子と、前記記憶素子に前記プロセッサからのデータを
書き込む制御部とを備え、プロセッサは、記憶素子に書
き込まれるデータの供給に先立って、制御部に対し、複
数の異なったモードのうちから一つのモードを指示する
ための複数ビットの信号を供給し、制御部は、プロセッ
サから供給された一つのモードを指示するための信号に
従って、プロセッサから入力されるデータを記憶素子に
書き込むことを特徴とする。
リデバイス内部の記憶素子に対するデータの書換えが容
易に且つ高速で行なうことができるようした情報処理シ
ステムを提供することにある。 【解決手段】本発明は、本発明は、プロセッサと、記憶
素子と、前記記憶素子に前記プロセッサからのデータを
書き込む制御部とを備え、プロセッサは、記憶素子に書
き込まれるデータの供給に先立って、制御部に対し、複
数の異なったモードのうちから一つのモードを指示する
ための複数ビットの信号を供給し、制御部は、プロセッ
サから供給された一つのモードを指示するための信号に
従って、プロセッサから入力されるデータを記憶素子に
書き込むことを特徴とする。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、記憶装置（Memor
y）を有する情報処理システムに関する。 【０００２】 【従来の技術】図１、図２に示す様な画像処理を例に取
り、従来技術の説明を行なう。図１において、Ｍ１はＣ
ＲＴ（Cathode Ray Tube）画面と１対１に対応する画像
エリア、Ｍ２は合成する画像データが格納してある格納
エリア、ＦＣは画像エリアＭ１のデータと格納エリアＭ
２のデータの合成を行なうためのModify機能である。ま
た図２において、Ｓ１は画像エリアＭ１からデータをRe
adする処理ステップ、Ｓ２は格納エリアＭ２からデータ
をReadする処理ステップ、Ｓ３はReadした画像エリアＭ
１と格納エリアＭ２のデータを合成するための処理ステ
ップ、Ｓ４はステップＳ３で得られた合成データを画像
エリアＭ１へのWrite処理ステップである。 【０００３】図１で示した画像処理の例では、単なる合
成のため、図２における処理ステップは論理和機能とな
る。 【０００４】一方、対象となる画像エリアＭ１のデータ
量は、通常１００Ｋ〜数ＭByteと大容量となる。従って
図２で示した一連の処理は、データをByte単位で処理し
た場合でも、その繰返し回数は１０の６乗のオーダとな
る。 【０００５】このため、従来では、下記のような欠点を
生じている。即ち、(1)図２に示した様に本処理ではそ
の殆んどがバスを使用するバスサイクル（Ｓ１，Ｓ２，
Ｓ４）で占められている。従って、バスの占有率が高く
なり、バス負荷が増大する。 【０００６】(2)また、低速バスであったり、バスの占
有制御等のオーバヘッドにより、実際の処理時間が大き
い。 【０００７】(3)更に、図２の例では静的なステップ数
は４ステップと少ないが、扱うデータ量が非常に多いた
め、動的なステップ数が膨大な量となり、処理時間が大
きい。 【０００８】なお、この種の処理を行なう記憶回路とし
て関連するものには、例えば、特公昭５９−２６０３１
号公報が挙げられる。 【０００９】 【発明が解決しようとする課題】本発明の目的は、複数
の書込みモードにより外部デバイスからのデータをメモ
リデバイス内部の記憶素子に対するデータの書き換えが
容易にかつ高速で行うことができるようにした情報処理
装置を提供することにある。 【００１０】 【課題を解決するための手段】本発明は、プロセッサ
と、記憶素子と、前記記憶素子に前記プロセッサからの
データを書き込む制御部とを備え、プロセッサは、記憶
素子に書き込まれるデータの供給に先立って、制御部に
対し、複数の異なったモードのうちから一つのモードを
指示するための複数ビットの信号を供給し、制御部は、
プロセッサから供給された一つのモードを指示するため
の信号に従って、プロセッサから入力されるデータを記
憶素子に書き込むことを特徴とする。 【００１１】 【発明の実施の形態】以下、本発明の一実施例を図３〜
図１１を用いて説明する。図３はタイムチャートであ
る。図4は、本発明の一実施例を示すブロック図、図５
は図４に示した実施例の動作原理図の説明図、図6は図5
に示した動作原理を実現した回路例を示す図、図７は図
６の動作の詳細を説明する図である。 【００１２】図４において、１は制御回路、２は記憶素
子、３はＤ−ＲＡＭコントローラ、Ｘ，Ｙは外部からの
データ、Ｚは記憶素子へのライトデータ、ＤＯは記憶素
子からのリードデータ、Ａ、ＣＡＳ，ＲＡＳ，ＷＥ，Ａ
ＤＲ，ＷＲは図３と同種の信号であり、Ａは列及び行ア
ドレスが時分割に発生されるアドレス信号、ＣＡＳは列
アドレスストローブ、ＲＡＳは行アドレスストローブ、
ＷＥはライトイネーブル、ＡＤＲは外部からのアドレ
ス、ＷＲは外部からのライトリクエストで、これら２つ
の信号（ＡＤＲ，ＷＲ）は例えばマイクロプロセッサか
ら与えられるものとする。なお、図３で示した外部デー
タＺを、ここでは（図４）制御回路１を介した記憶素子
２へのライトデータＺに書換えている。 【００１３】図４に示した様に本発明は、制御回路１に
おいて、リードデータＤＯを外部データＸ，Ｙで制御、
修正して記憶素子２に書込む。この制御動作を図５に示
す。図５において、モードＩは外部データＹをライトデ
ータＺとするモード、モードIIはリードデータＤＯをラ
イトデータＺとするモードである。図５に示す様に外部
データＸ，Ｙによって、すなわち外部からの制御で記憶
素子２のリードデータＤＯを修正、書込み（モードI
I）、或いは外部データＹの書込み処理（モードＩ）、
の２つのモードを制御することができる。この２つのモ
ードの制御は、(ｉ)モードＩ，IIの指定を外部データＸ
で行ない、(ii)モードIIにおけるリードデータＤＯの非
反転、反転の指定（修正）は外部データで行なう。 【００１４】上記した動作と実現する具体的な回路例を
図６に示す。また、その動作の詳細を図７に示す。図
６、図７に示す様に、本発明は２つの論理の組合わせに
よって実現できる。 【００１５】また、上記した動作は、図３に示した如く
１メモリサイクルの間に実行完了することができる。一
方、図６に示した回路は次の論理数１で表わされる。 【００１６】 Ｚ＝（ＮＯＴ Ｘ）・Ｙ＋Ｘ・（Ｙ ＥＯＲ ＤＯ）……（１） 但し、（ＮＯＴ Ｘ）はＸの反転を示し、ＥＯＲは排他
的論理和を示す。 【００１７】また、外部から制御可能なデータＸ，Ｙの
取り得る値として数１式に、信号“０”，信号“１”，
例えばマイクロプロセッサからのバスデータＤｉ，その
反転データ（ＮＯＴ Ｄｉ）を割当て、整理すると、図
８に示す如き二項論理演算結果が得られる。但し、図８
において上記ＮＯＴはオーバーラインにて表現してい
る。 【００１８】これを実際の回路にして図４と組合わせた
ものを図９に示す。図９において、ＳＥＬ０，１は４入
力のセレクタ、Ｓ０，Ｓ１はセレクタＳＥＬ０の入力選
択信号、Ｓ２，Ｓ３はセレクタＳＥＬ１の入力選択信
号、ＩＮＶは反転素子である。以下、図１、図８、図
９、図１０を用いて、具体的に動作例を説明する。図８
に示す様に、入力選択信号Ｓ０，Ｓ１はセレクタＳＥＬ
０の制御信号であり、この信号Ｓ０，Ｓ１によってデー
タＸの値を決定する。同様に入力選択信号Ｓ２，Ｓ３に
よって、データＹが決定される。これらのデータＸ，Ｙ
の取り得る値としては、前述の如く、内部で発生した信
号“０”，信号“１”，マイクロプロセッサからのバス
データＤｉ，その反転データ（Ｄｉ）とし、図９に示し
た様に入力選択信号Ｓ０，Ｓ１，Ｓ２，Ｓ３により、各
セレクタＳＥＬ０，１はそれぞれ上記４つの信号のうち
の１つが選択される。図８には、入力選択信号Ｓ０，Ｓ
１，Ｓ２，Ｓ３とセレクタＳＥＬ０，１の出力であるデ
ータＸ，Ｙとの関係を示し、更に前記数１式で表わせる
制御回路１の動作（ライトデータＺの値）を表わしてい
る。例えば、図１に示した様な画像処理（ＯＲ演算：Ｃ
ａｓｅ１）では、入力選択信号Ｓ０，Ｓ１＝（１１），
Ｓ２，３＝（１０）とすることでデータＸ，Ｙはそれぞ
れＸ＝（反転 Ｄｉ），Ｙ＝Ｄｉが選択される。これら
データＸ，Ｙの値を前記制御回路１の動作を表わす（数
１）式に代入すると、Ｚ＝Ｄｉ＋ＤｏのＯＲ演算が実行
できることがわかる。従って、本発明によれば図１の画
像処理は図１０に示した様に、最初の１ステップで入力
選択信号Ｓ０，１，２，３を指定（Functionの指定）し
て、動作モードを事前設定し、その後は合成したい画像
データを格納エリアＭ２からReadし、画像エリアＭ１へ
の単なるWrite動作だけで図１に示した画像処理が実行
できる。また、本発明は図８に示した様に多種の論理機
能が実行可能である。 【００１９】従って、図１１に示した様に例えば任意に
移動するマウスカーソルの描画等も容易に可能になる。
図１１に示した様にマウスカーソル（Ｍ２）は、画像エ
リアＭ１内の画像と重なった場合でも、そのカーソルを
表示しなければならないため、FunctionとしてはＥＯＲ
機能が必要になる。すなわち、このカーソル表示では、
入力選択信号Ｓ０，１＝（０１），Ｓ２，３＝（１０）
として前述した画像の合成（図１）の場合と同様に図１
０の如く処理を行なうことができる。従って、外部から
入力される入力選択信号Ｓ０，１，２，３の値を変える
ことにより、図８に示した様な多種の論理機能が容易に
実行でき、更に単なるWrite動作のみで記憶素子２との
リード、モディファイ、ライトが実行できる。 【００２０】この様に図９の如き構成をとることで、マ
イクロプロセッサからのデータＤｉと記憶素子２のリー
ドデータＤｏとのModifyとして図８に示した二項論理演
算を行なうことができる。なお、二項論理演算は入力選
択信号Ｓ０〜Ｓ３によって指定する。 【００２１】更に、例えば、入力選択信号Ｓ０，Ｓ１＝
（００），Ｓ２，Ｓ３＝（００）または（１０）を指定
することにより、データＸ，Ｙとして内部で発生した信
号“０”または“1”を選択してＺ＝０または1トシテ記憶
素子に書込むことができる。以上述べたように実施例を
用いることにより、図１、図２を用いた従来の画像の合
成処理は、図１０に示した様に処理を簡素化できる。な
お、上述した実施例は、図９に示した様に３つの機能、
すなわち記憶素子２で構成される記憶部、制御回路１で
構成される制御部、及びセレクタＳＥＬ０，１で構成さ
れるセレクタ部に分けられる。しかし、上記制御とセレ
クタ部の組合わせにより実現している機能は、図８に示
した二項論理演算機能であり、この機能は、他の手段で
も容易に達成できる。 【００２２】以上説明したごとく、本実施例によれば、
次の効果が得られる。 【００２３】(1)図１に示した様な処理を行なった場
合、図１０の如く、メモリサイクルを減少できるため、
前述した従来における欠点を無くすことができる。 【００２４】(2)また、マイクロプロセッサは、１回の
ライトサイクルで、リード、モディファイ、ライトの３
つの処理を実行できるため、更に大きな処理時間の高速
化が図れる。 【００２５】(3)記憶素子群と比べて、本発明による回
路全体に占める比率が少ないため、容易にＬＳＩ化する
ことが可能である。 【００２６】(4)現在市販している６４Ｋ×４ｂｉｔの
Ｄ-ＲＡＭの多くは、１つのＰｉｎがＮｏ-Connectionと
なっており、図１０に示したｂ点まで、すなわち記憶素
子２及び制御回路１をＬＳＩ化した場合でもＰｉｎ数の
増加にならず、極めてＬＳＩ化には有利となる。 【００２７】 【発明の効果】本発明によれば、メモリデバイス内に記
憶素子へ書き込み信号（“１”又は“０”）を発生する
信号発生手段を持ち、この書き込み信号を用いて記憶素
子のデータを書換えるように構成されているので、外部
デバイスからのデータとは無関係にメモリデバイス内部
の記憶素子に対するデータ書換えを容易にかつ高速に行
うことができる効果を奏する。
y）を有する情報処理システムに関する。 【０００２】 【従来の技術】図１、図２に示す様な画像処理を例に取
り、従来技術の説明を行なう。図１において、Ｍ１はＣ
ＲＴ（Cathode Ray Tube）画面と１対１に対応する画像
エリア、Ｍ２は合成する画像データが格納してある格納
エリア、ＦＣは画像エリアＭ１のデータと格納エリアＭ
２のデータの合成を行なうためのModify機能である。ま
た図２において、Ｓ１は画像エリアＭ１からデータをRe
adする処理ステップ、Ｓ２は格納エリアＭ２からデータ
をReadする処理ステップ、Ｓ３はReadした画像エリアＭ
１と格納エリアＭ２のデータを合成するための処理ステ
ップ、Ｓ４はステップＳ３で得られた合成データを画像
エリアＭ１へのWrite処理ステップである。 【０００３】図１で示した画像処理の例では、単なる合
成のため、図２における処理ステップは論理和機能とな
る。 【０００４】一方、対象となる画像エリアＭ１のデータ
量は、通常１００Ｋ〜数ＭByteと大容量となる。従って
図２で示した一連の処理は、データをByte単位で処理し
た場合でも、その繰返し回数は１０の６乗のオーダとな
る。 【０００５】このため、従来では、下記のような欠点を
生じている。即ち、(1)図２に示した様に本処理ではそ
の殆んどがバスを使用するバスサイクル（Ｓ１，Ｓ２，
Ｓ４）で占められている。従って、バスの占有率が高く
なり、バス負荷が増大する。 【０００６】(2)また、低速バスであったり、バスの占
有制御等のオーバヘッドにより、実際の処理時間が大き
い。 【０００７】(3)更に、図２の例では静的なステップ数
は４ステップと少ないが、扱うデータ量が非常に多いた
め、動的なステップ数が膨大な量となり、処理時間が大
きい。 【０００８】なお、この種の処理を行なう記憶回路とし
て関連するものには、例えば、特公昭５９−２６０３１
号公報が挙げられる。 【０００９】 【発明が解決しようとする課題】本発明の目的は、複数
の書込みモードにより外部デバイスからのデータをメモ
リデバイス内部の記憶素子に対するデータの書き換えが
容易にかつ高速で行うことができるようにした情報処理
装置を提供することにある。 【００１０】 【課題を解決するための手段】本発明は、プロセッサ
と、記憶素子と、前記記憶素子に前記プロセッサからの
データを書き込む制御部とを備え、プロセッサは、記憶
素子に書き込まれるデータの供給に先立って、制御部に
対し、複数の異なったモードのうちから一つのモードを
指示するための複数ビットの信号を供給し、制御部は、
プロセッサから供給された一つのモードを指示するため
の信号に従って、プロセッサから入力されるデータを記
憶素子に書き込むことを特徴とする。 【００１１】 【発明の実施の形態】以下、本発明の一実施例を図３〜
図１１を用いて説明する。図３はタイムチャートであ
る。図4は、本発明の一実施例を示すブロック図、図５
は図４に示した実施例の動作原理図の説明図、図6は図5
に示した動作原理を実現した回路例を示す図、図７は図
６の動作の詳細を説明する図である。 【００１２】図４において、１は制御回路、２は記憶素
子、３はＤ−ＲＡＭコントローラ、Ｘ，Ｙは外部からの
データ、Ｚは記憶素子へのライトデータ、ＤＯは記憶素
子からのリードデータ、Ａ、ＣＡＳ，ＲＡＳ，ＷＥ，Ａ
ＤＲ，ＷＲは図３と同種の信号であり、Ａは列及び行ア
ドレスが時分割に発生されるアドレス信号、ＣＡＳは列
アドレスストローブ、ＲＡＳは行アドレスストローブ、
ＷＥはライトイネーブル、ＡＤＲは外部からのアドレ
ス、ＷＲは外部からのライトリクエストで、これら２つ
の信号（ＡＤＲ，ＷＲ）は例えばマイクロプロセッサか
ら与えられるものとする。なお、図３で示した外部デー
タＺを、ここでは（図４）制御回路１を介した記憶素子
２へのライトデータＺに書換えている。 【００１３】図４に示した様に本発明は、制御回路１に
おいて、リードデータＤＯを外部データＸ，Ｙで制御、
修正して記憶素子２に書込む。この制御動作を図５に示
す。図５において、モードＩは外部データＹをライトデ
ータＺとするモード、モードIIはリードデータＤＯをラ
イトデータＺとするモードである。図５に示す様に外部
データＸ，Ｙによって、すなわち外部からの制御で記憶
素子２のリードデータＤＯを修正、書込み（モードI
I）、或いは外部データＹの書込み処理（モードＩ）、
の２つのモードを制御することができる。この２つのモ
ードの制御は、(ｉ)モードＩ，IIの指定を外部データＸ
で行ない、(ii)モードIIにおけるリードデータＤＯの非
反転、反転の指定（修正）は外部データで行なう。 【００１４】上記した動作と実現する具体的な回路例を
図６に示す。また、その動作の詳細を図７に示す。図
６、図７に示す様に、本発明は２つの論理の組合わせに
よって実現できる。 【００１５】また、上記した動作は、図３に示した如く
１メモリサイクルの間に実行完了することができる。一
方、図６に示した回路は次の論理数１で表わされる。 【００１６】 Ｚ＝（ＮＯＴ Ｘ）・Ｙ＋Ｘ・（Ｙ ＥＯＲ ＤＯ）……（１） 但し、（ＮＯＴ Ｘ）はＸの反転を示し、ＥＯＲは排他
的論理和を示す。 【００１７】また、外部から制御可能なデータＸ，Ｙの
取り得る値として数１式に、信号“０”，信号“１”，
例えばマイクロプロセッサからのバスデータＤｉ，その
反転データ（ＮＯＴ Ｄｉ）を割当て、整理すると、図
８に示す如き二項論理演算結果が得られる。但し、図８
において上記ＮＯＴはオーバーラインにて表現してい
る。 【００１８】これを実際の回路にして図４と組合わせた
ものを図９に示す。図９において、ＳＥＬ０，１は４入
力のセレクタ、Ｓ０，Ｓ１はセレクタＳＥＬ０の入力選
択信号、Ｓ２，Ｓ３はセレクタＳＥＬ１の入力選択信
号、ＩＮＶは反転素子である。以下、図１、図８、図
９、図１０を用いて、具体的に動作例を説明する。図８
に示す様に、入力選択信号Ｓ０，Ｓ１はセレクタＳＥＬ
０の制御信号であり、この信号Ｓ０，Ｓ１によってデー
タＸの値を決定する。同様に入力選択信号Ｓ２，Ｓ３に
よって、データＹが決定される。これらのデータＸ，Ｙ
の取り得る値としては、前述の如く、内部で発生した信
号“０”，信号“１”，マイクロプロセッサからのバス
データＤｉ，その反転データ（Ｄｉ）とし、図９に示し
た様に入力選択信号Ｓ０，Ｓ１，Ｓ２，Ｓ３により、各
セレクタＳＥＬ０，１はそれぞれ上記４つの信号のうち
の１つが選択される。図８には、入力選択信号Ｓ０，Ｓ
１，Ｓ２，Ｓ３とセレクタＳＥＬ０，１の出力であるデ
ータＸ，Ｙとの関係を示し、更に前記数１式で表わせる
制御回路１の動作（ライトデータＺの値）を表わしてい
る。例えば、図１に示した様な画像処理（ＯＲ演算：Ｃ
ａｓｅ１）では、入力選択信号Ｓ０，Ｓ１＝（１１），
Ｓ２，３＝（１０）とすることでデータＸ，Ｙはそれぞ
れＸ＝（反転 Ｄｉ），Ｙ＝Ｄｉが選択される。これら
データＸ，Ｙの値を前記制御回路１の動作を表わす（数
１）式に代入すると、Ｚ＝Ｄｉ＋ＤｏのＯＲ演算が実行
できることがわかる。従って、本発明によれば図１の画
像処理は図１０に示した様に、最初の１ステップで入力
選択信号Ｓ０，１，２，３を指定（Functionの指定）し
て、動作モードを事前設定し、その後は合成したい画像
データを格納エリアＭ２からReadし、画像エリアＭ１へ
の単なるWrite動作だけで図１に示した画像処理が実行
できる。また、本発明は図８に示した様に多種の論理機
能が実行可能である。 【００１９】従って、図１１に示した様に例えば任意に
移動するマウスカーソルの描画等も容易に可能になる。
図１１に示した様にマウスカーソル（Ｍ２）は、画像エ
リアＭ１内の画像と重なった場合でも、そのカーソルを
表示しなければならないため、FunctionとしてはＥＯＲ
機能が必要になる。すなわち、このカーソル表示では、
入力選択信号Ｓ０，１＝（０１），Ｓ２，３＝（１０）
として前述した画像の合成（図１）の場合と同様に図１
０の如く処理を行なうことができる。従って、外部から
入力される入力選択信号Ｓ０，１，２，３の値を変える
ことにより、図８に示した様な多種の論理機能が容易に
実行でき、更に単なるWrite動作のみで記憶素子２との
リード、モディファイ、ライトが実行できる。 【００２０】この様に図９の如き構成をとることで、マ
イクロプロセッサからのデータＤｉと記憶素子２のリー
ドデータＤｏとのModifyとして図８に示した二項論理演
算を行なうことができる。なお、二項論理演算は入力選
択信号Ｓ０〜Ｓ３によって指定する。 【００２１】更に、例えば、入力選択信号Ｓ０，Ｓ１＝
（００），Ｓ２，Ｓ３＝（００）または（１０）を指定
することにより、データＸ，Ｙとして内部で発生した信
号“０”または“1”を選択してＺ＝０または1トシテ記憶
素子に書込むことができる。以上述べたように実施例を
用いることにより、図１、図２を用いた従来の画像の合
成処理は、図１０に示した様に処理を簡素化できる。な
お、上述した実施例は、図９に示した様に３つの機能、
すなわち記憶素子２で構成される記憶部、制御回路１で
構成される制御部、及びセレクタＳＥＬ０，１で構成さ
れるセレクタ部に分けられる。しかし、上記制御とセレ
クタ部の組合わせにより実現している機能は、図８に示
した二項論理演算機能であり、この機能は、他の手段で
も容易に達成できる。 【００２２】以上説明したごとく、本実施例によれば、
次の効果が得られる。 【００２３】(1)図１に示した様な処理を行なった場
合、図１０の如く、メモリサイクルを減少できるため、
前述した従来における欠点を無くすことができる。 【００２４】(2)また、マイクロプロセッサは、１回の
ライトサイクルで、リード、モディファイ、ライトの３
つの処理を実行できるため、更に大きな処理時間の高速
化が図れる。 【００２５】(3)記憶素子群と比べて、本発明による回
路全体に占める比率が少ないため、容易にＬＳＩ化する
ことが可能である。 【００２６】(4)現在市販している６４Ｋ×４ｂｉｔの
Ｄ-ＲＡＭの多くは、１つのＰｉｎがＮｏ-Connectionと
なっており、図１０に示したｂ点まで、すなわち記憶素
子２及び制御回路１をＬＳＩ化した場合でもＰｉｎ数の
増加にならず、極めてＬＳＩ化には有利となる。 【００２７】 【発明の効果】本発明によれば、メモリデバイス内に記
憶素子へ書き込み信号（“１”又は“０”）を発生する
信号発生手段を持ち、この書き込み信号を用いて記憶素
子のデータを書換えるように構成されているので、外部
デバイスからのデータとは無関係にメモリデバイス内部
の記憶素子に対するデータ書換えを容易にかつ高速に行
うことができる効果を奏する。
【図面の簡単な説明】
【図１】画像処理を例にとり従来技術を説明するための
図である。 【図２】図１のフローチャートである。 【図３】Ｄ−ＲＡＭへのデータ書込み処理におけるタイ
ムチャートである。 【図４】本発明の一実施例を示すブロック図である。 【図５】図４の動作原理を説明するための図である。 【図６】図５の動作原理を実現する回露呈を示す図であ
る。 【図７】図６の動作を説明するための図である。 【図８】入力選択信号とセレクタ出力との関係を示す図
である。 【図９】図８を実現するための回路図である。 【図１０】本発明を画像処理に適用した場合のフローチ
ャートである。 【図１１】本発明の別の適用例を説明するための図であ
る。 【符号の説明】 １…制御回路、 ２…記憶素子、 ＳＥＬ…セレクタ。
図である。 【図２】図１のフローチャートである。 【図３】Ｄ−ＲＡＭへのデータ書込み処理におけるタイ
ムチャートである。 【図４】本発明の一実施例を示すブロック図である。 【図５】図４の動作原理を説明するための図である。 【図６】図５の動作原理を実現する回露呈を示す図であ
る。 【図７】図６の動作を説明するための図である。 【図８】入力選択信号とセレクタ出力との関係を示す図
である。 【図９】図８を実現するための回路図である。 【図１０】本発明を画像処理に適用した場合のフローチ
ャートである。 【図１１】本発明の別の適用例を説明するための図であ
る。 【符号の説明】 １…制御回路、 ２…記憶素子、 ＳＥＬ…セレクタ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 小倉 敏彦
神奈川県横浜市戸塚区吉田町292番地 株
式会社日立製作所マイクロエレクトロニク
ス機器開発研究所内
(72)発明者 青津 広明
神奈川県横浜市戸塚区吉田町292番地 株
式会社日立製作所マイクロエレクトロニク
ス機器開発研究所内
(72)発明者 池上 充
神奈川県秦野市堀山下１番地 株式会社日
立製作所神奈川工場内
Ｆターム(参考） 5B060 MM20
Claims (1)
- 【特許請求の範囲】 【請求項１】プロセッサと、記憶素子と、前記記憶素子
に前記プロセッサからのデータを書き込む制御部とを備
えた情報処理システムにおいて、 前記プロセッサは、前記記憶素子に書き込まれるデータ
の供給に先立って、前記制御部に対し、複数の異なった
モードのうちから一つのモードを指示するための複数ビ
ットの信号を供給し、 前記制御部は、前記プロセッサから供給された前記一つ
のモードを指示するための信号に従って、前記プロセッ
サから入力される前記データを前記記憶素子に書き込む
ことを特徴とする情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002219054A JP2003050737A (ja) | 2002-07-29 | 2002-07-29 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002219054A JP2003050737A (ja) | 2002-07-29 | 2002-07-29 | 情報処理システム |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000083227A Division JP2000347926A (ja) | 2000-01-01 | 2000-03-21 | 情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003050737A true JP2003050737A (ja) | 2003-02-21 |
Family
ID=19196038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002219054A Pending JP2003050737A (ja) | 2002-07-29 | 2002-07-29 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003050737A (ja) |
-
2002
- 2002-07-29 JP JP2002219054A patent/JP2003050737A/ja active Pending
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