JPH0713555A - １チップメモリデバイスへのリード又はライト動作制御方法およびそのシステム - Google Patents
１チップメモリデバイスへのリード又はライト動作制御方法およびそのシステムInfo
- Publication number
- JPH0713555A JPH0713555A JP6042170A JP4217094A JPH0713555A JP H0713555 A JPH0713555 A JP H0713555A JP 6042170 A JP6042170 A JP 6042170A JP 4217094 A JP4217094 A JP 4217094A JP H0713555 A JPH0713555 A JP H0713555A
- Authority
- JP
- Japan
- Prior art keywords
- read
- bus
- write operation
- storage element
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】 （修正有）
【目的】多機能メモリデバイスに対して複数の動作モー
ドを外部デバイスからバスを介して事前設定できるよう
にして１チップメモリデバイスへのリード又はライト動
作を高速で制御できる方法およびシステムを提供する。 【構成】外部デバイスと、実行手段と記憶素子２とを有
する１チップメモリデバイスとが第１のバスを介して接
続され、第１のバスと記憶素子と間でリード又はライト
動作を行う実行手段を、外部デバイスに接続された第２
のバスを介して制御するシステムであって、リード又は
ライト動作を実行する前に、動作のモードを第２のバス
を介して実行手段に設定する設定手段を備え、実行手段
は設定されたリード又はライト動作のモードに基づいて
外部デバイスと記憶素子２との間で第１のバスを介して
データのリード又はライト動作を実行する。
ドを外部デバイスからバスを介して事前設定できるよう
にして１チップメモリデバイスへのリード又はライト動
作を高速で制御できる方法およびシステムを提供する。 【構成】外部デバイスと、実行手段と記憶素子２とを有
する１チップメモリデバイスとが第１のバスを介して接
続され、第１のバスと記憶素子と間でリード又はライト
動作を行う実行手段を、外部デバイスに接続された第２
のバスを介して制御するシステムであって、リード又は
ライト動作を実行する前に、動作のモードを第２のバス
を介して実行手段に設定する設定手段を備え、実行手段
は設定されたリード又はライト動作のモードに基づいて
外部デバイスと記憶素子２との間で第１のバスを介して
データのリード又はライト動作を実行する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＲＡＭ（Ｒamdom Ａcc
ess Ｍemory）に係り、特に記憶データのＲead-Ｍodify
-Ｗrite 動作に好適な多機能の１チップメモリデバイス
へのリード又はライト動作制御方法およびそのシステム
に関するものである。 【０００２】 【従来の技術】図１、図２に示す様な画像処理を例に取
り、従来技術の説明を行なう。図１において、Ｍ１はＣ
ＲＴ（Ｃatdode Ｒay Ｔube）画面と１対１に対応する
画像エリア、Ｍ２は合成する画像データが格納してある
格納エリア、ＦＣは画像エリアＭ１のデータと格納エリ
アＭ２のデータの合成を行なうためのＭｏｄｉｆｙ機能
である。また図２において、Ｓ１は画像エリアＭ１から
データをＲｅａｄする処理ステップ、Ｓ２は格納エリア
Ｍ２からデータをＲｅａｄする処理ステップ、Ｓ３はＲ
ｅａｄした画像エリアＭ１と格納エリアＭ２のデータを
合成するための処理ステップ、Ｓ４はステップＳ３で得
られた合成データを画像エリアＭ１へのＷｒｉｔｅ処理
ステップである。 【０００３】図１で示した画像処理の例では、単なる合
成のため、図２における処理ステップは論理和機能とな
る。 【０００４】一方、対象となる画像エリアＭ１のデータ
量は、通常１００Ｋ〜数ＭＢyteと大容量となる。従っ
て図２で示した一連の処理は、データをＢyte単位で処
理した場合でも、その繰返し回数は１０6のオーダとな
る。 【０００５】このため、従来では、下記のような課題を
生じている。即ち、 （１）図２に示した様に本処理ではその殆んどがパスを
使用するパスサイクル（Ｓ１，Ｓ２，Ｓ４）で占められ
ている。従って、パスの占有率が高くなり、パス負荷が
増大する。 【０００６】（２）また、低速パスであったり、パスの
占有制御等のオーバヘッドにより、実際の処理時間が大
きい。 【０００７】（３）更に、図２の例では静的なステップ
数は４ステップと少ないが、扱うデータ量が非常に多い
ため、動的なステップ数が膨大な量となり、処理時間が
大きい。 【０００８】なお、この種の処理を行なう記憶回路とし
て関連するものには、例えば、特開昭５９−６０６５８
号公報が挙げられる。 【０００９】 【発明が解決しようとする課題】本発明の目的は、上記
従来技術の課題を解決すべく、多機能メモリデバイスに
対して複数の動作モードを外部デバイスからバスを介し
て事前設定できるようにして１チップメモリデバイスへ
のリード又はライト動作を高速で制御できるようにした
多機能の１チップメモリデバイスへのリード又はライト
動作制御方法およびそのシステムを提供することにあ
る。 【００１０】 【課題を解決するための手段】本発明は、上記目的を達
成するために、外部デバイスと、実行手段と記憶素子と
を有する１チップメモリデバイスとを第１のバスを介し
て接続され、前記第１のバスと前記記憶素子と間でリー
ド又はライト動作を実行する前記実行手段を、外部デバ
イスに接続された第２のバスを介して制御する方法であ
って、前記記憶素子へのリード又はライト動作を実行す
るに先立って、前記外部デバイスからリード又はライト
動作のモードを第２のバスを介して前記実行手段に設定
し、前記実行手段は、該設定されたリード又はライト動
作のモードに基づいて前記外部デバイスと前記記憶素子
との間で前記第１のバスを介してデータのリード又はラ
イト動作を実行することを特徴とする１チップメモリデ
バイスへのリード又はライト動作制御方法である。 【００１１】また本発明は、外部デバイスと、実行手段
と記憶素子とを有する１チップメモリデバイスとを第１
のバスを介して接続され、前記第１のバスと前記記憶素
子と間でリード又はライト動作を実行する前記実行手段
を、外部デバイスに接続された第２のバスを介して制御
するシステムであって、前記記憶素子へのリード又はラ
イト動作を実行するに先立って、前記外部デバイスから
リード又はライト動作のモードを第２のバスを介して前
記実行手段に設定する設定手段を備え、前記実行手段
は、前記設定手段により設定されたリード又はライト動
作のモードに基づいて前記外部デバイスと前記記憶素子
との間で前記第１のバスを介してデータのリード又はラ
イト動作を実行するように構成したことを特徴とする１
チップメモリデバイスへのリード又はライト動作制御シ
ステムである。 【００１２】また本発明は、例えば前述した画像の合成
処理（データの書換え処理）の高速化を図るために、下
記の２つの機能を合わせ持つ記憶回路で構成したことに
ある。 【００１３】ａ）記憶素子に既に記憶されているデータ
を修正し、同一アドレスの記憶素子へその修正データを
再び書き込む処理機能。 【００１４】ｂ）一般的な外部データの記憶素子への書
き込み処理機能。 【００１５】また、本発明では、上記した２つの機能を
持つ記憶回路を、次の点に着眼して実現しており、図３
を用いて説明する。図３は外部からＤ−ＲＡＭ（Ｄynam
ic-Ｒamdom Ａccess Ｍemory）へのデータ書込み処理を
示したものであり、この時、Ｄ−ＲＡＭはリードライト
サイクルとした。図３において、ＡＤＲは外部からのア
ドレス、ＷＲは外部からのライトリクエストで、これら
２つの信号（ＡＤＲ，ＷＲ）は例えばマイクロプロセッ
サから与えられるものとする。また、ＲＡＳは行アドロ
スストロープ、ＣＡＳは列アドレスストローブ、Ａは列
及び行アドレスが時分割に発生されるアドレス信号、Ｗ
Ｅはライトイネーブル、ＤＯはリードデータ、Ｚは外部
（マイクロプロセッサ）からのデータで、これらの信号
はＺを除いて例えばＤＲＡＭコントローラ等から生成さ
れるコントロール信号である。すなわち、 （Ｉ）図３に示した様に、一般にリードライトサイクル
では、１回のメモリアクセスは、リードサイクル（Ｉ）
で開始し、ライトイネーブルＷＥによるライトサイクル
(III）が実行される。 【００１６】（II）従って、上記リードサイクル（Ｉ）
とライトサイクル（III）の間には、リードデータＤＯ
と外部データＺが同時に存在する区間（II）が表われ
る。 【００１７】（III）この区間（II）を修正区間とし、 （IV）更に、この修正制御を外部データＺによって行な
うことは可能とする。 【００１８】 【実施例】以下、本発明の一実施例を図３〜図１１を用
いて説明する。図３は、上述した様にＤ−ＲＡＭのタイ
ムチャートである。図４は、本発明の一実施例を示すブ
ロック図、図５は図４に示した実施例の動作原理の説明
図、図６は図５に示した動作原理を実現した回路例を示
す図、図７は図６の動作の詳細を説明する図である。 【００１９】図４において、１は制御回路、２は記憶素
子、３はＤ−ＲＡＭコントローラ、Ｘ，Ｙは外部からの
データ、Ｚは記憶素子へのライトデータ、ＤＯは記憶素
子からのリードデータ、Ａ，ＣＡＳ，ＲＡＳ，ＷＥ，Ａ
ＤＲ，ＷＲは前記した図３と同種の信号である。なお、
図３で示した外部データＺを、ここでは（図４）制御回
路１を介した記憶素子２へのライトデータＺに書換えて
いる。 【００２０】図４に示した様に本発明は、制御回路１に
おいて、リードデータＤＯを外部データＸ，Ｙで制御、
修正して記憶素子２に書込む。この制御動作を図５に示
す。図５において、モードＩは外部データＹをライトデ
ータＺとするモード、モードIIはリードデータＤＯをラ
イトデータＺとするモードである。図５に示す様に外部
データＸ，Ｙによって、すなわち外部からの制御で記憶
素子２のリードデータＤＯを修正、書込み（モードI
I）、或いは外部データＹの書込み処理（モードＩ）、
の２つのモードを制御することができる。この２つのモ
ードの制御は、（Ｉ）モードＩ，IIの指定を外部データ
Ｘで行ない、（II）モードIIにおけるリードデータＤＯ
の非反転、反転の指定（修正）は外部データで行なう。 【００２１】上記した動作と実現する具体的な回路例を
図６に示す。また、その動作の詳細真理値を図７に示
す。図６、図７に示す様に、本発明は２つの論理の組合
わせによって実現できる。 【００２２】また、上記した動作は、図３に示した如く
１メモリサイクルの間に実行完了することができる。一
方、図６に示した回路は次の論理式（数１）で表わされ
る。 【００２３】 【数１】 【００２４】また、外部から制御可能なデータＸ，Ｙの
取り得る値として（数１）式に、信号“０”、信号
“１”、例えばマイクロプロセッサ（外部デバイス）か
らの第１のバスを介してのバスデータＤi 、その反転デ
ータＤi’を割当て、整理すると、図８に示す如き二項
論理演算結果が得られる。これを実際の回路にして図４
と組合わせたものを図９に示す。図９において、ＳＥＬ
０，１は４人力のセレクタ、Ｓ０，Ｓ１はセレクタＳＥ
Ｌ０の入力選択信号、Ｓ２，Ｓ３はセレクタＳＥＬ１の
入力選択信号、ＩＮＶは反転素子である。 【００２５】以下、図１、図８、図９、図１０を用い
て、具体的に動作例を説明する。 【００２６】図８に示す様に、外部入力選択信号Ｓ０，
Ｓ１はセレクタＳＥＬ０の選択信号であり、この信号Ｓ
０，Ｓ１によってデータＸの値を決定する。同様に入力
選択信号Ｓ２，Ｓ３によって、データＹが決定される。
これらのデータＸ，Ｙの取り得る値としては、前述の如
く、信号“０”、信号“１”、パスデータＤi 、その反
転データＤi’とし、図９に示した様にマイクロプロセ
ッサ（外部デバイス）から第２のバスを介して入力され
る入力選択信号Ｓ０，Ｓ１，Ｓ２，Ｓ３により、各セレ
クタＳＥＬ０，１はそれぞれ上記４つの信号のうちの１
つが選択される。図８には、入力選択信号Ｓ０，Ｓ１，
Ｓ２，Ｓ３とセレクタＳＥＬ０，１の出力であるデータ
Ｘ，Ｙとの関係を示し、更に前記数１で表わせる制御回
路１の動作（ライトデータＺの値）を表わしている。例
えば、図１に示した様な画像処理（ＯＲ演算：Ｃase
１）では、入力選択信号Ｓ０，Ｓ１＝（１１），Ｓ２，
３＝（１０）とすることでデータＸ，ＹはそれぞれＸ＝
Ｄi’，Ｙ＝Ｄi が選択される。これらデータＸ，Ｙの
値を前記制御回路１の動作を表わす（数１）式に代入す
ると、Ｚ＝Ｄi ＋Ｄo のＯＲ演算が実行できることがわ
かる。従って、本発明によれば図１の画像処理は図１０
に示した様に、最初の１ステップで入力選択信号Ｓ０，
１，２，３を指定（Ｆunetionの指定）して動作モード
を事前設定し、その後は合成したい画像データを格納エ
リアＭ２からＲｅａｄし、画像エリアＭ１への単なるＷ
ｒｉｔｅ動作だけで図１に示した画像処理が実行でき
る。また、本発明は図８に示した様に多種の論理機能が
実行可能である。従って、図１１に示した様に例えば任
意に移動するマウスカーソルの描画等も容易に可能にな
る。図１１に示した様にマウスカーソル（Ｍ２）は、画
像エリアＭ１内の画像と重なった場合でも、そのカーソ
ルを表示しなければならないため、Ｆunetionとしては
ＥＯＲ機能が必要になる。すなわち、このカーソル表示
では、入力選択信号Ｓ０，１＝（０１），Ｓ２，３＝
（１０）として前述した画像の合成（図１）の場合と同
様に図１０の如く処理を行なうことができる。従って、
第２のバスを介して入力される入力選択信号Ｓ０，１，
２，３の値を変えることにより、図６に示した様な多種
の論理機能が容易に実行でき、更に単なるＷｒｉｔｅ動
作のみで記憶素子２とのリード、モディファイ、ライト
が実行できる。 【００２７】この様に図９の如き構成をとることで、マ
イクロプロセッサからのデータＤｉと記憶素子２のリー
ドデータＤｏとのＭｏｄｉｆｙとして図８に示した二項
論理演算を行なうことができる。なお、二項論理演算は
入力選択信号Ｓ０〜Ｓ３によって指定する。 【００２８】以上述べたように実施例を用いることによ
り、図１、図２を用いた従来の画像の合成処理は、図１
０に示した様に処理を簡素化できる。なお、上述した実
施例は、図９に示した様に３つの機能、すなわち記憶素
子２で構成される記憶部、制御回路１で構成される制御
部、及びセレクタＳＥＬ０，１で構成されるセレクタ部
に分けられる。しかし、上記制御とセレクタ部の組合わ
せにより実現している機能は、図８に示した二項論理演
算機能であり、この機能は、他の手段でも容易に達成で
きる。 【００２９】以上説明した如く、本実施例によれば、次
の効果が得られる。 【００３０】（１）図１に示した様な処理を行なった場
合、図１０の如く、メモリサイクルを減少できるため、
前述した従来における欠点を無くすことができる。 【００３１】（２）また、マイクロプロセッサは、１回
のライトサイクルで、リード、モディファイ、ライトの
３つの処理を実行できるため、更に大きな処理時間の高
速化が図れる。 【００３２】（３）記憶素子群と比べて、本発明による
回路全体に占める比率が少ないため、容易にＬＳＩ化す
ることが可能である。 【００３３】（４）現在市販している６４Ｋ×４ｂｉｔ
のＤ−ＲＡＭの多くは、１つのＰｉｎがＮｏ−Ｃｏｎｎ
ｅｃｔｉｏｎとなっており、図１０に示した４点まで、
すなわち記憶素子２及び制御回路１をＬＳＩ化した場合
でもＰｉｎ数の増加にならず、極めてＬＳＩ化には有利
となる。 【００３４】 【発明の効果】本発明によれば、複数の動作モードを外
部デバイスから第２のバスを介して事前設定することに
より多機能のメモリデバイスに対応でき、しかも事前設
定された動作モードに基づいて外部デバイスから第１の
バスを介して記憶素子へのリード又はライトアクセス動
作を高速に実行することができる効果を奏する。
ess Ｍemory）に係り、特に記憶データのＲead-Ｍodify
-Ｗrite 動作に好適な多機能の１チップメモリデバイス
へのリード又はライト動作制御方法およびそのシステム
に関するものである。 【０００２】 【従来の技術】図１、図２に示す様な画像処理を例に取
り、従来技術の説明を行なう。図１において、Ｍ１はＣ
ＲＴ（Ｃatdode Ｒay Ｔube）画面と１対１に対応する
画像エリア、Ｍ２は合成する画像データが格納してある
格納エリア、ＦＣは画像エリアＭ１のデータと格納エリ
アＭ２のデータの合成を行なうためのＭｏｄｉｆｙ機能
である。また図２において、Ｓ１は画像エリアＭ１から
データをＲｅａｄする処理ステップ、Ｓ２は格納エリア
Ｍ２からデータをＲｅａｄする処理ステップ、Ｓ３はＲ
ｅａｄした画像エリアＭ１と格納エリアＭ２のデータを
合成するための処理ステップ、Ｓ４はステップＳ３で得
られた合成データを画像エリアＭ１へのＷｒｉｔｅ処理
ステップである。 【０００３】図１で示した画像処理の例では、単なる合
成のため、図２における処理ステップは論理和機能とな
る。 【０００４】一方、対象となる画像エリアＭ１のデータ
量は、通常１００Ｋ〜数ＭＢyteと大容量となる。従っ
て図２で示した一連の処理は、データをＢyte単位で処
理した場合でも、その繰返し回数は１０6のオーダとな
る。 【０００５】このため、従来では、下記のような課題を
生じている。即ち、 （１）図２に示した様に本処理ではその殆んどがパスを
使用するパスサイクル（Ｓ１，Ｓ２，Ｓ４）で占められ
ている。従って、パスの占有率が高くなり、パス負荷が
増大する。 【０００６】（２）また、低速パスであったり、パスの
占有制御等のオーバヘッドにより、実際の処理時間が大
きい。 【０００７】（３）更に、図２の例では静的なステップ
数は４ステップと少ないが、扱うデータ量が非常に多い
ため、動的なステップ数が膨大な量となり、処理時間が
大きい。 【０００８】なお、この種の処理を行なう記憶回路とし
て関連するものには、例えば、特開昭５９−６０６５８
号公報が挙げられる。 【０００９】 【発明が解決しようとする課題】本発明の目的は、上記
従来技術の課題を解決すべく、多機能メモリデバイスに
対して複数の動作モードを外部デバイスからバスを介し
て事前設定できるようにして１チップメモリデバイスへ
のリード又はライト動作を高速で制御できるようにした
多機能の１チップメモリデバイスへのリード又はライト
動作制御方法およびそのシステムを提供することにあ
る。 【００１０】 【課題を解決するための手段】本発明は、上記目的を達
成するために、外部デバイスと、実行手段と記憶素子と
を有する１チップメモリデバイスとを第１のバスを介し
て接続され、前記第１のバスと前記記憶素子と間でリー
ド又はライト動作を実行する前記実行手段を、外部デバ
イスに接続された第２のバスを介して制御する方法であ
って、前記記憶素子へのリード又はライト動作を実行す
るに先立って、前記外部デバイスからリード又はライト
動作のモードを第２のバスを介して前記実行手段に設定
し、前記実行手段は、該設定されたリード又はライト動
作のモードに基づいて前記外部デバイスと前記記憶素子
との間で前記第１のバスを介してデータのリード又はラ
イト動作を実行することを特徴とする１チップメモリデ
バイスへのリード又はライト動作制御方法である。 【００１１】また本発明は、外部デバイスと、実行手段
と記憶素子とを有する１チップメモリデバイスとを第１
のバスを介して接続され、前記第１のバスと前記記憶素
子と間でリード又はライト動作を実行する前記実行手段
を、外部デバイスに接続された第２のバスを介して制御
するシステムであって、前記記憶素子へのリード又はラ
イト動作を実行するに先立って、前記外部デバイスから
リード又はライト動作のモードを第２のバスを介して前
記実行手段に設定する設定手段を備え、前記実行手段
は、前記設定手段により設定されたリード又はライト動
作のモードに基づいて前記外部デバイスと前記記憶素子
との間で前記第１のバスを介してデータのリード又はラ
イト動作を実行するように構成したことを特徴とする１
チップメモリデバイスへのリード又はライト動作制御シ
ステムである。 【００１２】また本発明は、例えば前述した画像の合成
処理（データの書換え処理）の高速化を図るために、下
記の２つの機能を合わせ持つ記憶回路で構成したことに
ある。 【００１３】ａ）記憶素子に既に記憶されているデータ
を修正し、同一アドレスの記憶素子へその修正データを
再び書き込む処理機能。 【００１４】ｂ）一般的な外部データの記憶素子への書
き込み処理機能。 【００１５】また、本発明では、上記した２つの機能を
持つ記憶回路を、次の点に着眼して実現しており、図３
を用いて説明する。図３は外部からＤ−ＲＡＭ（Ｄynam
ic-Ｒamdom Ａccess Ｍemory）へのデータ書込み処理を
示したものであり、この時、Ｄ−ＲＡＭはリードライト
サイクルとした。図３において、ＡＤＲは外部からのア
ドレス、ＷＲは外部からのライトリクエストで、これら
２つの信号（ＡＤＲ，ＷＲ）は例えばマイクロプロセッ
サから与えられるものとする。また、ＲＡＳは行アドロ
スストロープ、ＣＡＳは列アドレスストローブ、Ａは列
及び行アドレスが時分割に発生されるアドレス信号、Ｗ
Ｅはライトイネーブル、ＤＯはリードデータ、Ｚは外部
（マイクロプロセッサ）からのデータで、これらの信号
はＺを除いて例えばＤＲＡＭコントローラ等から生成さ
れるコントロール信号である。すなわち、 （Ｉ）図３に示した様に、一般にリードライトサイクル
では、１回のメモリアクセスは、リードサイクル（Ｉ）
で開始し、ライトイネーブルＷＥによるライトサイクル
(III）が実行される。 【００１６】（II）従って、上記リードサイクル（Ｉ）
とライトサイクル（III）の間には、リードデータＤＯ
と外部データＺが同時に存在する区間（II）が表われ
る。 【００１７】（III）この区間（II）を修正区間とし、 （IV）更に、この修正制御を外部データＺによって行な
うことは可能とする。 【００１８】 【実施例】以下、本発明の一実施例を図３〜図１１を用
いて説明する。図３は、上述した様にＤ−ＲＡＭのタイ
ムチャートである。図４は、本発明の一実施例を示すブ
ロック図、図５は図４に示した実施例の動作原理の説明
図、図６は図５に示した動作原理を実現した回路例を示
す図、図７は図６の動作の詳細を説明する図である。 【００１９】図４において、１は制御回路、２は記憶素
子、３はＤ−ＲＡＭコントローラ、Ｘ，Ｙは外部からの
データ、Ｚは記憶素子へのライトデータ、ＤＯは記憶素
子からのリードデータ、Ａ，ＣＡＳ，ＲＡＳ，ＷＥ，Ａ
ＤＲ，ＷＲは前記した図３と同種の信号である。なお、
図３で示した外部データＺを、ここでは（図４）制御回
路１を介した記憶素子２へのライトデータＺに書換えて
いる。 【００２０】図４に示した様に本発明は、制御回路１に
おいて、リードデータＤＯを外部データＸ，Ｙで制御、
修正して記憶素子２に書込む。この制御動作を図５に示
す。図５において、モードＩは外部データＹをライトデ
ータＺとするモード、モードIIはリードデータＤＯをラ
イトデータＺとするモードである。図５に示す様に外部
データＸ，Ｙによって、すなわち外部からの制御で記憶
素子２のリードデータＤＯを修正、書込み（モードI
I）、或いは外部データＹの書込み処理（モードＩ）、
の２つのモードを制御することができる。この２つのモ
ードの制御は、（Ｉ）モードＩ，IIの指定を外部データ
Ｘで行ない、（II）モードIIにおけるリードデータＤＯ
の非反転、反転の指定（修正）は外部データで行なう。 【００２１】上記した動作と実現する具体的な回路例を
図６に示す。また、その動作の詳細真理値を図７に示
す。図６、図７に示す様に、本発明は２つの論理の組合
わせによって実現できる。 【００２２】また、上記した動作は、図３に示した如く
１メモリサイクルの間に実行完了することができる。一
方、図６に示した回路は次の論理式（数１）で表わされ
る。 【００２３】 【数１】 【００２４】また、外部から制御可能なデータＸ，Ｙの
取り得る値として（数１）式に、信号“０”、信号
“１”、例えばマイクロプロセッサ（外部デバイス）か
らの第１のバスを介してのバスデータＤi 、その反転デ
ータＤi’を割当て、整理すると、図８に示す如き二項
論理演算結果が得られる。これを実際の回路にして図４
と組合わせたものを図９に示す。図９において、ＳＥＬ
０，１は４人力のセレクタ、Ｓ０，Ｓ１はセレクタＳＥ
Ｌ０の入力選択信号、Ｓ２，Ｓ３はセレクタＳＥＬ１の
入力選択信号、ＩＮＶは反転素子である。 【００２５】以下、図１、図８、図９、図１０を用い
て、具体的に動作例を説明する。 【００２６】図８に示す様に、外部入力選択信号Ｓ０，
Ｓ１はセレクタＳＥＬ０の選択信号であり、この信号Ｓ
０，Ｓ１によってデータＸの値を決定する。同様に入力
選択信号Ｓ２，Ｓ３によって、データＹが決定される。
これらのデータＸ，Ｙの取り得る値としては、前述の如
く、信号“０”、信号“１”、パスデータＤi 、その反
転データＤi’とし、図９に示した様にマイクロプロセ
ッサ（外部デバイス）から第２のバスを介して入力され
る入力選択信号Ｓ０，Ｓ１，Ｓ２，Ｓ３により、各セレ
クタＳＥＬ０，１はそれぞれ上記４つの信号のうちの１
つが選択される。図８には、入力選択信号Ｓ０，Ｓ１，
Ｓ２，Ｓ３とセレクタＳＥＬ０，１の出力であるデータ
Ｘ，Ｙとの関係を示し、更に前記数１で表わせる制御回
路１の動作（ライトデータＺの値）を表わしている。例
えば、図１に示した様な画像処理（ＯＲ演算：Ｃase
１）では、入力選択信号Ｓ０，Ｓ１＝（１１），Ｓ２，
３＝（１０）とすることでデータＸ，ＹはそれぞれＸ＝
Ｄi’，Ｙ＝Ｄi が選択される。これらデータＸ，Ｙの
値を前記制御回路１の動作を表わす（数１）式に代入す
ると、Ｚ＝Ｄi ＋Ｄo のＯＲ演算が実行できることがわ
かる。従って、本発明によれば図１の画像処理は図１０
に示した様に、最初の１ステップで入力選択信号Ｓ０，
１，２，３を指定（Ｆunetionの指定）して動作モード
を事前設定し、その後は合成したい画像データを格納エ
リアＭ２からＲｅａｄし、画像エリアＭ１への単なるＷ
ｒｉｔｅ動作だけで図１に示した画像処理が実行でき
る。また、本発明は図８に示した様に多種の論理機能が
実行可能である。従って、図１１に示した様に例えば任
意に移動するマウスカーソルの描画等も容易に可能にな
る。図１１に示した様にマウスカーソル（Ｍ２）は、画
像エリアＭ１内の画像と重なった場合でも、そのカーソ
ルを表示しなければならないため、Ｆunetionとしては
ＥＯＲ機能が必要になる。すなわち、このカーソル表示
では、入力選択信号Ｓ０，１＝（０１），Ｓ２，３＝
（１０）として前述した画像の合成（図１）の場合と同
様に図１０の如く処理を行なうことができる。従って、
第２のバスを介して入力される入力選択信号Ｓ０，１，
２，３の値を変えることにより、図６に示した様な多種
の論理機能が容易に実行でき、更に単なるＷｒｉｔｅ動
作のみで記憶素子２とのリード、モディファイ、ライト
が実行できる。 【００２７】この様に図９の如き構成をとることで、マ
イクロプロセッサからのデータＤｉと記憶素子２のリー
ドデータＤｏとのＭｏｄｉｆｙとして図８に示した二項
論理演算を行なうことができる。なお、二項論理演算は
入力選択信号Ｓ０〜Ｓ３によって指定する。 【００２８】以上述べたように実施例を用いることによ
り、図１、図２を用いた従来の画像の合成処理は、図１
０に示した様に処理を簡素化できる。なお、上述した実
施例は、図９に示した様に３つの機能、すなわち記憶素
子２で構成される記憶部、制御回路１で構成される制御
部、及びセレクタＳＥＬ０，１で構成されるセレクタ部
に分けられる。しかし、上記制御とセレクタ部の組合わ
せにより実現している機能は、図８に示した二項論理演
算機能であり、この機能は、他の手段でも容易に達成で
きる。 【００２９】以上説明した如く、本実施例によれば、次
の効果が得られる。 【００３０】（１）図１に示した様な処理を行なった場
合、図１０の如く、メモリサイクルを減少できるため、
前述した従来における欠点を無くすことができる。 【００３１】（２）また、マイクロプロセッサは、１回
のライトサイクルで、リード、モディファイ、ライトの
３つの処理を実行できるため、更に大きな処理時間の高
速化が図れる。 【００３２】（３）記憶素子群と比べて、本発明による
回路全体に占める比率が少ないため、容易にＬＳＩ化す
ることが可能である。 【００３３】（４）現在市販している６４Ｋ×４ｂｉｔ
のＤ−ＲＡＭの多くは、１つのＰｉｎがＮｏ−Ｃｏｎｎ
ｅｃｔｉｏｎとなっており、図１０に示した４点まで、
すなわち記憶素子２及び制御回路１をＬＳＩ化した場合
でもＰｉｎ数の増加にならず、極めてＬＳＩ化には有利
となる。 【００３４】 【発明の効果】本発明によれば、複数の動作モードを外
部デバイスから第２のバスを介して事前設定することに
より多機能のメモリデバイスに対応でき、しかも事前設
定された動作モードに基づいて外部デバイスから第１の
バスを介して記憶素子へのリード又はライトアクセス動
作を高速に実行することができる効果を奏する。
【図面の簡単な説明】
【図１】画像処理を例にとり従来技術を説明するための
図である。 【図２】図１のフローチャートである。 【図３】Ｄ−ＲＡＭへのデータ書込み処理におけるタイ
ムチャートである。 【図４】本発明の一実施例を示すブロック図である。 【図５】図４の動作原理を説明するための図である。 【図６】図５の動作原理を実現する回路例を示す図であ
る。 【図７】図６の動作を説明するための図である。 【図８】入力選択信号とセレクタ出力との関係を示す図
である。 【図９】図８を実現するための回路図である。 【図１０】本発明を画像処理に適用した場合のフローチ
ャートである。 【図１１】本発明の別の適用例を説明するための図であ
る。 【符号の説明】 １…制御回路、 ２…記憶素子、 ＳＥＬ…セレクタ。
図である。 【図２】図１のフローチャートである。 【図３】Ｄ−ＲＡＭへのデータ書込み処理におけるタイ
ムチャートである。 【図４】本発明の一実施例を示すブロック図である。 【図５】図４の動作原理を説明するための図である。 【図６】図５の動作原理を実現する回路例を示す図であ
る。 【図７】図６の動作を説明するための図である。 【図８】入力選択信号とセレクタ出力との関係を示す図
である。 【図９】図８を実現するための回路図である。 【図１０】本発明を画像処理に適用した場合のフローチ
ャートである。 【図１１】本発明の別の適用例を説明するための図であ
る。 【符号の説明】 １…制御回路、 ２…記憶素子、 ＳＥＬ…セレクタ。
フロントページの続き
(72)発明者 青津 広明
神奈川県横浜市戸塚区吉田町292番地株式
会社日立製作所マイクロエレクトロニクス
機器開発研究所内
(72)発明者 池上 充
神奈川県秦野市堀山下１番地株式会社日立
製作所神奈川工場内
Claims (1)
- 【特許請求の範囲】 １．外部デバイスと、実行手段と記憶素子とを有する１
チップメモリデバイスとを第１のバスを介して接続さ
れ、前記第１のバスと前記記憶素子と間でリード又はラ
イト動作を実行する前記実行手段を、外部デバイスに接
続された第２のバスを介して制御する方法であって、 前記記憶素子へのリード又はライト動作を実行するに先
立って、前記外部デバイスからリード又はライト動作の
モードを第２のバスを介して前記実行手段に設定し、 前記実行手段は、該設定されたリード又はライト動作の
モードに基づいて前記外部デバイスと前記記憶素子との
間で前記第１のバスを介してデータのリード又はライト
動作を実行することを特徴とする１チップメモリデバイ
スへのリード又はライト動作制御方法。 ２．外部デバイスと、実行手段と記憶素子とを有する１
チップメモリデバイスとを第１のバスを介して接続さ
れ、前記第１のバスと前記記憶素子と間でリード又はラ
イト動作を実行する前記実行手段を、外部デバイスに接
続された第２のバスを介して制御するシステムであっ
て、 前記記憶素子へのリード又はライト動作を実行するに先
立って、前記外部デバイスからリード又はライト動作の
モードを第２のバスを介して前記実行手段に設定する設
定手段を備え、 前記実行手段は、前記設定手段により設定されたリード
又はライト動作のモードに基づいて前記外部デバイスと
前記記憶素子との間で前記第１のバスを介してデータの
リード又はライト動作を実行するように構成したことを
特徴とする１チップメモリデバイスへのリード又はライ
ト動作制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6042170A JPH0713555A (ja) | 1994-03-14 | 1994-03-14 | １チップメモリデバイスへのリード又はライト動作制御方法およびそのシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6042170A JPH0713555A (ja) | 1994-03-14 | 1994-03-14 | １チップメモリデバイスへのリード又はライト動作制御方法およびそのシステム |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59208266A Division JPS6187194A (ja) | 1984-05-20 | 1984-10-05 | 記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0713555A true JPH0713555A (ja) | 1995-01-17 |
Family
ID=12628504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6042170A Pending JPH0713555A (ja) | 1994-03-14 | 1994-03-14 | １チップメモリデバイスへのリード又はライト動作制御方法およびそのシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713555A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55124187A (en) * | 1979-03-19 | 1980-09-25 | Hitachi Ltd | Color graphic display and device therefor |
| JPS61264379A (ja) * | 1985-05-20 | 1986-11-22 | 株式会社日立製作所 | 記憶回路 |
-
1994
- 1994-03-14 JP JP6042170A patent/JPH0713555A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55124187A (en) * | 1979-03-19 | 1980-09-25 | Hitachi Ltd | Color graphic display and device therefor |
| JPS61264379A (ja) * | 1985-05-20 | 1986-11-22 | 株式会社日立製作所 | 記憶回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3038781B2 (ja) | メモリアクセス制御回路 | |
| JPS62149099A (ja) | メモリアクセス制御回路 | |
| JPS59188764A (ja) | メモリ装置 | |
| JP2886855B2 (ja) | 画像表示装置 | |
| US6643189B2 (en) | Memory device | |
| JPH0713555A (ja) | １チップメモリデバイスへのリード又はライト動作制御方法およびそのシステム | |
| JP3036441B2 (ja) | １チップメモリデバイス | |
| JP2719589B2 (ja) | １チップ半導体記憶装置 | |
| JP3085299B2 (ja) | 情報処理システム | |
| JPH06318171A (ja) | 複数メモリデバイスへのリード又はライト動作制御方法およびそのシステム | |
| JPH06318170A (ja) | １チップメモリデバイスへのリード又はライト動作制御方法およびそのシステム | |
| JPH06318172A (ja) | 複数メモリデバイスへのリード又はライト動作制御方法およびそのシステム | |
| JP3285033B2 (ja) | 情報処理システム | |
| JP3075280B2 (ja) | 情報処理システム | |
| US6425020B1 (en) | Systems and methods for passively transferring data across a selected single bus line independent of a control circuitry | |
| JPH0863385A (ja) | 記憶回路 | |
| JPH09146825A (ja) | 半導体集積回路装置 | |
| JPH0863386A (ja) | 記憶回路 | |
| JPH0863384A (ja) | １チップ半導体記憶装置およびそれを用いたデータ処理装置 | |
| JP2001005719A (ja) | 情報処理システム | |
| JP2000347926A (ja) | 情報処理システム | |
| JPH06301772A (ja) | 画像処理用ｌｓｉ | |
| JP2003050737A (ja) | 情報処理システム | |
| JP2769384B2 (ja) | 演算制御ｉｃおよび情報処理装置 | |
| JPH09251419A (ja) | データ処理装置 |